JPH02306323A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPH02306323A JPH02306323A JP2023508A JP2350890A JPH02306323A JP H02306323 A JPH02306323 A JP H02306323A JP 2023508 A JP2023508 A JP 2023508A JP 2350890 A JP2350890 A JP 2350890A JP H02306323 A JPH02306323 A JP H02306323A
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- JP
- Japan
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- clock
- output
- circuit
- driver
- control clock
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- 238000012545 processing Methods 0.000 description 18
- 238000012546 transfer Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- 230000003111 delayed effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000013481 data capture Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
Landscapes
- Logic Circuits (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Pulse Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路に関し、特にクロック信号に同期して
各種の内部回路が動作する大規模集積回路（ＬＳＩ）に
関する。
各種の内部回路が動作する大規模集積回路（ＬＳＩ）に
関する。
最近のプロセス技術の発達に伴いマイクロプロセッサ等
のＬＳＩは高速化、高集積化がなされ３０〜５０ＭＨｚ
の高速動作をする製品も開発されている。
のＬＳＩは高速化、高集積化がなされ３０〜５０ＭＨｚ
の高速動作をする製品も開発されている。
この様な高速ＬＳＩを実現する上の問題点の１つとして
、出力端子（ピン）の遅延がある。すなわち、ＬＳＩ内
部のスピードは、ＬＳＩの高速化のための素子のシュリ
ンクによって、遅延に影響を与える内部キャパシタも同
様に縮小されるため、同様にスケーリングされ高速化す
る。しかし、外部とのインタフェースをとる出力端子（
ビン）は外部容量が減らないため高速化が難１〜いとい
う問題がある。
、出力端子（ピン）の遅延がある。すなわち、ＬＳＩ内
部のスピードは、ＬＳＩの高速化のための素子のシュリ
ンクによって、遅延に影響を与える内部キャパシタも同
様に縮小されるため、同様にスケーリングされ高速化す
る。しかし、外部とのインタフェースをとる出力端子（
ビン）は外部容量が減らないため高速化が難１〜いとい
う問題がある。
従来この種の問題は次の２つの手法で対処されている。
第１の手法は、出力端子をドライブする出力バッファの
トランジスタのサイズを大きくすることによってドライ
ブ能力を上げ高速化する手法である。第２の手法は動作
用クロックを供給するクロックドライバのトランジスタ
サイズを太キくしドライブ能力を上げ高速化する手法で
ある。
トランジスタのサイズを大きくすることによってドライ
ブ能力を上げ高速化する手法である。第２の手法は動作
用クロックを供給するクロックドライバのトランジスタ
サイズを太キくしドライブ能力を上げ高速化する手法で
ある。
上述した第１の手法では、出力バッファのドライブ能力
を上げたために出力バッファのスイッチング時に大電流
が流れる。その結果、電源グランドにノイズを発生し却
って遅れる場合もある。
を上げたために出力バッファのスイッチング時に大電流
が流れる。その結果、電源グランドにノイズを発生し却
って遅れる場合もある。
従って、トランジスタサイズを大きくするにも限界が生
じてくる。第２の手法では、クロックドライバを大きく
することによって高速することができるが、大きくなる
に従ってドライバ自身のキャパシタが大きくなりやはり
高速化に限界が生じる。
じてくる。第２の手法では、クロックドライバを大きく
することによって高速することができるが、大きくなる
に従ってドライバ自身のキャパシタが大きくなりやはり
高速化に限界が生じる。
本発明の目的は、外部とのインターフェイスのための出
力端子で遅延をより小さくした集積回路を提供すること
にある。
力端子で遅延をより小さくした集積回路を提供すること
にある。
本発明による集積回路は、クロック信号を受ける第１の
クロックドライバと、このドライバの出力を受けるよう
い接続された第２のクロックドライバとを有し、出力端
子を駆動する出力回路に対して、上記第１のクロックド
ライバの出力を制御クロックとして供給し、上記第２の
クロックドライバの出力を内部回路の制御クロックして
内部回路に供給することを特徴とする。
クロックドライバと、このドライバの出力を受けるよう
い接続された第２のクロックドライバとを有し、出力端
子を駆動する出力回路に対して、上記第１のクロックド
ライバの出力を制御クロックとして供給し、上記第２の
クロックドライバの出力を内部回路の制御クロックして
内部回路に供給することを特徴とする。
すなわち、本発明では、内部回路用クロックよりも位相
が進んだクロック（つまり、先取りクロック）で出力回
路を制御しているので、出力端子の外部容量が大きくて
もＬＳＩ全体としてみた動作スピードは内部回路と同等
にすることができる。
が進んだクロック（つまり、先取りクロック）で出力回
路を制御しているので、出力端子の外部容量が大きくて
もＬＳＩ全体としてみた動作スピードは内部回路と同等
にすることができる。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例によるＬＳＩ１００のブロッ
ク図である。■はクロック入力端子であり、本Ｌｓ１１
００へのシステムクロックＣＬ Ｋが外部から入力され
る。２はシステムクロックＣＬＫに対する入カバッファ
兼第１のクロックドライバである。このドライバ２の出
カフは第２のクロックドライバ３に供給されるとともに
出力回路４に供給される。出力回路４は、データ処理回
路として示された内部回路５からの出力すべきデータ信
号９を受け、ドライバ２からの制御クロック７に同期し
て出力端子（ビン）６を駆動し、外部に出力データ信号
り。ＬＩＴを与える。クロックドライバ３の出力８は内
部回路制御用クロックとしてデータ処理回路５に供給さ
れ、同回路５はクロック８に同期して所定のデータ処理
を実行し、出力すべきデータ信号９を出力回路４に供給
する。
ク図である。■はクロック入力端子であり、本Ｌｓ１１
００へのシステムクロックＣＬ Ｋが外部から入力され
る。２はシステムクロックＣＬＫに対する入カバッファ
兼第１のクロックドライバである。このドライバ２の出
カフは第２のクロックドライバ３に供給されるとともに
出力回路４に供給される。出力回路４は、データ処理回
路として示された内部回路５からの出力すべきデータ信
号９を受け、ドライバ２からの制御クロック７に同期し
て出力端子（ビン）６を駆動し、外部に出力データ信号
り。ＬＩＴを与える。クロックドライバ３の出力８は内
部回路制御用クロックとしてデータ処理回路５に供給さ
れ、同回路５はクロック８に同期して所定のデータ処理
を実行し、出力すべきデータ信号９を出力回路４に供給
する。
このように、クロック入力端子ｌに供給されるシステム
クロックＣＬＫをもとに、出力回路４に対しては第１の
クロックドライバ２の出力を制御クロック７として供給
し、内部回路５に対しては出力回路制御クロック７を受
ける第２のクロックドライバ３の出力を制御回路８とし
て供給している。出力回路制御クロック７の位相はそれ
故第２図に示すように内部回路制御用クロック８の位相
よりも進んだものとなる。したがって、クロック８を用
いて出力回路４を制御する場合よりも速く出力回路４は
出力端子６を駆動することになり、出力端子６での外部
容量が大きくても、出力端子６の駆動はデータ処理装置
５が出力すべき信号９を有効レベルに保持している期間
のうちに完了する。これは、データ処理装置５の動作ス
ピードの高速化に合わせて出力端子６の駆動スピードも
高速化されたことになることを意味している。
クロックＣＬＫをもとに、出力回路４に対しては第１の
クロックドライバ２の出力を制御クロック７として供給
し、内部回路５に対しては出力回路制御クロック７を受
ける第２のクロックドライバ３の出力を制御回路８とし
て供給している。出力回路制御クロック７の位相はそれ
故第２図に示すように内部回路制御用クロック８の位相
よりも進んだものとなる。したがって、クロック８を用
いて出力回路４を制御する場合よりも速く出力回路４は
出力端子６を駆動することになり、出力端子６での外部
容量が大きくても、出力端子６の駆動はデータ処理装置
５が出力すべき信号９を有効レベルに保持している期間
のうちに完了する。これは、データ処理装置５の動作ス
ピードの高速化に合わせて出力端子６の駆動スピードも
高速化されたことになることを意味している。
第３図を参照すると、出力回路４は、二つのトランスフ
ァゲート４０，４１、三つのインバータ４２−４４、出
力ドライバ４５およびＡＮＤケート４６を有している。
ァゲート４０，４１、三つのインバータ４２−４４、出
力ドライバ４５およびＡＮＤケート４６を有している。
トランスファゲート４１およびインバータ４２．４３は
出力すべきデータのラッチ回路を構成し、トランスファ
ゲート４０はデータ取り込み制御ゲートとして、そのラ
ッチ回路と出力すべきデータ信号９の入力点との間に接
続されている。トランスファゲート４０．４１の開閉は
ＡＮＤゲート４６およびインバータ４４によって互いに
補元の関係で制御される。ＡＮＤケート４６の一方の入
力には第１のクロックドライバ２からのクロック信号７
が供給され、他方の入力には第１図には示していないが
、データ処理装置５が発生する信号であって出力回路４
を選択するための選択信号１０が供給されている。
出力すべきデータのラッチ回路を構成し、トランスファ
ゲート４０はデータ取り込み制御ゲートとして、そのラ
ッチ回路と出力すべきデータ信号９の入力点との間に接
続されている。トランスファゲート４０．４１の開閉は
ＡＮＤゲート４６およびインバータ４４によって互いに
補元の関係で制御される。ＡＮＤケート４６の一方の入
力には第１のクロックドライバ２からのクロック信号７
が供給され、他方の入力には第１図には示していないが
、データ処理装置５が発生する信号であって出力回路４
を選択するための選択信号１０が供給されている。
次に、第４図も参照して出力端子６へのデータ出力時の
動作を説明する。データ処理回路５は第２のクロックド
ライバ３からのクロック８を受けるが、このクロック８
をもとにこのクロック８とは位相が１８０°異なる第２
のクロック８′を内部で作成し、これら二つのクロック
８，８′に同期して動作している。データ処理回路５は
動作の過程で出力端子６にデータを出力する必要が生じ
ると、第４図のように２相目のクロック８′の立上りに
同期して出力すべきデータ信号９を出力回路４に供給す
るとともに出力回路選択信号１０を発生する。出力すべ
きデータ信号９は次の２相目のクロック８′の立上りま
で有効な値に保持され、選択信号１０は同党−Ｆりで停
止される。ＡＮＤゲート４６は選択信号ＩＯと第１クロ
ツクトライバ２からのクロック信号７を受けているので
、第４図のようにクロック信号７に同期してその出力Ｉ
ｎハイレベルとする。この結果、トランスフアゲ−１−
４０，４１はそれぞれオン、オフとなり、出力すべきデ
ータ信号９はトランスフアゲ−）・４０、インバータ４
２．４３を介して出力ドライバ４５に転送される。なお
、信号１１のハイ１ノベルへの反転タイミングに対し出
力端子６のレベル変化開始タイミングが遅れているのは
ケート４０、インバータ４２，４３、ドライバ４５の遅
延のためである。出力ドライバ４５は信号９の値に応じ
て出力端子６を駆動する。出力端子６の負荷容量は比較
的大きいため、出力端子６のデータ信り９にもとづいて
レベル変化スピードは第４図のように比較的遅い。しか
しながら、出力ドライバ４５は先取りクロック７に同期
Ｉ−て出力端子６を駆動し始めていたため、第４図に示
すようにデータ処理回路５を高速化して出力すべきデー
タ信号９が有効値に保持されている期間のをさらに短か
くしても、出力端子６の駆動同期間内に完了する。一方
、従来のように第２りＯツクドライバ３からのクロック
信号８を出力回路制御クロックとして用いると、ＡＮＤ
ゲート４６の出力１１は第４図の点線のようにクロック
８に同期してノ・イレベルとなる。このため、ドライバ
４５による出力端子６の駆動開始が遅れる。その結果、
データ処理回路５の動作速度な上げてデータ信号９が有
効値に保持されている期間を短がくすると、出力回路４
による出力端子６の駆動が同期間内に完了しなくなる。
動作を説明する。データ処理回路５は第２のクロックド
ライバ３からのクロック８を受けるが、このクロック８
をもとにこのクロック８とは位相が１８０°異なる第２
のクロック８′を内部で作成し、これら二つのクロック
８，８′に同期して動作している。データ処理回路５は
動作の過程で出力端子６にデータを出力する必要が生じ
ると、第４図のように２相目のクロック８′の立上りに
同期して出力すべきデータ信号９を出力回路４に供給す
るとともに出力回路選択信号１０を発生する。出力すべ
きデータ信号９は次の２相目のクロック８′の立上りま
で有効な値に保持され、選択信号１０は同党−Ｆりで停
止される。ＡＮＤゲート４６は選択信号ＩＯと第１クロ
ツクトライバ２からのクロック信号７を受けているので
、第４図のようにクロック信号７に同期してその出力Ｉ
ｎハイレベルとする。この結果、トランスフアゲ−１−
４０，４１はそれぞれオン、オフとなり、出力すべきデ
ータ信号９はトランスフアゲ−）・４０、インバータ４
２．４３を介して出力ドライバ４５に転送される。なお
、信号１１のハイ１ノベルへの反転タイミングに対し出
力端子６のレベル変化開始タイミングが遅れているのは
ケート４０、インバータ４２，４３、ドライバ４５の遅
延のためである。出力ドライバ４５は信号９の値に応じ
て出力端子６を駆動する。出力端子６の負荷容量は比較
的大きいため、出力端子６のデータ信り９にもとづいて
レベル変化スピードは第４図のように比較的遅い。しか
しながら、出力ドライバ４５は先取りクロック７に同期
Ｉ−て出力端子６を駆動し始めていたため、第４図に示
すようにデータ処理回路５を高速化して出力すべきデー
タ信号９が有効値に保持されている期間のをさらに短か
くしても、出力端子６の駆動同期間内に完了する。一方
、従来のように第２りＯツクドライバ３からのクロック
信号８を出力回路制御クロックとして用いると、ＡＮＤ
ゲート４６の出力１１は第４図の点線のようにクロック
８に同期してノ・イレベルとなる。このため、ドライバ
４５による出力端子６の駆動開始が遅れる。その結果、
データ処理回路５の動作速度な上げてデータ信号９が有
効値に保持されている期間を短がくすると、出力回路４
による出力端子６の駆動が同期間内に完了しなくなる。
すなわち、データ処理回路５の高速化が制限される。か
く１−で、本発明に従って先取りクロック７で出力回路
４を制御することにより、出力端子６の負荷容量に制限
を受けずＬＳＩ１００の高速化が実現される。
く１−で、本発明に従って先取りクロック７で出力回路
４を制御することにより、出力端子６の負荷容量に制限
を受けずＬＳＩ１００の高速化が実現される。
第５図に本発明の他の実施例によるＬＳＩ２００を示す
。第１図と同一構成部は同一番号で示してその説明を省
略する。本実施例では、第３のクロックドライバ５０が
設けられており、第２のクロックドライバ２０からのク
ロック信号８を受けている。このドライバ５０の出力ク
ロック５１は、入力端子５５に外部から供給されるデー
タ信号ＤＩＮを取り込むための入力回路５２に制御クロ
ックとして供給される。入力回路５２の出力５３はデー
タ処理回路５に転送される。
。第１図と同一構成部は同一番号で示してその説明を省
略する。本実施例では、第３のクロックドライバ５０が
設けられており、第２のクロックドライバ２０からのク
ロック信号８を受けている。このドライバ５０の出力ク
ロック５１は、入力端子５５に外部から供給されるデー
タ信号ＤＩＮを取り込むための入力回路５２に制御クロ
ックとして供給される。入力回路５２の出力５３はデー
タ処理回路５に転送される。
入力回路５２は、第６図に示すＪ：うに、入力バッファ
５２０、二つのｌ・ランスフアゲ−１−５２１。
５２０、二つのｌ・ランスフアゲ−１−５２１。
５２２、三つのインバータ５２ ：ｌ−５２５、および
ＡＮＤゲート５２６を有し、図示のように接続されてい
る。ＡＮＤゲート５２６には第３のクロックドライバ５
０からのクロック５１とデータ処理回路５から発生され
る入力回路選択信号５２７が供給される。
ＡＮＤゲート５２６を有し、図示のように接続されてい
る。ＡＮＤゲート５２６には第３のクロックドライバ５
０からのクロック５１とデータ処理回路５から発生され
る入力回路選択信号５２７が供給される。
入力回路制御用クロック５１は第３のクロックドライバ
５０が発生するから、その位相は第７図のようにデータ
処理回路５０制御用クロツク８よりも遅れたものとなる
。今、データ処理回路５がその処理の過程で入力端子５
５−・のデータＤＩＮを取り込む必要が生じたとき、前
述の２層目クロック８′に同期して選択信号５２７を発
生する。ＡＮＤゲート５２７はその出力５２８は入力回
路制御用クロック５１に同期１−てハイレベルにする。
５０が発生するから、その位相は第７図のようにデータ
処理回路５０制御用クロツク８よりも遅れたものとなる
。今、データ処理回路５がその処理の過程で入力端子５
５−・のデータＤＩＮを取り込む必要が生じたとき、前
述の２層目クロック８′に同期して選択信号５２７を発
生する。ＡＮＤゲート５２７はその出力５２８は入力回
路制御用クロック５１に同期１−てハイレベルにする。
この結果、トランスファゲート５２１が開く、入力デー
タＤＩＮは端子５５、入力バッファ５２０、インバータ
５２３，５２４に転送される。かくして、入力回路５２
の出力５３は、入力データＤＩＮに応じてこの値が変化
する。なお、ＡＮＤゲート５２６の出力５２８のハイレ
ベルの変化タイミングに対して出力５３の変化タイミン
グが遅れているのはトランスファゲート５２１、インバ
ータ５２３．５２４の遅延のためである。クロック５１
のロウレベルの変化によりトランスファゲート５２１は
閉じ、インバータ５２３，５２４およびトランスファゲ
ート５２２でなるラッチ回路は取り込んだ入力データの
値を保持し、有効値として回路５に転送する。ここで、
第２のクロックドライバ２０からのクロック８を制御ク
ロックとしてＡＮＤゲート５２６に供給すると、ＡＮＤ
ゲート５２６の出力５２８および出力５３の有効タイミ
ングは第７図の点線のようになる。すなわち、本実施例
の方が入力回路５２の出力５３が有効値となるタイミン
グはα時間だけ遅れることになる。
タＤＩＮは端子５５、入力バッファ５２０、インバータ
５２３，５２４に転送される。かくして、入力回路５２
の出力５３は、入力データＤＩＮに応じてこの値が変化
する。なお、ＡＮＤゲート５２６の出力５２８のハイレ
ベルの変化タイミングに対して出力５３の変化タイミン
グが遅れているのはトランスファゲート５２１、インバ
ータ５２３．５２４の遅延のためである。クロック５１
のロウレベルの変化によりトランスファゲート５２１は
閉じ、インバータ５２３，５２４およびトランスファゲ
ート５２２でなるラッチ回路は取り込んだ入力データの
値を保持し、有効値として回路５に転送する。ここで、
第２のクロックドライバ２０からのクロック８を制御ク
ロックとしてＡＮＤゲート５２６に供給すると、ＡＮＤ
ゲート５２６の出力５２８および出力５３の有効タイミ
ングは第７図の点線のようになる。すなわち、本実施例
の方が入力回路５２の出力５３が有効値となるタイミン
グはα時間だけ遅れることになる。
換言すれば、入力データＤＩＮをＬＳＩ２００に供給す
る外部装置のデータセットアツプ時間がα時間遅れても
ＬＳＩ２００は取り込むべきデータＤ！、を確実に取り
込むことができる。データセットアツプ時間がα時間改
善できる。かくして、データ処理回路５の高速化がデー
タセットアツプ時間の遅れによって制限させることが改
善できる。
る外部装置のデータセットアツプ時間がα時間遅れても
ＬＳＩ２００は取り込むべきデータＤ！、を確実に取り
込むことができる。データセットアツプ時間がα時間改
善できる。かくして、データ処理回路５の高速化がデー
タセットアツプ時間の遅れによって制限させることが改
善できる。
以上のとおり、本発明は出力回路制御クロックを内部回
路制御クロックに対し先取りしているので、出力端子へ
のデータ出力の遅延が小さくなり、結果的にＬＳＩ全体
の動作スピードを高速化することが可能となる。
路制御クロックに対し先取りしているので、出力端子へ
のデータ出力の遅延が小さくなり、結果的にＬＳＩ全体
の動作スピードを高速化することが可能となる。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図で示した二つのクロック７．８０位相関係を示す
タイミングチャート、第３図は第１図の出力回路の回路
図、第４図はデータ出力時のタイミングチャート、第５
図は本発明の他の実施例を示すブロック図、第６図は第
５図の入力回路の回路図、第７図はデータ入力時のタイ
ミングチャートである。 代理人 弁理士 内 原 音 第４肥 第６間 第７履
第１図で示した二つのクロック７．８０位相関係を示す
タイミングチャート、第３図は第１図の出力回路の回路
図、第４図はデータ出力時のタイミングチャート、第５
図は本発明の他の実施例を示すブロック図、第６図は第
５図の入力回路の回路図、第７図はデータ入力時のタイ
ミングチャートである。 代理人 弁理士 内 原 音 第４肥 第６間 第７履
Claims (1)
- クロック信号を受ける第１のクロックドライバと、この
クロックドライバの出力を受けるよう接続された第２の
クロックドライバとを有し、出力端子を駆動する出力回
路に対し前記第１のクロックドライバの出力を制御用ク
ロックとして供給し、前記第２のクロックドライバの出
力を内部回路に制御用クロックとして供給したことを特
徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-24855 | 1989-02-03 | ||
| JP2485589 | 1989-02-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02306323A true JPH02306323A (ja) | 1990-12-19 |
| JP2684806B2 JP2684806B2 (ja) | 1997-12-03 |
Family
ID=12149830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023508A Expired - Fee Related JP2684806B2 (ja) | 1989-02-03 | 1990-01-31 | 集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5111063A (ja) |
| JP (1) | JP2684806B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0798616A (ja) * | 1993-09-24 | 1995-04-11 | Nec Corp | クロック信号分配回路 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| GB9007791D0 (en) * | 1990-04-06 | 1990-06-06 | Foss Richard C | High voltage boosted wordline supply charge pump and regulator for dram |
| GB9007790D0 (en) * | 1990-04-06 | 1990-06-06 | Lines Valerie L | Dynamic memory wordline driver scheme |
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Citations (2)
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| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
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- 1990-02-05 US US07/474,613 patent/US5111063A/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US5111063A (en) | 1992-05-05 |
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