JP2003203984A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】従来に比べて回路の面積を削減でき、集積度を
向上させることができる半導体装置を提供する。 【解決手段】ｐ型ＭＯＳトランジスタＱｐ、ｎ型ＭＯＳ
トランジスタＱｎおよび保護抵抗Ｒによって静電気放電
保護回路が形成される。静電気放電の発生時にｐ型ＭＯ
ＳトランジスタＱｐまたはｎ型ＭＯＳトランジスタＱｎ
が導通状態となってサージ電流が電源Ｖｄｄまたは基準
電位Ｖｓｓに流れ、パッド１の電圧変動が制限されるの
で、静電気放電による内部回路２の破壊が防止される。
このような静電気保護回路の一部（ｎ型ＭＯＳトランジ
スタＱｎ）が、パッド１を形成する電極４１の下層に形
成されるので、従来に比べて回路面積を削減できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、静電気放電によっ
て内部回路が破壊されることを防止する静電気放電保護
回路を備えた半導体装置、および複数の種類が異なる電
源系を有する半導体装置に関するものである。

【０００２】

【従来の技術】図５は、静電気放電保護回路を備えた従
来の半導体装置の一例を示す概略的なブロック図であ
る。図５において、符号１はパッドを、符号Ｑｎはｎ型
ＭＯＳトランジスタを、符号Ｑｐはｐ型ＭＯＳトランジ
スタを、符号Ｒは保護抵抗を、符号２は内部回路をそれ
ぞれ示す。

【０００３】内部回路２の信号配線は保護抵抗Ｒを介し
てパッド１に接続される。このパッド１がパッケージ外
部に露出したピンと電気的に接続されることによって、
内部回路２の信号配線が装置の外部に引き出される。パ
ッド１と保護抵抗Ｒとの接続ラインは、ｎ型ＭＯＳトラ
ンジスタＱｎのドレイン−ソース端子を介して基準電位
Ｖｓｓに接続されるとともに、ｐ型ＭＯＳトランジスタ
Ｑｐのドレイン−ソース端子を介して電源Ｖｄｄに接続
される。

【０００４】図５に示す半導体装置によれば、静電気放
電によってパッド１の電位が電源Ｖｄｄよりｐ型ＭＯＳ
トランジスタＱｐのしきい電圧分だけ高くなると、この
ｐ型ＭＯＳトランジスタＱｐが導通状態となるため、パ
ッド１の電位上昇が抑制される。また、静電気放電によ
ってパッド１の電位が基準電位Ｖｓｓよりｎ型ＭＯＳト
ランジスタＱｎのしきい電圧分だけ低くなると、このｎ
型ＭＯＳトランジスタＱｎが導通状態となるため、パッ
ド１の電位低下が抑制される。このようにしてパッド１
の電圧変動範囲が制限されるので、静電気放電による内
部回路２の破壊が防止される。

【０００５】図６は、図５に示す半導体装置の従来のレ
イアウトの一例を示す図である。図６において、符号１
１は半導体基板を、符号１２はｐ型不純物領域を、符号
１３はｎ型不純物領域を、符号１４はｎ型またはｐ型の
不純物領域を、符号１５は多結晶シリコン膜を、符号２
１は第２層配線を、符号３１は第３層配線を、符号４１
は第４層配線をそれぞれ示す。また図７は、図６の点線
Ａ−Ａ’における半導体装置の断面を矢印ａの方向から
見た断面図である。図７と図６の同一符号は同一の構成
要素を示す。その他、図７において、符号１６はゲート
電極を、符号１７はｎ型不純物領域を、符号１８はｐ型
不純物領域を、符号５０は層間絶縁膜を、符号６０はビ
ヤをそれぞれ示す。

【０００６】図６および図７に示すように、領域Ａ１に
はパッド１が、領域Ａ２にはｎ型ＭＯＳトランジスタＱ
ｎが、領域Ａ３にはｐ型ＭＯＳトランジスタＱｐが、領
域Ａ４には抵抗Ｒが、領域Ａ５には内部回路２がそれぞ
れ形成される。

【０００７】領域Ａ１において、第２配線層および第４
配線層には矩形状の電極４１が形成されており、領域Ａ
３および領域Ａ２から延びる第３層配線３１とこれらの
電極４１とがビヤ６０で接続される。

【０００８】領域Ａ２において、基準電位Ｖｓｓの配線
である第４層配線４２が、第３層配線３１と垂直な方向
に延びて形成される。この第４層配線４２に面した半導
体基板１１上には、第４層配線４２と同一方向に延びた
ｐ型不純物領域１２が形成される。

【０００９】ｐ型不純物領域１２上にはゲート絶縁膜を
介してゲート電極１６が形成されており、このゲート電
極１６に面したチャネル形成領域を挟んで、ｎ型ＭＯＳ
トランジスタＱｎのソースまたはドレインとなるｎ型不
純物領域１７が形成される。ソースとなるｎ型不純物領
域１７は、ビヤ６０を介して第２層配線２１に接続さ
れ、更にこの第２層配線２１がビヤ６０を介して第３層
配線３１に接続される。ドレインとなるｎ型不純物領域
１７およびゲート電極１６は、ビヤ６０を介して同一の
第２層配線２１に接続され、更にこの第２層配線２１
が、図示しない第３層配線およびビヤ６０を介して、基
準電位Ｖｓｓの配線である第４層配線４２に接続され
る。なお図７の例では、ｐ型不純物領域１２に形成され
たｐ型不純物領域１８とゲート電極１６とが共通の第２
層配線２１に接続される。これにより、ｐ型不純物領域
１２の電位が基準電位Ｖｓｓに固定される。

【００１０】領域Ａ３において、電源Ｖｄｄの配線であ
る第４層配線４３が、第４層配線４２と平行な方向に延
びて形成される。この第４層配線４３に面した半導体基
板１１上には、第４層配線４３と同一方向に延びたｎ型
不純物領域１３が形成される。

【００１１】ｎ型不純物領域１３上にはゲート絶縁膜を
介してゲート電極１６が形成されており、このゲート電
極１６に面したチャネル形成領域を挟んで、ｐ型ＭＯＳ
トランジスタＱｐのソースまたはドレインとなるｐ型不
純物領域１８が形成される。ソースとなるｐ型不純物領
域１８は、ビヤ６０を介して第２層配線２１に接続さ
れ、更にこの第２層配線２１がビヤ６０を介して第３層
配線３１に接続される。

【００１２】ドレインとなるｐ型不純物領域１８および
ゲート電極１６は、ビヤ６０を介して同一の第２層配線
２１に接続され、更にこの第２層配線２１が、図示しな
い第３層配線およびビヤ６０を介して、電源Ｖｄｄの配
線である第４層配線４３に接続される。なお図７の例で
は、ｎ型不純物領域１３に形成されたｎ型不純物領域１
７とゲート電極１６とが共通の第２層配線２１に接続さ
れる。これにより、ｎ型不純物領域１３の電位が電源Ｖ
ｄｄに固定される。

【００１３】領域Ａ４において、半導体基板１１上に形
成された多結晶シリコン膜１５による抵抗Ｒの一端と第
３層配線３１とが、ビヤ６０および第２層配線２１を介
して接続される。多結晶シリコン膜１５の他方の端は、
領域Ａ５の内部回路２から延びる配線と接続される。

【００１４】次に、複数の種類が異なる電源系を有した
従来の半導体装置について説明する。図８は、２つの電
源系を有した従来の半導体装置における、パッド付近の
レイアウトの一例を示す図である。図８と図５の同一符
号は同一の構成要素を示す。その他、図８において、符
号２４は基準電位Ｖｓｓ１の第２層配線を、符号２６は
基準電位Ｖｓｓ２の第２層配線を、符号２７は電源Ｖｄ
ｄ２の第２層配線をそれぞれ示し、これらの配線が内部
回路に直接接続される。また、符号４４は基準電位Ｖｓ
ｓ１の第４層配線を、符号４５は電源Ｖｄｄ１の第４層
配線を、符号４６は基準電位Ｖｓｓ２の第４層配線を、
符号４７は電源Ｖｄｄ２の第４層配線をそれぞれ示し、
これらの配線によってパッドが形成される。

【００１５】図８のレイアウト例において、領域Ａ６お
よび領域Ａ１０には電源Ｖｄｄ１系のパッドが形成さ
れ、この領域Ａ６と領域Ａ１０との間の領域Ａ８には電
源Ｖｄｄ２系のパッドが形成される。

【００１６】また、領域Ａ６における基準電位Ｖｓｓ１
のパッドと、領域Ａ８における基準電位Ｖｓｓ２のパッ
ドとが領域Ａ７を挟んで隣接しており、この２つのパッ
ドは、領域Ａ７に形成される双方向の並列ダイオードに
よって互いに接続される。

【００１７】同様に、領域Ａ１０における基準電位Ｖｓ
ｓ１のパッドと、領域Ａ８における電源Ｖｄｄ２のパッ
ドとが領域Ａ９を挟んで隣接しており、この２つのパッ
ドは、領域Ａ９に形成されるダイオードによって互いに
接続される。図８の例において、基準電位Ｖｓｓ１はダ
イオードのアノード側に接続され、電源Ｖｄｄ２はカソ
ード側に接続される。

【００１８】図９は、図８の点線Ｂ−Ｂ’における半導
体装置の断面図である。図９と、図７および図８の同一
符号は同一の構成要素を示す。その他、図９において、
符号３４は基準電位Ｖｓｓ１の第３層配線を、符号３６
は基準電位Ｖｓｓ２の第３層配線を、符号３７は電源Ｖ
ｄｄ２の第３層配線をそれぞれ示す。

【００１９】図９に示すように、第４配線層に形成され
るそれぞれのパッドの電極は、内部回路につながる第２
層配線または第３層配線とビヤ６０を介して接続され
る。また、異なる電源系のパッド間には、これらのパッ
ドを接続するダイオードが形成される領域Ａ７や領域Ａ
９のために、回路が何も形成されない空き領域が存在し
ている。

【００２０】一般に、高速なクロック信号で動作するメ
インのロジック回路などで発生したノイズの混入によっ
て動作に不具合が生じる敏感な信号処理回路には、ノイ
ズ発生元のメイン回路に供給される共通電源とは異なる
独立電源を用いる場合がある。この場合、こうした小規
模な独立電源系は大規模な共通電源系に比べて電源と基
準電位との間の容量成分が小さく、また静電気放電保護
回路の数が共通電源系より少ないので、静電気放電が発
生した場合における回路の電圧が共通電源系より大きく
なりやすい。すなわち、小規模な独立電源系の回路は、
大規模な共通電源系の回路に比べて静電耐量が小さく破
壊されやすい。

【００２１】このような問題を解決するために、例えば
図８および図９に示す半導体装置のように、異なる電源
系の基準電位間や電源電位間に双方向の並列ダイオード
を挿入したり、あるいは一方の電源系の基準電位と他方
の電源系の電源電位との間にダイオードを挿入すること
がある。

【００２２】ノイズ成分の電圧がこのダイオードの順方
向電圧より小さいものとすると、ダイオードはノイズ成
分に対して高インピーダンスとなるので、異種電源系の
間のノイズ混入は防止される。

【００２３】一方、静電気放電が発生した場合、その大
電圧によってダイオードが導通状態となるので、双方向
の並列ダイオードで接続された基準電位または電源電位
は互いに電気的に接続される。これにより、双方の電源
系の静電放電保護回路が共有されるので、独立電源系と
共通電源系の静電耐量を同程度にすることができる。ま
た、一方の電源系の基準電位と他方の電源系の電源電位
との間に接続されたダイオードによって、独立電源系の
パッドから流れ込む静電気放電のサージ電流の一部が共
通電源系にも流れるので、独立電源系の回路の電圧上昇
を抑制することができる。

【００２４】

【発明が解決しようとする課題】ところで、上述した従
来の半導体装置においては、いずれも静電気放電に対す
る対策として静電気放電保護回路やダイオードが付加さ
れるため、これらの付加回路を形成するための面積が余
分に必要となり、回路面積が肥大化してしまう問題があ
る。

【００２５】例えば、図６に示す従来のレイアウト例に
おいては、１つのパッドに対してトランジスタ２つ分の
面積が必要となるので、これらのパッドが半導体チップ
の各辺に形成されるものとすると、縦方向および横方向
に対してそれぞれトランジスタ４つ分の面積が余分に必
要となる。

【００２６】また、図９の断面図から分かるように、図
８に示す従来のレイアウト例では、異なる電源系の間に
挿入するダイオードの領域を設けるために、領域Ａ７や
領域Ａ９のような回路が形成されない無駄な領域がパッ
ド間に生まれてしまう。ＩＣの高機能化に伴って入出力
ピン数は年々増加する傾向にあり、パッド間にこのよう
な無駄な領域が存在することによって回路面積を増大さ
せたり、ピン数が制約されてしまうなどの問題がある。

【００２７】本発明はかかる事情に鑑みてなされたもの
であり、その第１の目的は、従来に比べて回路の面積を
削減できる半導体装置を提供することにある。また、第
２の目的は、回路が形成されない無駄な領域を減らし、
回路の集積度を向上させることができる半導体装置を提
供することにある。

【００２８】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の第１の観点に係る半導体装置は、装置の外
部に配線を引き出すためのパッドと、少なくとも一部が
上記パッドに面した半導体基板上に形成され、静電気放
電によって生ずる上記パッドの電圧上昇を抑制する静電
気放電保護回路とを有する。

【００２９】本発明の第１の観点に係る半導体装置によ
れば、装置の外部に配線を引き出すためのパッドに面し
た半導体基板上に、静電気放電によって生ずる上記パッ
ドの電圧上昇を抑制する静電気放電保護回路の少なくと
も一部が形成される。これにより、パッドに面した半導
体基板上の領域が有効に利用され、回路面積が削減され
る。

【００３０】上記静電気放電保護回路は、上記パッドと
電源ラインとの間に接続され、上記パッドと上記電源ラ
インとの間の電圧に応じて導通状態となる第１のトラン
ジスタと、上記パッドと基準電位ラインとの間に接続さ
れ、上記パッドと上記基準電位ラインとの間の電圧に応
じて導通状態となる第２のトランジスタとを含んでも良
い。また上記静電気放電保護回路は、上記パッドにつな
がる配線上に直列に挿入された保護抵抗を含んでも良
い。

【００３１】本発明の第２の観点に係る半導体装置は、
第１の電源ラインまたは当該第１の電源ライン対応する
基準電位ラインを装置の外部に引き出すための第１のパ
ッドと、第２の電源ラインまたは当該第２の電源ライン
に対応する基準電位ラインを装置の外部に引き出すため
の第２のパッドと、少なくとも一部が、上記第１のパッ
ドまたは上記第２のパッドに面した半導体基板上に形成
され、上記第１のパッドと上記第２のパッドとの間に接
続された少なくとも１つのダイオードとを有する。

【００３２】本発明の第２の観点に係る半導体装置によ
れば、上記第１のパッドまたは上記第２のパッドに面し
た半導体基板上に、上記第１のパッドと上記第２のパッ
ドとを接続する少なくとも１つのダイオードが形成され
る。上記ダイオードのしきい電圧より低いノイズに対し
て上記ダイオードは高インピーダンス状態となり、第１
の電源系と第２の電源系との間のノイズ伝搬が抑制され
る。静電気放電により大電圧が発生する場合には、上記
ダイオードが導通状態となり、一方の電源系に流れ込む
サージ電流が他方の電源系にも流れ、サージ電流による
回路電圧の上昇が抑制される。また、上記ダイオードを
形成するための領域を上記第１のパッドと上記第２のパ
ッドとの間に設ける必要がないので、パッド間において
回路が形成されない無駄な領域が減少する。

【００３３】上記ダイオードは、複数のダイオードが互
いに逆方向に並列接続された並列ダイオードであって、
上記第１の電源ラインにつながる上記第１のパッドと、
上記第２の電源ラインにつながる上記第２のパッドとを
接続する並列ダイオード、または、上記第１の電源ライ
ンに対応した基準電位ラインにつながる上記第１のパッ
ドと、上記第２の電源ラインに対応した基準電位ライン
につながる上記第２のパッドとを接続する並列ダイオー
ドの少なくとも何れか一方を有しても良い。また上記ダ
イオードは、上記第１の電源ラインにつながる上記第１
のパッドと、上記第２の電源ラインに対応した基準電位
ラインにつながる上記第２のパッドとを接続するダイオ
ード、または、上記第１の電源ラインに対応した基準電
位ラインにつながる上記第１のパッドと、上記第２の電
源ラインにつながる上記第２のパッドとを接続するダイ
オードの少なくとも何れか一方を有しても良い。

【００３４】

【発明の実施の形態】以下、本発明の２つの実施形態に
ついて、図面を参照して説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係る半導体装置の回路構成およびレイアウトの一例を示
す概略的な図である。図１と図６の同一符号は同一の構
成要素を示す。また図２は、図１の点線Ｃ−Ｃ’におけ
る半導体装置の断面を矢印ｃの方向から見た断面図であ
る。図２と図７の同一符号は同一の構成要素を示す。

【００３５】図１および図２に示すように、領域Ａ１１
にはパッド１およびｎ型ＭＯＳトランジスタＱｎが、領
域Ａ１２にはｐ型ＭＯＳトランジスタＱｐが、領域Ａ１
３には抵抗Ｒが、領域Ａ１４には内部回路２がそれぞれ
形成される。

【００３６】領域Ａ１１において、第４配線層には矩形
状の電極４１によってパッドが形成されており、領域Ａ
１２から延びる第３層配線３１とこの電極４１とがビヤ
６０を介して接続される。

【００３７】また、パッドを形成する電極４１に面し、
領域Ａ１２と隣接した半導体基板１１上には、ｎ型ＭＯ
ＳトランジスタＱｎのｐ型不純物領域１２が形成され
る。ｐ型不純物領域１２上には、ゲート絶縁膜を介して
ゲート電極１６が形成されており、このゲート電極１６
に面したチャネル形成領域を挟んで、ｎ型ＭＯＳトラン
ジスタＱｎのソースまたはドレインとなるｎ型不純物領
域１７が形成される。

【００３８】ｎ型ＭＯＳトランジスタＱｎのソースとな
るｎ型不純物領域１７は、パッドを形成する電極４１に
面して形成された第２層配線２３と、ビヤ６０を介して
接続される。更にこの第２層配線２３は、パッドを形成
する電極４１の下層に延びた第３層配線３１と、ビヤ６
０を介して接続される。

【００３９】ｎ型ＭＯＳトランジスタＱｎのドレインと
なるｎ型不純物領域１７およびゲート電極１６は、パッ
ドを形成する電極４１に面し、第２層配線２３と隣接し
て形成された第２層配線２２と、ビヤ６０を介して接続
される。更にこの第２層配線２２は、図示しない第３層
配線およびビヤ６０を介して、基準電位Ｖｓｓの配線で
ある第４層配線４２に接続される。第４層配線４２は、
パッドを形成する電極４１と隣接し、第３層配線３１と
垂直な方向に延びて形成される。

【００４０】なお図２の例では、ｐ型不純物領域１２に
形成されたｐ型不純物領域１８とゲート電極１６とが共
通の第２層配線２２に接続される。これにより、ｐ型不
純物領域１２の電位が基準電位Ｖｓｓに固定される。

【００４１】領域Ａ１２において、ｐ型不純物領域１２
と隣接した半導体基板上に、ｐ型ＭＯＳトランジスタＱ
ｐのｎ型不純物領域１３が形成される。ｎ型不純物領域
１３上には、ゲート絶縁膜を介してゲート電極１６が形
成されており、このゲート電極１６に面したチャネル形
成領域を挟んで、ｐ型ＭＯＳトランジスタＱｐのソース
またはドレインとなるｐ型不純物領域１８が形成され
る。

【００４２】ｐ型ＭＯＳトランジスタＱｐのソースとな
るｐ型不純物領域１８は、ビヤ６０を介して第２層配線
２１に接続され、更にこの第２層配線２１がビヤ６０を
介して第３層配線３１に接続される。

【００４３】ｐ型ＭＯＳトランジスタＱｐのドレインと
なるｐ型不純物領域１８およびゲート電極１６は、ビヤ
６０を介して同一の第２層配線２１に接続され、更にこ
の第２層配線２１が、図示しない第３層配線およびビヤ
６０を介して、電源Ｖｄｄの配線である第４層配線４３
に接続される。第４層配線４３は、第４層配線４２と隣
接し、これと同一方向に延びて形成される。

【００４４】なお図７の例では、ｎ型不純物領域１３に
形成されたｎ型不純物領域１７とゲート電極１６とが共
通の第２層配線２１に接続される。これにより、ｎ型不
純物領域１３の電位が電源Ｖｄｄに固定される。

【００４５】領域Ａ１３において、半導体基板１１上に
形成された多結晶シリコン膜１５による抵抗Ｒの一端と
第３層配線３１とが、ビヤ６０および第２層配線２１を
介して接続される。多結晶シリコン膜１５の他方の端
は、領域Ａ１４の内部回路２から延びる配線と接続され
る。

【００４６】上述した図１の半導体装置によれば、静電
気放電によってパッド１の電位が変動しても、ｐ型ＭＯ
ＳトランジスタＱｐまたはｎ型ＭＯＳトランジスタＱｎ
が導通状態となってサージ電流が電源Ｖｄｄまたは基準
電位Ｖｓｓに流れ、パッド１の電圧変動範囲が制限され
るので、静電気放電による内部回路２の破壊が防止され
る。

【００４７】更に、図６および図７に示す従来のレイア
ウト例と比較して分かるように、従来例においてｎ型Ｍ
ＯＳトランジスタＱｎが形成される領域Ａ２、およびパ
ッドが形成される領域Ａ１が、上述した図１および図２
のレイアウト例では領域Ａ１１に集約される。したがっ
て、上述のレイアウト例によれば、従来例に比べて約ト
ランジスタ１つ分に相当する面積を削減することができ
る。

【００４８】また、トランジスタの面積と比較したパッ
ドの面積が、図１および図２のレイアウト例よりも更に
大きい場合には、ｎ型ＭＯＳトランジスタＱｎに加えて
ｐ型ＭＯＳトランジスタＱｐもパッド下層に形成するこ
とができる。さらにスペースがあれば、保護抵抗Ｒをパ
ッド下層に形成することもできる。このように、従来利
用されていなかったパッド下層の領域に静電気放電保護
回路を形成することによって、回路面積を削減すること
ができる。

【００４９】また、従来に比べてパッドの直近に静電気
放電保護回路が形成されるので、サージ電流をより効果
的に静電気放電保護回路へ流すことができ、静電気放電
に対する耐性を向上させることができる。

【００５０】＜第２の実施形態＞次に、本発明の第２の
実施形態について説明する。図３は、本発明の第２の実
施形態に係る半導体装置のレイアウトの一例を示す概略
的な図である。図３と図８および図９の同一符号は同一
の構成要素を示す。

【００５１】領域Ａ１５および領域Ａ１９には、電源Ｖ
ｄｄ１系の信号パッドとして矩形状の電極４１が第４配
線層に形成され、この電極４１と内部回路とをつなぐ第
３層配線３１が形成される。また、信号用パッドと内部
回路との接続ライン上に直列に挿入される保護抵抗とし
て、多結晶シリコン膜１５が半導体基板１１上に形成さ
れる。第３層配線３１の上層には、電源Ｖｄｄ１につな
がる第４層配線４５や、電源Ｖｄｄ１系の基準電位Ｖｓ
ｓ１につながる第４層配線４４が、第３層配線３１に対
して垂直方向に延びて形成される。

【００５２】同様に、領域Ａ１７には、電源Ｖｄｄ２系
の信号パッドとして矩形状の電極４１が第４配線層に形
成され、この電極４１と内部回路とをつなぐ第３層配線
３１が形成される。また、信号用パッドと内部回路との
接続ライン上に直列に挿入される保護抵抗として、多結
晶シリコン膜１５が半導体基板１１上に形成される。第
３層配線３１の上層には、電源Ｖｄｄ２につながる第４
層配線４７や、電源Ｖｄｄ２系の基準電位Ｖｓｓ２につ
ながる第４層配線４６が、第３層配線３１に対して垂直
方向に延びて形成される。

【００５３】なお、電極４１と多結晶シリコン膜１５と
を接続する第３層配線３１の下層には、例えば図７のｎ
型ＭＯＳトランジスタおよびｐ型ＭＯＳトランジスタＱ
ｐのように、静電気放電から内部回路を保護する回路を
形成しても良い。また、図２の例に示すように、この静
電気放電保護回路の少なくとも一部を電極４１の下層に
形成しても良い。

【００５４】領域Ａ１５と領域Ａ１７とに挟まれた領域
Ａ１６には、領域Ａ１５に隣接して、基準電位Ｖｓｓ１
の電源パッドが第４層配線４４上に形成され、領域Ａ１
７に隣接して、基準電位Ｖｓｓ２の電源パッドが第４層
配線４６上に形成される。図３の例において、この２つ
のパッドの間隔は、同一電源系内のパッド間隔と同程度
になっている。なお、図３の例では、基準電位Ｖｓｓ１
の電源パッドが形成された第４層配線４４は、第２層配
線２４を介して内部回路と接続される。基準電位Ｖｓｓ
２の電源パッドが形成された第４層配線４６は、第３層
配線３６を介して内部回路と接続される。

【００５５】また、領域Ａ１６の２つのパッドの下層に
は、互いに逆方向で並列接続された並列ダイオードが形
成される。この並列ダイオードを介して、基準電位Ｖｓ
ｓ１のパッドと基準電位Ｖｓｓ２のパッドとが互いに接
続される。

【００５６】領域Ａ１７と領域Ａ１９に挟まれた領域Ａ
１８には、領域Ａ１７に隣接して、電源Ｖｄｄ２の電源
パッドが第４層配線４７上に形成され、領域Ａ１９に隣
接して、基準電位Ｖｓｓ１の電源パッドが第４層配線４
４上に形成される。図３の例において、この２つのパッ
ドの間隔も、同一電源系内のパッド間隔と同程度になっ
ている。なお、図３の例では、電源Ｖｄｄ２の電源パッ
ドが形成された第４層配線４７は、第３層配線３７を介
して内部回路と接続される。基準電位Ｖｓｓ１の電源パ
ッドが形成された第４層配線４４は、第２層配線２４を
介して内部回路と接続される。

【００５７】また、領域Ａ１８の２つのパッドの下層に
は、基準電位Ｖｓｓ１から電源Ｖｄｄ２へ順方向となる
向きで、この２つのパッド接続するダイオードが形成さ
れる。

【００５８】図４は、図３の点線Ｄ−Ｄ’における半導
体装置の断面を矢印ｄの方向から見た断面図であり、図
４と図７〜図９の同一符号は同一の構成要素を示す。領
域Ａ１５、領域Ａ１７および領域Ａ１９において、信号
パッドを形成する電極４１の下層には第３層配線３１お
よび第２層配線２１が形成されており、それぞれがビヤ
６０を介して接続される。図４の例において、この第２
層配線３１が内部回路に接続される。

【００５９】領域Ａ１６において、基準電位Ｖｓｓ１の
電源パッドを形成する電極４４に面した半導体基板１１
上、および基準電位Ｖｓｓ２の電源パッドを形成する電
極４６に面した半導体基板１１上には、それぞれｎ型不
純物領域１３が形成される。

【００６０】また領域Ａ１６において、電極４４は、ビ
ヤ６０を介して第３層配線３４に接続され、さらにビヤ
６０を介して第２層配線２４に接続される。この第２層
配線２４は、２つのｎ型不純物領域１３に面した上層領
域の一部分であって、内部回路側の領域に形成される。
そして、電極４４に面したｎ型不純物領域１３上に形成
されるｐ型不純物領域１８と、電極４６に面したｎ型不
純物領域１３上に形成されるｎ型不純物領域１７とに、
それぞれビヤ６０を介して接続される。なお図３および
図４の例において、第２層配線２４は内部回路方向に延
びて形成されており、これにより、基準電位Ｖｓｓ１の
電源パッドと内部回路とが接続される。

【００６１】また領域１６において、電極４６は、ビヤ
６０を介して第３層配線３６に接続され、さらにビヤ６
０を介して第２層配線２６に接続される。この第２層配
線２６は、２つのｎ型不純物領域１３に面した上層領域
の一部分であって、半導体チップの外周側の領域に、上
述した第２層配線２４と隣接して形成される。そして、
電極４４に面したｎ型不純物領域１３上に形成されるｎ
型不純物領域１７と、電極４６に面したｎ型不純物領域
１３上に形成されるｐ型不純物領域１８とに、それぞれ
ビヤ６０を介して接続される。なお図３および図４の例
において、第３層配線３６は内部回路方向に延びて形成
されており、これにより、基準電位Ｖｓｓ２の電源パッ
ドと内部回路とが接続される。

【００６２】領域Ａ１８において、基準電位Ｖｓｓ１の
電源パッドを形成する電極４４に面した半導体基板１１
上、および電源Ｖｄｄ２の電源パッドを形成する電極４
７に面した半導体基板１１上には、それぞれｎ型不純物
領域１３が形成される。

【００６３】また領域Ａ１８において、電極４４は、ビ
ヤ６０を介して第３層配線３４に接続され、さらにビヤ
６０を介して第２層配線２４に接続される。この第２層
配線２４は、２つのｎ型不純物領域１３に面した上層領
域の一部分であって、内部回路側の領域に形成される。
そして、電極４４に面したｎ型不純物領域１３上に形成
されるｐ型不純物領域１８と、電極４７に面したｎ型不
純物領域１３上に形成されるｐ型不純物領域１８とに、
それぞれビヤ６０を介して接続される。なお図３および
図４の例において、第２層配線２４は内部回路方向に延
びて形成されており、これにより、基準電位Ｖｓｓ１の
電源パッドと内部回路とが接続される。

【００６４】また領域１８において、電極４７は、ビヤ
６０を介して第３層配線３７に接続され、さらにビヤ６
０を介して第２層配線２７に接続される。この第２層配
線２７は、２つのｎ型不純物領域１３に面した上層領域
の一部分であって、半導体チップの外周側の領域に、上
述した第２層配線２４と隣接して形成される。そして、
電極４４に面したｎ型不純物領域１３上に形成されるｎ
型不純物領域１７と、電極４７に面したｎ型不純物領域
１３上に形成されるｎ型不純物領域１７とに、それぞれ
ビヤ６０を介して接続される。なお図３および図４の例
において、第３層配線３７は内部回路方向に延びて形成
されており、これにより、電源Ｖｄｄ２の電源パッドと
内部回路とが接続される。

【００６５】上述した図３および図４に示す半導体装置
によれば、領域Ａ１６の電極４４に面して形成されたｎ
型不純物領域１３上には、アノードが電極４４、カソー
ドが電極４６に接続されたｐｎ接合ダイオードが形成さ
れる。領域Ａ１６の電極４６に面して形成されたｎ型不
純物領域１３上には、アノードが電極４６、カソードが
電極４４に接続されたｐｎ接合ダイオードが形成され
る。すなわち、互いに逆方向で並列接続された並列ダイ
オードが形成され、これにより、基準電位Ｖｓｓ１と基
準電位Ｖｓｓ２の電源パッドが接続される。

【００６６】また、領域Ａ１８の電極４４に面して形成
されたｎ型不純物領域１３上には、アノードが電極４
４、カソードが電極４７に接続されたｐｎ接合ダイオー
ドが形成される。領域Ａ１８の電極４７に面して形成さ
れたｎ型不純物領域１３上にも、アノードが電極４４、
カソードが電極４７に接続されたｐｎ接合ダイオードが
形成される。すなわち、互いに同一向で並列接続された
並列ダイオードが形成され、これにより、電源Ｖｄｄ２
と基準電位Ｖｓｓ１の電源パッドが接続される。

【００６７】電源Ｖｄｄ１系で発生するノイズ成分の電
圧がこのダイオードの順方向電圧より小さいものとする
と、ダイオードはノイズ成分に対して高インピーダンス
となるので、電源Ｖｄｄ１系から電源Ｖｄｄ２系へのノ
イズ混入は防止される。

【００６８】電源Ｖｄｄ２系の電源パッドに対して静電
気放電が発生した場合には、その大電圧によって領域Ａ
１６の双方向並列ダイオードが導通状態となり、基準電
位Ｖｓｓ１と基準電位Ｖｓｓ２とが電気的に接続され
る。これにより、双方の電源系の静電放電保護回路が共
有されるため、静電気放電に弱い電源Ｖｄｄ２系の静電
耐量を電源Ｖｄｄ１系と同程度にすることができる。ま
た、静電気放電によって領域Ａ１８の順方向並列ダイオ
ードが導通状態となり、電源Ｖｄｄ２系の電源パッドか
ら流れ込む静電気放電のサージ電流の一部が電源Ｖｄｄ
１系にも流れるので、電源Ｖｄｄ２系の電圧上昇を抑制
することができる。

【００６９】更に、上述した従来のレイアウト例と比較
して分かるように、図３および図４の例では、異なる電
源系の隣接するパッドに面した半導体基板上に、このパ
ッド間を接続するためのダイオードが形成されているの
で、図８および図９の領域Ａ７や領域Ａ８のような、異
なる電源系のパッド間において何も回路が形成されない
無駄な領域は存在していない。したがって、上述のレイ
アウト例によれば、従来例に比べて回路が形成されてい
ない無駄な面積を減らすことができ、回路面積の削減や
集積度の向上、ピン数の増大を図ることができる。

【００７０】なお、図１〜図４を参照した上述の実施形
態は、何れも本発明を説明するための一例に過ぎず、本
発明はこの例に限定されるものではない。例えば、図１
のｐ型ＭＯＳトランジスタＱｐ、ｎ型ＭＯＳトランジス
タＱｎおよび抵抗Ｒからなる静電気放電保護回路は一例
に過ぎず、他の様々な静電気放電回路の一部または全部
を、パッドに面した半導体基板上に形成することによっ
ても、本発明は実現可能である。

【００７１】半導体基板上に形成される配線層の層数は
任意である。また、図１〜図４に示した配線の形状は一
例であり、任意の形状で良い。各回路の接続に用いる配
線層の選択も任意であり、どの配線層を用いても良い。

【００７２】半導体基板の導電型や各不純物領域の導電
型は、図１〜図４に示した例に限定されず、任意に設定
可能である。図１および図２の例では、例としてＭＯＳ
トランジスタが用いられているが、トランジスタの種類
は任意であり、例えばバイポーラトランジスタを用いて
も良い。同様に、抵抗の種類も任意であり、例えば不純
物領域を用いて抵抗を形成しても良い。

【００７３】図４の例では、パッド間を接続するダイオ
ードとしてｐｎ接合ダイオードが形成されているが、他
のダイオードを形成しても本発明は実施可能である。並
列、または直列に接続するダイオードの数も任意であ
り、例えばノイズ電圧が大きい場合には、ダイオードの
直列数を増やしても良い。

【００７４】図３および図４の例では、異なる電源系の
基準電位間を双方向並列ダイオードで接続する例につい
て示しているが、異なる電源電位間を双方向並列ダイオ
ードで接続しても良い。図３および図４の例では、基準
電位Ｖｓｓ１と電源Ｖｄｄ２との間を接続するダイオー
ドが形成されているが、電源Ｖｄｄ１と基準電位Ｖｓｓ
２との間を接続するダイオードを形成しても良い。ま
た、ダイオードの向きは任意に設定可能である。図３お
よび図４の例では、双方向並列ダイオードと順方向並列
ダイオードとが共に形成されているが、何れか一方だけ
でも良い。

【００７５】

【発明の効果】本発明の半導体装置によれば、第１に、
従来に比べて回路の面積を削減できる。第２に、回路が
形成されない無駄な領域を減らし、回路の集積度を向上
させることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体装置の回
路構成およびレイアウトの一例を示す概略的な図であ
る。

【図２】図１に示す半導体装置の断面図である。

【図３】本発明の第２の実施形態に係る半導体装置のレ
イアウトの一例を示す概略的な図である。

【図４】図３に示す半導体装置の断面図である。

【図５】静電気放電保護回路を備えた従来の半導体装置
の一例を示す概略的なブロック図である。

【図６】図５に示す半導体装置の従来のレイアウトの一
例を示す図である。

【図７】図６に示す半導体装置の断面図である。

【図８】２つの電源系を有した従来の半導体装置におけ
る、パッド付近のレイアウトの一例を示す図である。

【図９】図８に示す半導体装置の断面図である。

【符号の説明】

１…パッド、２…内部回路、Ｑｎ…ｐ型ＭＯＳトランジ
スタ、Ｑｐ…ｐ型ＭＯＳトランジスタ、１１…半導体基
板、１２，１８…ｐ型不純物領域、１３，１７…ｎ型不
純物領域、１４…ｎ型またはｐ型の不純物領域、１５…
多結晶シリコン膜、１６…ゲート電極、２１〜２７…第
２層配線、３１〜３７…第３層配線、４１〜４７…第４
層配線、５０…層間絶縁膜、６０…ビヤ。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 装置の外部に配線を引き出すためのパッ
   ドと、 少なくとも一部が上記パッドに面した半導体基板上に形
   成され、静電気放電によって生ずる上記パッドの電圧上
   昇を抑制する静電気放電保護回路とを有する半導体装
   置。
2. 【請求項２】 上記静電気放電保護回路は、 上記パッドと電源ラインとの間に接続され、上記パッド
   と上記電源ラインとの間の電圧に応じて導通状態となる
   第１のトランジスタと、 上記パッドと基準電位ラインとの間に接続され、上記パ
   ッドと上記基準電位ラインとの間の電圧に応じて導通状
   態となる第２のトランジスタとを含む、 請求項１に記載の半導体装置。
3. 【請求項３】 上記静電気放電保護回路は、上記パッド
   につながる配線上に直列に挿入された保護抵抗を含む、 請求項２に記載の半導体装置。
4. 【請求項４】 第１の電源ラインまたは当該第１の電源
   ライン対応する基準電位ラインを装置の外部に引き出す
   ための第１のパッドと、 第２の電源ラインまたは当該第２の電源ラインに対応す
   る基準電位ラインを装置の外部に引き出すための第２の
   パッドと、 少なくとも一部が、上記第１のパッドまたは上記第２の
   パッドに面した半導体基板上に形成され、上記第１のパ
   ッドと上記第２のパッドとの間に接続された少なくとも
   １つのダイオードとを有する半導体装置。
5. 【請求項５】 上記ダイオードは、複数のダイオードが
   互いに逆方向に並列接続された並列ダイオードであっ
   て、 上記第１の電源ラインにつながる上記第１のパッドと、
   上記第２の電源ラインにつながる上記第２のパッドとを
   接続する並列ダイオード、または、 上記第１の電源ラインに対応した基準電位ラインにつな
   がる上記第１のパッドと、上記第２の電源ラインに対応
   した基準電位ラインにつながる上記第２のパッドとを接
   続する並列ダイオードの少なくとも何れか一方を有す
   る、 請求項４に記載の半導体装置。
6. 【請求項６】 上記ダイオードは、 上記第１の電源ラインにつながる上記第１のパッドと、
   上記第２の電源ラインに対応した基準電位ラインにつな
   がる上記第２のパッドとを接続するダイオード、また
   は、 上記第１の電源ラインに対応した基準電位ラインにつな
   がる上記第１のパッドと、上記第２の電源ラインにつな
   がる上記第２のパッドとを接続するダイオードの少なく
   とも何れか一方を有する、 請求項４に記載の半導体装置。