JP2003258216A

JP2003258216A - 光半導体集積回路装置の製造方法

Info

Publication number: JP2003258216A
Application number: JP2002051995A
Authority: JP
Inventors: Tsuyoshi Takahashi; 強高橋; Toshiyuki Okoda; 敏幸大古田
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2002-02-27
Filing date: 2002-02-27
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】縦型ＰＮＰトランジスタおよびホトダイオー
ドとを組み込んだ光半導体集積回路装置の製造方法で
は、特性の異なる２つの素子を同一の基板上に形成する
ため、それぞれの特性を同時に向上させることが困難で
あった。【解決手段】本発明における光半導体集積回路装置の
製造方法では、縦型ＰＮＰトランジスタ２１において、
エミッタ領域であるＰ＋型の浸み出し領域はエミッタ取
り出し電極４１からの不純物の浸み出しにより形成し、
ベース導出領域であるＮ＋の拡散領域３９はイオン注入
により形成する。このとき、Ｎ＋の拡散領域３９はホト
ダイオード２２のＮ＋型の拡散領域４０と同一の工程で
形成する。そのことで、縦型ＰＮＰトランジスタ２１の
セルサイズを縮小でき、更に、縦型ＰＮＰトランジスタ
２１の高周波特性を向上させることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ホトダイオードと
バイポーラＩＣとを一体化した光半導体集積回路装置の
製造方法において、ホトダイオードの高速応答を可能と
するノンドープエピタキシャル層にバイポーラＩＣを形
成することを目的とする。

【０００２】

【従来の技術】受光素子と周辺回路とを一体化してモノ
リシックに形成した光半導体集積回路装置は、受光素子
と回路素子とを別個に形成しハイブリットＩＣ化したも
のと異なりコストダウンが期待できる。更に、上記ハイ
ブリットＩＣ化したものは外部電磁界による雑音に対し
ても強いというメリットを有する。

【０００３】このような光半導体集積回路装置の従来に
おける構造としては、例えば、特開平０９−０１８０５
０号公報に一実施の形態が記載されている。以下に、図
１２を参照にして、その構造について説明する。

【０００４】先ず、図１２は、従来における光半導体集
積回路装置の断面図である。具体的には、ホトダイオー
ド１とＮＰＮトランジスタ２とを組み込んだＩＣの断面
図である。図示の如く、Ｐ型の単結晶シリコン半導体基
板３上には、気相成長法によりノンドープで積層した第
１のエピタキシャル層４が、例えば、１５〜２０μｍ程
度の厚さで形成されている。同様に、この第１のエピタ
キシャル層４上には、気相成長法によりリン（Ｐ）ドー
プで積層した第２のエピタキシャル層５が、例えば、４
〜６μｍ程度の厚さで形成されている。そして、第１お
よび第２のエピタキシャル層４、５は、両者を完全に貫
通するＰ＋型の分離領域６により第１の島領域７および
第２の島領域８に電気的に分離されている。尚、この第
１の島領域７にはホトダイオード１が形成され、また、
第２の島領域８にはＮＰＮトランジスタ２が形成され
る。

【０００５】第１の島領域７では、第２のエピタキシャ
ル層５表面にはカソード取出しとなるＮ＋型の拡散領域
９が略全面に形成されており、この第２のエピタキシャ
ル層５表面には酸化膜１０が形成されている。そして、
この酸化膜１０を部分的に開孔したコンタクトホールを
介してカソード電極１１がＮ＋型の拡散領域９にコンタ
クトする。一方、分離領域６をホトダイオード１のアノ
ード側低抵抗取出し領域として、アノード電極１２が分
離領域６の表面にコンタクトする。この結果、ホトダイ
オード１が構成される。

【０００６】一方、第２の島領域８では、第１のエピタ
キシャル層４と第２のエピタキシャル層５との境界部に
はＮ＋型の埋め込み層１３が埋め込まれている。このＮ
＋型の埋め込み層１３上方の第２のエピタキシャル層５
表面には、ＮＰＮトランジスタ２のＰ型のベース領域１
４、Ｎ＋型のエミッタ領域１５およびＮ＋型のコレクタ
領域１６を形成している。そして、各拡散領域上にはＡ
ｌ電極１７がコンタクトし、酸化膜１０上を延在するＡ
ｌ配線が各素子を連結する。この結果、ＮＰＮトランジ
スタ２が構成され、ホトダイオード１が光信号入力部
を、ＮＰＮトランジスタ２が他の素子と共に信号処理回
路を構成する。

【０００７】次に、図１３および図１４を参照にして、
上記した光半導体集積回路装置の製造方法について説明
する。

【０００８】先ず、図１３に示す如く、Ｐ型の単結晶シ
リコン半導体基板３上には、気相成長法によりノンドー
プで積層した第１および第２のエピタキシャル層４、５
を形成する。このとき、第２の島領域８において、第１
のエピタキシャル層４と第２のエピタキシャル層５との
間にはＮ＋型の埋め込み層１３を形成する。その後、第
２の島領域８の第２のエピタキシャル層５表面に、Ｐ型
の不純物、例えば、フッカホウ素（ＢＦ₂）をイオン注
入し、拡散する。この工程により、Ｐ型の拡散領域１４
を形成する。

【０００９】次に、図１４に示す如く、第２のエピタキ
シャル層５表面に、Ｎ型の不純物、例えば、ヒ素（Ａ
ｓ）をイオン注入し、拡散する。この工程により、Ｐ型
の拡散領域１４を形成する。この工程により、ホトダイ
オード１のＮ＋型の拡散領域９、ＮＰＮトランジスタ２
のエミッタ領域１５、コレクタ領域１６を同時に形成す
る。その後、電極１１、１２、１７を形成し、図１３に
示した光半導体集積回路装置を完成する。

【００１０】

【発明が解決しようとする課題】上記したように、従来
の光半導体集積回路装置の製造方法では、ＮＰＮトラン
ジスタ２のエミッタ領域１５を形成する方法として、第
２のエピタキシャル層５にＮ型の不純物、例えば、ヒ素
（Ａｓ）をイオン注入し、拡散し形成していた。このと
き、例えば、フォトレジストをマスクとして用いて所望
の領域にエミッタ領域１５を形成していた。しかし、フ
ォトレジストをマスクして利用するため、ある程度のマ
スクずれを考慮しなければならず、ＮＰＮトランジスタ
２のセルサイズの微細化が困難であるという問題があっ
た。

【００１１】そして、上述した問題を解決する手段とし
ては、以下の方法がある。それは、エミッタ領域１５形
成領域上に、例えば、ポリシリコンから成るエミッタ取
り出し電極を形成する。そして、エミッタ取り出し電極
に注入された不純物を熱処理し、その電極から染み出し
た不純物によりエミッタ領域を形成する方法である。そ
して、ＮＰＮトランジスタのセルサイズの縮小を達成す
るために、エミッタ取り出し電極およびベース取り出し
電極をポリシリコンで形成することが考えられる。

【００１２】しかしながら、この場合、エミッタ取り出
し電極とベース取り出し電極との間の距離をある程度確
保する必要がある。そのため、ＮＰＮトランジスタ１の
セルサイズを縮小する問題を解決するために用いたにも
かかわらず、電極からの浸み出し方法を用いてもＮＰＮ
トランジスタ１のセルサイズの縮小が行えないという問
題が発生する。また、ＮＰＮトランジスタ２において、
エミッタ領域とベース領域との間の距離が縮小できない
場合には、ベース寄生抵抗を低減することができず、優
れた高周波特性が得られないという問題が発生する。

【００１３】

【課題を解決するための手段】本発明は、上記した従来
の課題に鑑みてなされたもので、本発明である光半導体
集積回路装置では、一導電型の半導体基板を準備する工
程と、前記半導体基板上にほぼノンドープの複数層のエ
ピタキシャル層を形成する工程と、前記エピタキシャル
層を貫通する逆導電型の分離領域を形成し、少なくとも
第１および第２の島領域に分離する工程と、前記第１の
島領域に一導電型の縦型トランジスタを形成し、前記第
２の島領域にホトダイオードを形成する工程とを具備
し、前記一導電型の縦型トランジスタおよび前記ホトダ
イオードを形成する工程において、前記一導電型の縦型
トランジスタの逆導電型のベース導出領域と前記ホトダ
イオードの逆導電型のカソード領域とを同一のイオン注
入工程で形成することを特徴とする。

【００１４】本発明の光半導体集積回路装置は、好適に
は、前記一導電型の縦型トランジスタのエミッタ領域
は、前記エミッタ領域上面に形成された多結晶シリコン
に熱処理を加え、前記多結晶シリコンに注入された一導
電型の不純物を前記エピタキシャル層表面に熱拡散し形
成することを特徴とする。

【００１５】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照しながら詳細に説明する。

【００１６】図１は、本発明における縦型ＰＮＰトラン
ジスタ２１およびホトダイオード２２とを組み込んだ光
半導体集積回路装置の断面図を示したものである。

【００１７】図示の如く、Ｐ−型の単結晶シリコン基板
２３上には、例えば、比抵抗１００Ω・ｃｍ以上、厚さ
６．０〜８．０μｍであるノンドープで積層された第１
のエピタキシャル層２４が形成されている。この第１の
エピタキシャル層２４上には、例えば、比抵抗１００Ω
・ｃｍ以上、厚さ６．０〜８．０μｍであるノンドープ
で積層された第２のエピタキシャル層２５が形成されて
いる。そして、基板２３、第１のエピタキシャル層２４
および第２のエピタキシャル層２５には、３者を貫通す
るＰ＋型分離領域２６によって第１の島領域２９、第２
の島領域３０および第３の島領域３１が形成されてい
る。

【００１８】この分離領域２６は、基板２３表面から上
下方向に拡散した第１の分離領域２９、第１のエピタキ
シャル層２４表面から上下方向に拡散した第２の分離領
域３０および第２のエピタキシャル層２５の表面から拡
散した第３の分離領域３１から成る。そして、３者が連
結することで第１および第２のエピタキシャル層２４、
２５を島状に分離する。また、Ｐ＋型分離領域２６上に
は、ＬＯＣＯＳ酸化膜３２が形成されていることで、よ
り素子間分離が成される。ここで、ＬＯＣＯＳ酸化膜３
２は、たんに厚い絶縁膜に置き換えることもできる。

【００１９】そして、第１の島領域２７には縦型ＰＮＰ
トランジスタ２１が形成され、第２の島領域２８にはホ
トダイオード２２が形成されている。以下に、それぞれ
の構造について説明する。

【００２０】先ず、第１の島領域２７に形成される縦型
ＰＮＰトランジスタ２１について説明する。図示の如
く、この構造としては、第１のエピタキシャル層２４と
第２のエピタキシャル層２５との境界を挟むようにＰ＋
型の埋め込み層３３が形成されている。更に、この領域
には、Ｐ＋型の埋め込み層３３と重畳してＮ＋型の埋め
込み層３４が形成されている。そして、第２のエピタキ
シャル層２５には、Ｐ＋型のウェル領域３６が深部でＰ
＋型の埋め込み層３３と重畳するように形成されてい
る。このＰ＋型のウェル領域３６には、コレクタ領域と
してＰ＋型の拡散領域３８、エミッタ領域としてＰ＋型
の浸み出し領域４２、ベース領域としてＮ＋型のウェル
領域３７が形成されている。また、このＮ＋型のウェル
領域３７には、ベース導出領域としてＮ＋型の拡散領域
３９も形成されている。また、第２のエピタキシャル層
２５のＬＯＣＯＳ酸化膜３２の下部には、Ｎ＋型の拡散
領域３５がＮ＋型の埋め込み層３４の端部で重畳するよ
うに形成されている。

【００２１】そして、第２のエピタキシャル層２５表面
にはシリコン酸化膜４３、シリコン窒化膜４４および絶
縁層４６が形成されている。Ｐ＋型の浸み出し領域４２
上面では、シリコン酸化膜４３およびシリコン窒化膜４
４にコンタクトホール４５が形成されている。そして、
Ｐ＋型の浸み出し領域４２上面には、このコンタクトホ
ール４５を介して、例えば、ポリシリコンから成るエミ
ッタ取り出し電極４１が形成されている。一方、上述し
た３者に形成されたコンタクトホールを介してコレクタ
電極４７、ベース電極４９およびエミッタ電極４８が形
成されている。尚、図示していないが、Ｎ＋型の拡散領
域３５は電源（ＶＣＣ）と接続されている。そのため、
縦型ＰＮＰトランジスタ２１は、電源電位が印加された
Ｎ＋型領域３４、３５で囲まれているので、寄生効果を
抑制することができる。

【００２２】次に、本実施の形態における光半導体集積
回路装置の特徴であるＮ＋型の拡散領域３５について説
明する。本実施の形態では、縦型ＰＮＰトランジスタ２
１を形成する領域を囲むように、Ｎ＋型の拡散領域３５
が形成されていることに特徴がある。具体的には、Ｎ＋
型の拡散領域３５は分離領域２６より内側に形成されて
いる。つまり、コレクタ領域側ではＰ＋型の拡散領域３
８とＰ＋の第３の分離領域３１との間にＮ型領域を形成
し、ＰＮ接合領域を形成している。そのことで、両者間
での第２のエピタキシャル層２５表面がＰ型に変化する
ことを防止することができる。その結果、ノンドープで
積層された第１および第２のエピタキシャル層２４、２
５内に縦型ＰＮＰトランジスタ２１を形成することを実
現できる。そして、この構造について以下に説明する。

【００２３】上述したように、縦型ＰＮＰトランジスタ
２１はノンドープで積層される第１および第２のエピタ
キシャル層２４、２５に形成されている。そして、第１
および第２のエピタキシャル層２４、２５には、Ｐ＋型
のウェル領域３６、Ｎ＋型のウェル領域３７を形成し、
縦型ＰＮＰトランジスタ２１形成領域を確保している。
そのため、Ｎ＋型の拡散領域３５を形成しない場合で
は、例えば、Ｐ＋型の拡散領域３８とＰ＋型の分離領域
２６との間にはイントリシック層のみが存在してしま
う。そして、図示はしていないが、シリコン窒化膜４４
上には、例えば、Ａｌ配線等が形成されている。この場
合、上述の配線に電流が流れると、高比抵抗である第２
のエピタキシャル層２５表面はＰ型領域に反転してしま
う。その結果、Ｐ＋型の拡散領域３８とＰ＋型の分離領
域２６とはショートし、この縦型ＰＮＰトランジスタ２
１は不良品となってしまう。このとき、第２のエピタキ
シャル層２５はノンドープのため高比抵抗であるため、
例えば、１〜２Ｖ程度の電圧が印加することで表面がＰ
型領域に反転してしまう。つまり、この縦型ＰＮＰトラ
ンジスタ２１は非常に耐圧性の悪い構造となってしま
う。

【００２４】しかし、本実施の形態での縦型ＰＮＰトラ
ンジスタ２１では、第２のエピタキシャル層２５におい
て、Ｐ＋型の拡散領域３８とＰ＋型の分離領域２６との
間のイントリシック層にはＮ＋型の拡散領域３５を形成
している。このため、この２者間にはＰＮの接合領域が
形成され、このイントリック層表面がＰ型領域に変化し
てもこの２者がショートすることはない。つまり、Ｐ＋
型の分離領域２６の内側にＮ＋型の拡散領域３５を一環
状に形成することで、縦型ＰＮＰトランジスタ２１の耐
圧性を大幅に向上させることができる。ここで、Ｎ＋型
の拡散領域３５は、常に、一環状に形成する必要はな
く、縦型ＰＮＰトランジスタ２１の耐圧性を向上させる
ことができる領域にのみ形成する構造でも良い。つま
り、縦型ＰＮＰトランジスタ２１は、実質Ｎ＋型の拡散
領域３５で囲まれた領域に形成されることとなる。

【００２５】そして、本発明の光半導体集積回路装置で
は、縦型ＰＮＰトランジスタ２１において、詳細は製造
方法で説明するが、エミッタ領域をエミッタ取り出し電
極４１から不純物を熱拡散することで形成している。一
方、ベース導出領域となるＮ＋型の拡散領域３９は、ホ
トダイオード２２のカソード領域となるＮ＋型の拡散領
域と同一の工程でのイオン注入により形成している。そ
のことで、第２のエピタキシャル層２５表面にはポリシ
リコンから成るエミッタ取り出し電極４１のみが形成さ
れる構造となる。つまり、エミッタ領域をエミッタ取り
出し電極４１を用いて形成することで、マスクずれ等を
考慮する必要がなくなり縦型ＰＮＰトランジスタ２１セ
ルサイズを縮小することができる。更に、ベース導出領
域はイオン注入を用いて形成することで、その表面には
ポリシリコンから成る電極は存在せず、縦型ＰＮＰトラ
ンジスタ２１セルサイズの縮小化を妨げることはない。
そして、ベース導出領域上にはポリシリコンから成る電
極を形成しないことで、エミッタ領域とベース領域との
距離をも縮小して形成することができる。その結果、縦
型ＰＮＰトランジスタ２１のベース領域をも縮小して形
成できるので、ベース領域における寄生抵抗を大幅に低
減することができる。そして、この構造により、高周波
特性に優れた縦型ＰＮＰトランジスタ２１を実現するこ
とができる。

【００２６】次に、第２の島領域２８に形成されるホト
ダイオード２２について説明する。図示の如く、この構
造としては、第２のエピタキシャル層２５表面には、Ｎ
＋型の拡散領域４０が略全面に形成されている。そし
て、上述したように、第１および第２のエピタキシャル
層２４、２５はノンドープで形成され、Ｎ＋型の拡散領
域４０はカソード領域として用いられている。そして、
Ｎ＋型の拡散領域４０は、第２のエピタキシャル層２５
表面に形成され、その表面にはシリコン窒化膜４４およ
び絶縁層４６が堆積されている。そして、このシリコン
窒化膜４４および絶縁層４６に形成されたコンタクトホ
ールを介してカソード電極５０が接続している。一方、
上述したように、基板２３はＰ−型の単結晶シリコン基
板であり、また、Ｐ＋型の分離領域２６と連結してい
る。そして、図示はしていないが、分離領域２６表面に
はアノード電極が形成されており、分離領域２６と接続
している基板２３をアノード領域として用いている。分
離領域２６はアノード導出領域の役割を果たしている。

【００２７】そして、ホトダイオード２２の作用は、次
に説明する通りである。例えば、ホトダイオード２２の
カソード電極５０に＋５Ｖの如きＶＣＣ電位を、アノー
ド電極にＧＮＤ電位を印加し、ホトダイオード２２に逆
バイアスが印加した状態にする。このとき、ホトダイオ
ード２２では、上述の如く、第１および第２のエピタキ
シャル層２４、２５はノンドープにより形成されている
ので、従来の構造と比較しても、より広い幅の空乏層形
成領域を確保することができる。つまり、ノンドープで
形成されている第１および第２のエピタキシャル層２
４、２５のほぼ全ての領域を空乏層形成領域とすること
ができる。そのことで、本発明におけるホトダイオード
２２では、接合容量を低減することができるので、空乏
層を広げることができる。そして、ホトダイオード２２
に逆バイアスが印加した状態では空乏層が広く形成され
るので、光の入射により発生する生成キャリアの移動速
度を向上させることができる。その結果、ホトダイオー
ド２２の高速応答を可能にすることができる。

【００２８】つまり、ホトダイオード２２では、光の波
長等の目的用途にも関係するが、ノンドープで形成され
たエピタキシャル層を多層に積層し、空乏層形成領域を
確保するほどホトダイオード２２の特性を向上すること
ができる。更に、ノンドープで形成されたエピタキシャ
ル層を多層に積層することで、このエピタキシャル層は
高抵抗領域となる。そのことで、寄生トランジスタによ
るリーク電流等の寄生効果も抑制することができる。

【００２９】そして、本発明である光半導体集積回路装
置では、ホトダイオード２２において、カソード領域で
あるＮ＋型の拡散領域４０の表面には略全面にシリコン
窒化膜４４が形成されていることに特徴がある。そのこ
とで、シリコン酸化膜を反射防止膜として用いた従来の
構造と比較して、ホトダイオード２２上面における光の
透過率を向上させ、ホトダイオードにおける光の感度を
向上させることができる。

【００３０】尚、上述したように、本実施の形態ではノ
ンドープで形成されたエピタキシャル層が２層構造の場
合について説明したが、特に、この構造に限定する必要
はない。ホトダイオードの使用用途に応じて、ノンドー
プから成る多層のエピタキシャル層が積層された場合も
同様な効果を得ることができる。そして、その他、本発
明の要旨を逸脱しない範囲で、種々の変更が可能であ
る。

【００３１】次に、図２〜図１１を参照にして、本発明
の１実施の形態である縦型ＰＮＰトランジスタおよびホ
トダイオードとが組み込まれた光半導体集積回路装置の
製造方法について、以下に説明する。尚、以下の説明で
は、図１に示した光半導体集積回路装置で説明した各構
成要素と同じ構成要素には同じ符番を付すこととする。

【００３２】先ず、図２に示す如く、Ｐ−型の単結晶シ
リコン基板２３を準備する。そして、この基板２３の表
面を熱酸化して全面に酸化膜を、例えば、０．０３〜
０．０５μｍ程度形成する。その後、公知のフォトリソ
グラフィ技術により分離領域２６の第１の分離領域２９
を形成する部分に開口部が設けられたフォトレジストを
選択マスクとして形成する。そして、Ｐ型不純物、例え
ば、ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入
量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注
入し、拡散する。その後、フォトレジストを除去する。

【００３３】次に、図３に示す如く、図２において形成
したシリコン酸化膜を全て除去し、基板２３をエピタキ
シャル成長装置のサセプタ上に配置する。そして、ラン
プ加熱によって基板２３に、例えば、１０００℃程度の
高温を与えると共に反応管内にＳｉＨ₂Ｃｌ₂ガスとＨ₂
ガスを導入する。そのことにより、基板２３上に、例え
ば、比抵抗１００Ω・ｃｍ以上、厚さ６．０〜８．０μ
ｍ程度の第１のエピタキシャル層２４を成長させる。そ
の後、第１のエピタキシャル層２４の表面を熱酸化して
シリコン酸化膜を、例えば、０．５〜０．８μｍ程度形
成する。そして、公知のフォトリソグラフィ技術によ
り、縦型ＰＮＰトランジスタ２１のＮ＋型の埋め込み層
３４に対応する酸化膜をホトエッチングして選択マスク
とする。そして、Ｎ型不純物、例えば、リン（Ｐ）を加
速電圧２０〜６５ｋｅＶ、導入量１．０×１０¹³〜１．
０×１０¹⁵／ｃｍ²でイオン注入し、拡散する。このと
き、分離領域２６の第１の分離領域２９が同時に拡散さ
れる。

【００３４】次に、図４に示す如く、図３において形成
したシリコン酸化膜を全て除去する。その後、再び、第
１のエピタキシャル層２４表面を熱酸化して全面に酸化
膜を、例えば、０．０３〜０．０５μｍ程度形成する。
そして、公知のフォトリソグラフィ技術により分離領域
２６の第２の分離領域３０および縦型ＰＮＰトランジス
タ２１のＰ＋型の埋め込み層３３を形成する部分に開口
部が設けられたフォトレジストを選択マスクとして形成
する。そして、Ｐ型不純物、例えば、ホウ素（Ｂ）を加
速電圧６０〜１００ｋｅＶ、導入量１．０×１０¹³〜
１．０×１０¹⁵／ｃｍ²でイオン注入し、拡散する。そ
の後、フォトレジストを除去する。このとき、Ｎ＋型の
埋め込み層３４が同時に拡散される。

【００３５】次に、図５に示す如く、先ず、図４におい
て形成したシリコン酸化膜を全て除去し、基板２３をエ
ピタキシャル成長装置のサセプタ上に配置する。そし
て、ランプ加熱によって基板２３に、例えば、１０００
℃程度の高温を与えると共に反応管内にＳｉＨ₂Ｃｌ₂ガ
スとＨ₂ガスを導入する。そのことにより、第１のエピ
タキシャル層２４上に、例えば、比抵抗１００Ω・ｃｍ
以上、厚さ６．０〜８．０μｍ程度の第２のエピタキシ
ャル層２５を成長させる。そして、第２のエピタキシャ
ル層２５の表面を熱酸化してシリコン酸化膜を、例え
ば、０．５〜０．８μｍ程度形成する。そして、公知の
フォトリソグラフィ技術により縦型ＰＮＰトランジスタ
２１のＮ＋型の拡散領域３５に対応する酸化膜をホトエ
ッチングして選択マスクとする。その後、Ｎ型不純物、
例えば、リン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入
量１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注
入し、拡散する。このとき、分離領域２６の第２の分離
領域３０およびＰ＋型の埋め込み層３３が同時に拡散さ
れ、第１および第２の分離領域２９、３０が連結する。

【００３６】次に、図６に示す如く、図５において形成
したシリコン酸化膜を全て除去する。その後、第２のエ
ピタキシャル層２５の表面を熱酸化して全面に酸化膜
を、例えば、０．０３〜０．０５μｍ程度形成する。こ
の酸化膜上に公知のフォトリソグラフィ技術により縦型
ＰＮＰトランジスタ２１のＰ＋型のウェル領域３６を形
成する部分に開口部が設けられたフォトレジストを選択
マスクとして形成する。そして、Ｐ型不純物、例えば、
ホウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量
１．０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入
し、拡散する。その後、フォトレジストを除去する。こ
のとき、Ｎ＋型の拡散領域３５が同時に拡散される。

【００３７】次に、図７に示す如く、図６において形成
したシリコン酸化膜上に、公知のフォトリソグラフィ技
術により縦型ＰＮＰトランジスタ２１のＰ＋型の拡散領
域３８および分離領域２６の第３の分離領域３１を形成
する部分に開口部が設けられたフォトレジストを選択マ
スクとして形成する。そして、Ｐ型不純物、例えば、ホ
ウ素（Ｂ）を加速電圧６０〜１００ｋｅＶ、導入量１．
０×１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入し、
拡散する。その後、フォトレジストおよびシリコン酸化
膜を除去する。このとき、Ｐ＋型のウェル領域３６も同
時に拡散される。

【００３８】次に、図８に示す如く、先ず、第２のエピ
タキシャル層２５の所望の領域にＬＯＣＯＳ酸化膜３２
を形成する。図示はしていないが、第２のエピタキシャ
ル層２５の表面を熱酸化して全面にシリコン酸化膜を、
例えば、０．０３〜０．０５μｍ程度形成する。そし
て、この酸化膜上にシリコン窒化膜を、例えば、０．０
５〜０．２μｍ程度形成する。そして、ＬＯＣＯＳ酸化
膜３２を形成する部分に開口部が設けられるようにシリ
コン窒化膜を選択的に除去する。その後、このシリコン
窒化膜をマスクとして用い、シリコン酸化膜上から、例
えば、８００〜１２００℃程度でスチーム酸化で酸化膜
付けを行う。そして、同時に、基板２３全体に熱処理を
与えＬＯＣＯＳ酸化膜３２を形成する。特に、Ｐ＋型分
離領域２６上にはＬＯＣＯＳ酸化膜３２を形成すること
で、より素子間分離が成される。ここで、ＬＯＣＯＳ酸
化膜３２は、例えば、厚さ０．５〜１．０μｍ程度に形
成される。

【００３９】次に、シリコン窒化膜およびシリコン酸化
膜を全て除去した後、再び、第２のエピタキシャル層２
５の表面を熱酸化して全面にシリコン酸化膜４３を、例
えば、０．０３〜０．０５μｍ程度形成する。この酸化
膜４３上に公知のフォトリソグラフィ技術により縦型Ｐ
ＮＰトランジスタ２１のＮ＋型のウェル領域３７を形成
する部分に開口部が設けられたフォトレジストを選択マ
スクとして形成する。そして、Ｎ型不純物、例えば、リ
ン（Ｐ）を加速電圧２０〜６５ｋｅＶ、導入量１．０×
１０¹³〜１．０×１０¹⁵／ｃｍ²でイオン注入し、拡散
する。その後、フォトレジストを除去する。このとき、
Ｐ＋型の拡散領域３８および第３の分離領域３１が同時
に拡散される。そして、第１、第２および第３の分離領
域２９、３０、３１が連結することでＰ＋型の分離領域
２６が形成される。また、本工程において、ＬＯＣＯＳ
酸化膜３２をマスクとして用いることができるので、Ｎ
＋型のウェル領域３７を位置精度良く形成することがで
きる。

【００４０】次に、図９に示す如く、本発明の製造方法
では、縦型ＰＮＰトランジスタ２１のベース導出領域で
あるＮ＋型の拡散領域３９とホトダイオード２２のカソ
ード領域であるＮ＋型の拡散領域４０を同一の工程で形
成する。先ず、図８において形成した酸化膜４３上に公
知のフォトリソグラフィ技術により縦型ＰＮＰトランジ
スタ２１のＮ＋型の拡散領域３９およびホトダイオード
２２のＮ＋型の拡散領域４０を形成する部分に開口部が
設けられたフォトレジストを選択マスクとして形成す
る。そして、Ｎ型不純物、例えば、ヒ素（Ａｓ）を加速
電圧８０〜１２０ｋｅＶ、導入量１．０×１０¹³〜１．
０×１０¹⁵／ｃｍ²でイオン注入し、拡散する。その
後、フォトレジストを除去する。このとき、Ｎ＋型のウ
ェル領域３７も同時に拡散される。

【００４１】この工程により、縦型ＰＮＰトランジスタ
２１でのエミッタ領域とベース導出領域との距離を縮小
した構造を実現することができる。そして、上述したよ
うに、この構造を有することでの効果は光半導体集積回
路装置の構造の説明を参照することし、ここでは説明を
割愛する。

【００４２】また、縦型ＰＮＰトランジスタ２１のセル
サイズを縮小するために、ベース導出領域はイオン注入
により形成するが、ホトダイオード２２のＮ＋型の拡散
領域４０と同一工程で形成することで、製造コストを低
減し、また、製造時間等を短縮することができる。

【００４３】次に、図１０に示す如く、先ず、ホトダイ
オード２２上のシリコン酸化膜４３を公知のフォトリソ
グラフィ技術により除去する。その後、第２のエピタキ
シャル層２５表面には、例えば、８００℃、２時間程度
のＣＶＤ法により、シリコン窒化膜４４を厚さ４５０〜
１０００Å程度堆積する。この工程により、ホトダイオ
ード２２上にはシリコン窒化膜４４が単層で形成される
構造となる。その結果、上述したように、ホトダイオー
ド２２では、反射防止膜としてシリコン窒化膜４４を用
いることができ、従来の構造よりも光の感度を向上させ
ることができる。その後、縦型ＰＮＰトランジスタ２１
のエミッタ取り出し電極４１をポリシリコンにより形成
するためのコンタクトホール４５を形成する。

【００４４】ここで、コンタクトホール４５はシリコン
窒化膜４４とシリコン酸化膜４３とのエッチングの選択
比の相違を利用して形成する。例えば、シリコン窒化膜
４４とシリコン酸化膜４３とのエッチングの選択比は約
１０：１と相違する。この特性を利用し、先ず、フッ酸
系のエッチャントを用いた１回目のドライエッチングに
より、シリコン窒化膜４４のみをエッチングする。この
とき、シリコン酸化膜４３をシリコン窒化膜４４のオー
バーエッチング保護膜として利用する。その後、ウエッ
トエッチングによりシリコン酸化膜４３をエッチング
し、コンタクトホール４５を形成する。その結果、シリ
コン窒化膜４４のオーバーエッチングにより、第２のエ
ピタキシャル層２５表面に凹凸が形成されるのを抑制す
ることができる。

【００４５】次に、コンタクトホール４５が設けられた
シリコン窒化膜４４上全面にポリシリコン５１を、例え
ば、０．１〜０．３μｍ程度堆積する。そして、このポ
リシリコン５１上に、公知のフォトリソグラフィ技術に
より縦型ＰＮＰトランジスタ２１のエミッタ取り出し電
極４１を形成する部分に開口部が設けられたフォトレジ
ストを選択マスクとして形成する。そして、Ｐ型不純
物、例えば、フッカホウ素（ＢＦ₂）を加速電圧３０〜
７５ｋｅＶ、導入量１．０×１０¹⁵〜１．０×１０¹⁷／
ｃｍ²でイオン注入し、拡散する。その後、フォトレジ
ストを除去する。このとき、Ｎ＋型の拡散領域３９、４
０も同時に拡散される。

【００４６】次に、図１１に示す如く、本発明の製造方
法では、縦型ＰＮＰトランジスタ２１のエミッタ領域と
なるＰ＋型の浸み出し領域４２をエミッタ取り出し電極
４１に熱処理を加え、形成する。先ず、図１０の工程に
おいてヒ素（Ａｓ）を注入したポリシリコン上に、公知
のフォトリソグラフィ技術によりレジストを選択マスク
として形成する。その後、エッチングにより選択的にポ
リシリコンをエッチングし、縦型ＰＮＰトランジスタ２
１のエミッタ取り出し電極４を形成する。

【００４７】そして、このとき、不純物が注入されたエ
ミッタ取り出し電極４１に熱処理を加える。そのこと
で、エミッタ取り出し電極４１からＰ型不純物が浸み出
し、拡散される。その結果、エミッタ取り出し電極４１
下部領域にＰ＋型の浸み出し領域４２を形成する。この
製法により、縦型ＰＮＰトランジスタ２１の個々のセル
サイズを縮小することができる。また、上述したよう
に、この構造による効果は光半導体集積回路装置の構造
の説明を参照することとし、ここでは説明を割愛する。

【００４８】その後、上述した素子上に、例えば、全面
に絶縁層４６としてＢＰＳＧ（ＢｏｒｏｎＰｈｏｓｐ
ｈｏＳｉｌｉｃａｔｅＧｌａｓｓ）膜、ＳＯＧ（Ｓ
ｐｉｎＯｎＧｌａｓｓ）膜等を堆積する。そして、
公知のフォトリソグラフィ技術により外部電極形成用の
コンタクトホールを形成する。このコンタクトホールを
介して、例えば、Ａｌから成る外部電極４７、４８、４
９、５０を形成し、図１に示した縦型ＰＮＰトランジス
タ２１およびホトダイオード２２とを組み込んだ光半導
体集積回路装置が完成する。

【００４９】尚、上記した本実施の形態では、縦型ＰＮ
Ｐトランジスタおよびホトダイオードとを組み込んだ光
半導体集積回路装置について述べたが、特に、上記した
形に限定する必要はない。その他、ホトダイオードと周
辺回路とを組み込んだＩＣにおいても、同等の効果を得
ることができる。そして、その他、本発明の要旨を逸脱
しない範囲で、種々の変更が可能である。

【００５０】

【発明の効果】第１に、本発明の光半導体集積回路装置
の製造方法によれば、半導体基板上にほぼノンドープで
多層に積層されたエピタキシャル層を複数の島領域に分
離し、その島領域には少なくとも縦型ＰＮＰトランジス
タとホトダイオードとを形成する。そして、縦型ＰＮＰ
トランジスタのエミッタ領域は、ポリシリコンから成る
エミッタ取り出し電極に熱処理を加え、エミッタ取り出
し電極から不純物を浸み出すことで形成する。一方、縦
型ＰＮＰトランジスタのベース導出領域は不純物をイオ
ン注入することで形成する。そのことで、縦型ＰＮＰト
ランジスタのエミッタ領域とベース導出領域とを離間距
離をできる限り縮小して形成することができる。その結
果、縦型ＰＮＰトランジスタのセルサイズを縮小するこ
とができ、更に、ベース寄生抵抗を低減することができ
るので高周波特性に優れた縦型ＰＮＰトランジスタを実
現できる。

【００５１】第２に、本発明の光半導体集積回路装置の
製造方法によれば、縦型ＰＮＰトランジスタのベース導
出領域であるＮ＋型の拡散領域とホトダイオードのカソ
ード領域となるＮ＋型の拡散領域とを同一の工程で形成
することができる。そのことで、上述した効果を得るこ
とができる構造を実現でき、更に、製造コストを低減
し、製造時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態での光半導体集積回路装置
を説明する断面図である。

【図２】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図３】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図４】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図５】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図６】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図７】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図８】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図９】本発明の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図１０】本発明の実施の形態での光半導体集積回路装
置の製造方法を説明する断面図である。

【図１１】本発明の実施の形態での光半導体集積回路装
置の製造方法を説明する断面図である。

【図１２】従来の実施の形態での光半導体集積回路装置
を説明する断面図である。

【図１３】従来の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【図１４】従来の実施の形態での光半導体集積回路装置
の製造方法を説明する断面図である。

【符号の説明】

２１縦型ＰＮＰトランジスタ２２ホトダイオード２３Ｐ−型の単結晶シリコン基板２４第１のエピタキシャル層２５第２のエピタキシャル層３９Ｎ＋型の拡散領域４０Ｎ＋型の拡散領域４１エミッタ取り出し電極４２Ｐ＋型の浸み出し領域

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M118 AA10 AB01 BA02 CA05 EA01 FC09 FC18 5F003 BA11 BA97 BB08 BC08 BE07 BE08 BJ12 BP21 BP31 BP46 BS05 5F082 AA06 AA08 AA24 BA02 BA04 BA12 BA21 BA26 BA41 BA47 BC01 BC11 DA03 DA10 EA02 EA09 EA22

Claims

【特許請求の範囲】

【請求項１】一導電型の半導体基板を準備する工程
と、前記半導体基板上にほぼノンドープの複数層のエピタキ
シャル層を形成する工程と、前記エピタキシャル層を貫通する逆導電型の分離領域を
形成し、少なくとも第１および第２の島領域に分離する
工程と、前記第１の島領域に一導電型の縦型トランジスタを形成
し、前記第２の島領域にホトダイオードを形成する工程
とを具備し、前記一導電型の縦型トランジスタおよび前記ホトダイオ
ードを形成する工程において、前記一導電型の縦型トラ
ンジスタの逆導電型のベース導出領域と前記ホトダイオ
ードの逆導電型のカソード領域とを同一のイオン注入工
程で形成することを特徴とする光半導体集積回路装置の
製造方法。
【請求項２】前記一導電型の縦型トランジスタのエミ
ッタ領域は、前記エミッタ領域上面に形成された多結晶
シリコンに熱処理を加え、前記多結晶シリコンに注入さ
れた一導電型の不純物を前記エピタキシャル層表面に熱
拡散し形成することを特徴とする請求項１記載の光半導
体集積回路装置の製造方法。