JP2003298024A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2003298024A JP2003298024A JP2002097887A JP2002097887A JP2003298024A JP 2003298024 A JP2003298024 A JP 2003298024A JP 2002097887 A JP2002097887 A JP 2002097887A JP 2002097887 A JP2002097887 A JP 2002097887A JP 2003298024 A JP2003298024 A JP 2003298024A
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- gate
- shunt
- memory cell
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】ゲート配線に流れる電流値や、ゲート配線の信
号遅延に応じて分路配線の配線幅を調節でき、さらに分
路配線以外の配線を配線層の増加無しに、分路配線と同
一の配線層内に配置できる半導体記憶装置を提供する。 【解決手段】セルトランジスタＴのソース、ドレインに
強誘電体キャパシタＣの両端をそれぞれ接続してユニッ
トセルを形成し、このユニットセルを複数個直列接続し
たメモリセル群と、前記メモリセル群のセルトランジス
タのゲートに接続された複数のゲート配線ＷＬ０〜ＷＬ
７と、前記ゲート配線と異なる層にゲート配線と平行に
配置され、対応するゲート配線ＷＬ０〜ＷＬ７に接続さ
れた複数の分路配線Ｍ３とを有し、ゲート配線ＷＬ０〜
ＷＬ７の配線幅と配線間隔との和が、分路配線Ｍ３の配
線幅と配線間隔との和と異なる。
号遅延に応じて分路配線の配線幅を調節でき、さらに分
路配線以外の配線を配線層の増加無しに、分路配線と同
一の配線層内に配置できる半導体記憶装置を提供する。 【解決手段】セルトランジスタＴのソース、ドレインに
強誘電体キャパシタＣの両端をそれぞれ接続してユニッ
トセルを形成し、このユニットセルを複数個直列接続し
たメモリセル群と、前記メモリセル群のセルトランジス
タのゲートに接続された複数のゲート配線ＷＬ０〜ＷＬ
７と、前記ゲート配線と異なる層にゲート配線と平行に
配置され、対応するゲート配線ＷＬ０〜ＷＬ７に接続さ
れた複数の分路配線Ｍ３とを有し、ゲート配線ＷＬ０〜
ＷＬ７の配線幅と配線間隔との和が、分路配線Ｍ３の配
線幅と配線間隔との和と異なる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関するものであり、特に強誘電体メモリに関するもの
である。
に関するものであり、特に強誘電体メモリに関するもの
である。
【０００２】
【従来の技術】近年、半導体メモリは、大型コンピュー
タの主記憶から、パーソナルコンピュータ、家電製品、
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（DynamicＲＡＭ）、
ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（Mask
ＲＯＭ）、FlashＥＥＰＲＯＭ、及び強誘電体メモリ等
が市場に出まわっている。
タの主記憶から、パーソナルコンピュータ、家電製品、
携帯電話等、至る所で利用されている。半導体メモリの
種類としては、揮発性のＤＲＡＭ（DynamicＲＡＭ）、
ＳＲＡＭ（StaticＲＡＭ）、不揮発性のＭＲＯＭ（Mask
ＲＯＭ）、FlashＥＥＰＲＯＭ、及び強誘電体メモリ等
が市場に出まわっている。
【０００３】強誘電体メモリは、強誘電体の持つ特性の
一つであるヒステリシス特性を利用し、強誘電体キャパ
シタの異なる二つの残留分極の大きさによって二値デー
タを不揮発に記憶する。従来の強誘電体メモリを構成す
るメモリセルは、一般に、ＤＲＡＭと同様に強誘電体キ
ャパシタとトランジスタを直列接続して形成される。
一つであるヒステリシス特性を利用し、強誘電体キャパ
シタの異なる二つの残留分極の大きさによって二値デー
タを不揮発に記憶する。従来の強誘電体メモリを構成す
るメモリセルは、一般に、ＤＲＡＭと同様に強誘電体キ
ャパシタとトランジスタを直列接続して形成される。
【０００４】しかし、強誘電体メモリではＤＲＡＭと異
なり、残留分極量でデータを保持するため、信号電荷を
ビット線に読み出すには、プレート線を駆動することが
必要である。このため、強誘電体メモリでは、プレート
線を駆動するためのプレート線駆動回路が必要となる。
プレート線駆動回路を配置する場合、従来の強誘電体メ
モリでは、ＤＲＡＭと同じ構造を有しているため、各プ
レート線に対して各々プレート線駆動回路を配置しなけ
ればならない。この結果、メモリ回路形成領域において
プレート線駆動回路が大きな面積を占めることになる。
なり、残留分極量でデータを保持するため、信号電荷を
ビット線に読み出すには、プレート線を駆動することが
必要である。このため、強誘電体メモリでは、プレート
線を駆動するためのプレート線駆動回路が必要となる。
プレート線駆動回路を配置する場合、従来の強誘電体メ
モリでは、ＤＲＡＭと同じ構造を有しているため、各プ
レート線に対して各々プレート線駆動回路を配置しなけ
ればならない。この結果、メモリ回路形成領域において
プレート線駆動回路が大きな面積を占めることになる。
【０００５】これに対して、プレート線駆動回路の面積
を小さくできる強誘電体メモリのセルアレイ方式が提案
されている（D.Takashima et al. , “High-density ch
ainFerroelectric random memory (CFeRAM)” in proc.
VLSI Symp. June 1997,pp.83-84）。この提案は以下の
ようなものである。セルトランジスタ（Ｔ）のソース、
ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ
接続してユニットセルを構成し、このユニットセルを複
数直列接続してメモリセルブロックを構成するものであ
る。このように構成された強誘電体メモリを、以下、Ｔ
Ｃ並列ユニット直列接続型強誘電体メモリという。
を小さくできる強誘電体メモリのセルアレイ方式が提案
されている（D.Takashima et al. , “High-density ch
ainFerroelectric random memory (CFeRAM)” in proc.
VLSI Symp. June 1997,pp.83-84）。この提案は以下の
ようなものである。セルトランジスタ（Ｔ）のソース、
ドレインに強誘電体キャパシタ（Ｃ）の両端をそれぞれ
接続してユニットセルを構成し、このユニットセルを複
数直列接続してメモリセルブロックを構成するものであ
る。このように構成された強誘電体メモリを、以下、Ｔ
Ｃ並列ユニット直列接続型強誘電体メモリという。
【０００６】前記ＴＣ並列ユニット直列接続型強誘電体
メモリでは、例えば８個のユニットセルでプレート線駆
動回路を共有できるため、複数のメモリセルブロックか
ら構成されるメモリセルアレイを高集積化することがで
きる。
メモリでは、例えば８個のユニットセルでプレート線駆
動回路を共有できるため、複数のメモリセルブロックか
ら構成されるメモリセルアレイを高集積化することがで
きる。
【０００７】図８（ａ）は、従来の前記ＴＣ並列ユニッ
ト直列接続型強誘電体メモリのメモリセルアレイの回路
図を示し、図８（ｂ）はこのメモリセルアレイのレイア
ウトを示すパターン図である。
ト直列接続型強誘電体メモリのメモリセルアレイの回路
図を示し、図８（ｂ）はこのメモリセルアレイのレイア
ウトを示すパターン図である。
【０００８】前記ユニットセルＭＣは、セルトランジス
タＴと強誘電体キャパシタＣの並列接続により構成され
ている。このようなユニットセルＭＣが図８（ａ）に示
す例では８個直列接続されて、メモリセルブロックＭＣ
Ｂ０が構成される。ここでは、一対のビット線ＢＬ、／
ＢＬに接続される２つのメモリセルブロックＭＣＢ０、
ＭＣＢ１を示している前記メモリセルブロックＭＣＢ０
の一端には、ブロック選択トランジスタＢＳＴ０を介し
てビット線ＢＬに接続され、このメモリセルブロックＭ
ＣＢ０の他端には、プレート線ＰＬが接続される。メモ
リセルブロックＭＣＢ１の一端には、ブロック選択トラ
ンジスタＢＳＴ１を介してビット線／ＢＬに接続され、
このメモリセルブロックＭＣＢ１の他端には、プレート
線／ＰＬが接続されている。
タＴと強誘電体キャパシタＣの並列接続により構成され
ている。このようなユニットセルＭＣが図８（ａ）に示
す例では８個直列接続されて、メモリセルブロックＭＣ
Ｂ０が構成される。ここでは、一対のビット線ＢＬ、／
ＢＬに接続される２つのメモリセルブロックＭＣＢ０、
ＭＣＢ１を示している前記メモリセルブロックＭＣＢ０
の一端には、ブロック選択トランジスタＢＳＴ０を介し
てビット線ＢＬに接続され、このメモリセルブロックＭ
ＣＢ０の他端には、プレート線ＰＬが接続される。メモ
リセルブロックＭＣＢ１の一端には、ブロック選択トラ
ンジスタＢＳＴ１を介してビット線／ＢＬに接続され、
このメモリセルブロックＭＣＢ１の他端には、プレート
線／ＰＬが接続されている。
【０００９】各メモリセルブロックＭＣＢ０、ＭＣＢ１
のセルトランジスタのゲートには、ワード線ＷＬ0〜Ｗ
Ｌ７がそれぞれ接続される。なお、ブロック選択トラン
ジスタＢＳＴ０，ＢＳＴ１のゲートには、ブロック選択
信号線ＢＳ0、ＢＳ1がそれぞれ接続されている。
のセルトランジスタのゲートには、ワード線ＷＬ0〜Ｗ
Ｌ７がそれぞれ接続される。なお、ブロック選択トラン
ジスタＢＳＴ０，ＢＳＴ１のゲートには、ブロック選択
信号線ＢＳ0、ＢＳ1がそれぞれ接続されている。
【００１０】図８（ｂ）に示すように、プレート線Ｐ
Ｌ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブロック選択信
号線ＢＳ０，ＢＳ１を縦方向に配線している。これによ
り、前述したそれぞれの配線を、各メモリセルブロック
ＭＣＢ０、ＭＣＢ１で共有することが可能となる。
Ｌ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブロック選択信
号線ＢＳ０，ＢＳ１を縦方向に配線している。これによ
り、前述したそれぞれの配線を、各メモリセルブロック
ＭＣＢ０、ＭＣＢ１で共有することが可能となる。
【００１１】図８（ａ）に示したＴＣ並列ユニット直列
接続型強誘電体メモリは、複数のメモリセルブロックで
プレート線ＰＬ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブ
ロック選択信号線ＢＳ0，ＢＳ1、及びそれぞれの信号の
制御回路を共有化している。このように、プレート線Ｐ
Ｌ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブロック選択信
号線ＢＳ０，ＢＳ１に接続されるメモリセルブロック数
を多くすることにより、この強誘電体メモリのチップサ
イズは小さくなる。しかしその一方で、前述したそれぞ
れの配線の遅延が大きくなるという問題が生じる。
接続型強誘電体メモリは、複数のメモリセルブロックで
プレート線ＰＬ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブ
ロック選択信号線ＢＳ0，ＢＳ1、及びそれぞれの信号の
制御回路を共有化している。このように、プレート線Ｐ
Ｌ，／ＰＬ、ワード線ＷＬ0〜ＷＬ７、ブロック選択信
号線ＢＳ０，ＢＳ１に接続されるメモリセルブロック数
を多くすることにより、この強誘電体メモリのチップサ
イズは小さくなる。しかしその一方で、前述したそれぞ
れの配線の遅延が大きくなるという問題が生じる。
【００１２】そこで現在、この問題を解決するために、
遅延の大きい配線や、流れる電流値が大きい配線（以
下、本配線）に対して、他層に形成された配線（以下、
分路配線）を平行に配置し、ある一定距離ごとに本配線
と分路配線との間を接続する方法が用いられている。
遅延の大きい配線や、流れる電流値が大きい配線（以
下、本配線）に対して、他層に形成された配線（以下、
分路配線）を平行に配置し、ある一定距離ごとに本配線
と分路配線との間を接続する方法が用いられている。
【００１３】以下に、このような本配線と分路配線を有
するＴＣ並列ユニット直列接続型強誘電体メモリについ
て説明する。
するＴＣ並列ユニット直列接続型強誘電体メモリについ
て説明する。
【００１４】図９（ａ）は、従来の前記ＴＣ並列ユニッ
ト直列接続型強誘電体メモリのメモリセルブロックの回
路図であり、図９（ｂ）は従来の方法で分路配線を形成
した場合の前記メモリセルブロックの断面図を示す。
ト直列接続型強誘電体メモリのメモリセルブロックの回
路図であり、図９（ｂ）は従来の方法で分路配線を形成
した場合の前記メモリセルブロックの断面図を示す。
【００１５】この断面図は、ソース及びドレイン拡散層
１０１、ゲート配線１０２、プレート線１０３、コンタ
クトプラグ１０４、及びゲート配線１０２の分路配線１
０５を模式的に示したものである。プレート線１０３と
ゲート配線１０２の分路配線１０５には、同一層の配線
を用いている。前記ゲート配線１０２は、図９（ａ）に
示した回路図のワード線ＷＬ０〜ＷＬ７、ブロック選択
信号線ＢＳ０，ＢＳ1にそれぞれ対応している。なお、
強誘電体キャパシタの断面構造は省略した。
１０１、ゲート配線１０２、プレート線１０３、コンタ
クトプラグ１０４、及びゲート配線１０２の分路配線１
０５を模式的に示したものである。プレート線１０３と
ゲート配線１０２の分路配線１０５には、同一層の配線
を用いている。前記ゲート配線１０２は、図９（ａ）に
示した回路図のワード線ＷＬ０〜ＷＬ７、ブロック選択
信号線ＢＳ０，ＢＳ1にそれぞれ対応している。なお、
強誘電体キャパシタの断面構造は省略した。
【００１６】
【発明が解決しようとする課題】従来では、図９（ｂ）
に示したように、ゲート配線１０２の一つ上の層の配線
を用いてゲート配線１０２の分路配線１０５をつくる方
式が取られている。この方式では、ゲート配線１０２と
分路配線１０５とをコンタクトプラグで接続する都合
上、分路配線１０５の配線ピッチ（配線幅＋配線間隔）
がゲート配線１０２の配線ピッチと同じになる。このた
め、ゲート配線１０２に流れる電流値に応じて、分路配
線１０５の配線幅を自由に変えることができない。
に示したように、ゲート配線１０２の一つ上の層の配線
を用いてゲート配線１０２の分路配線１０５をつくる方
式が取られている。この方式では、ゲート配線１０２と
分路配線１０５とをコンタクトプラグで接続する都合
上、分路配線１０５の配線ピッチ（配線幅＋配線間隔）
がゲート配線１０２の配線ピッチと同じになる。このた
め、ゲート配線１０２に流れる電流値に応じて、分路配
線１０５の配線幅を自由に変えることができない。
【００１７】また、分路配線１０５と同一の層に形成さ
れたプレート線１０３に関して、ＲＣによる配線遅延や
エレクトロマイグレーションの問題を防ぐために、プレ
ート線１０３の配線幅を太くすることは、直ちにメモリ
ブロックサイズの増大を招くことになる。
れたプレート線１０３に関して、ＲＣによる配線遅延や
エレクトロマイグレーションの問題を防ぐために、プレ
ート線１０３の配線幅を太くすることは、直ちにメモリ
ブロックサイズの増大を招くことになる。
【００１８】そこでこの発明は、前記課題に鑑みてなさ
れたものであり、ＴＣ並列ユニット直列接続型強誘電体
メモリにおいて、分路配線の配線ピッチをゲート配線の
配線ピッチと変えることにより、ゲート配線に流れる電
流値や、ゲート配線の信号遅延に応じて分路配線の配線
幅を調節でき、さらに分路配線以外の配線を配線層の増
加無しに、分路配線と同一の配線層内に配置できる半導
体記憶装置を提供することを目的とする。
れたものであり、ＴＣ並列ユニット直列接続型強誘電体
メモリにおいて、分路配線の配線ピッチをゲート配線の
配線ピッチと変えることにより、ゲート配線に流れる電
流値や、ゲート配線の信号遅延に応じて分路配線の配線
幅を調節でき、さらに分路配線以外の配線を配線層の増
加無しに、分路配線と同一の配線層内に配置できる半導
体記憶装置を提供することを目的とする。
【００１９】
【課題を解決するための手段】前記目的を達成するため
に、この発明に係る半導体記憶装置は、セルトランジス
タのソース、ドレインに強誘電体キャパシタの両端をそ
れぞれ接続してユニットセルを形成し、このユニットセ
ルを複数個直列接続したメモリセル群と、前記メモリセ
ル群のセルトランジスタのゲートに接続された複数のゲ
ート配線と、前記ゲート配線と異なる層に前記ゲート配
線と平行に配置され、それぞれ対応する前記ゲート配線
に接続された複数の分路配線とを具備し、前記ゲート配
線の配線幅と配線間隔との和が、前記分路配線の配線幅
と配線間隔との和と異なることを特徴とする。
に、この発明に係る半導体記憶装置は、セルトランジス
タのソース、ドレインに強誘電体キャパシタの両端をそ
れぞれ接続してユニットセルを形成し、このユニットセ
ルを複数個直列接続したメモリセル群と、前記メモリセ
ル群のセルトランジスタのゲートに接続された複数のゲ
ート配線と、前記ゲート配線と異なる層に前記ゲート配
線と平行に配置され、それぞれ対応する前記ゲート配線
に接続された複数の分路配線とを具備し、前記ゲート配
線の配線幅と配線間隔との和が、前記分路配線の配線幅
と配線間隔との和と異なることを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態の半導体記憶装置の一種である強誘電体メモ
リについて説明する。説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。
実施の形態の半導体記憶装置の一種である強誘電体メモ
リについて説明する。説明に際し、全図にわたり、共通
する部分には共通する参照符号を付す。
【００２１】［第１の実施の形態］まず、この発明の第
１の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。このＴＣ並列ユニット直列接
続型強誘電体メモリは、セルトランジスタ（Ｔ）のソー
スとドレインとの間に強誘電体キャパシタ（Ｃ）の両端
を接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したものである。
１の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。このＴＣ並列ユニット直列接
続型強誘電体メモリは、セルトランジスタ（Ｔ）のソー
スとドレインとの間に強誘電体キャパシタ（Ｃ）の両端
を接続し、これをユニットセルとし、このユニットセル
を複数直列に接続したものである。
【００２２】図１は、第１の実施の形態のＴＣ並列ユニ
ット直列接続型強誘電体メモリのメモリブロックのレイ
アウトを示すパターン図である。ここでは、８個のユニ
ットセルが直列に接続されており、各ユニットセルのセ
ルトランジスタはワード線（ゲート配線）ＷＬ０〜ＷＬ
７を有している。
ット直列接続型強誘電体メモリのメモリブロックのレイ
アウトを示すパターン図である。ここでは、８個のユニ
ットセルが直列に接続されており、各ユニットセルのセ
ルトランジスタはワード線（ゲート配線）ＷＬ０〜ＷＬ
７を有している。
【００２３】前記メモリセルブロックには、図１に示す
ように、ゲート絶縁膜上に形成されたワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)が右から順に配置されている。ワ
ード線ＷＬ０(ＧＣ)の右側には、ブロック選択トランジ
スタのゲート配線であるブロック選択信号線ＢＳ０(Ｇ
Ｃ)、ＢＳ１(ＧＣ)が配置されている。
ように、ゲート絶縁膜上に形成されたワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)が右から順に配置されている。ワ
ード線ＷＬ０(ＧＣ)の右側には、ブロック選択トランジ
スタのゲート配線であるブロック選択信号線ＢＳ０(Ｇ
Ｃ)、ＢＳ１(ＧＣ)が配置されている。
【００２４】前記ワード線ＷＬ０(ＧＣ)〜ＷＬ７(Ｇ
Ｃ)、及びＢＳ０(ＧＣ)、ＢＳ１(ＧＣ)の上方には、第
３層目の配線Ｍ３からなる分路配線ＷＬ０(Ｍ３)〜ＷＬ
７(Ｍ３)、及びＢＳ０(Ｍ３)、ＢＳ１(Ｍ３)が配置され
ている。ワード線ＷＬ７(Ｍ３)の左側には、プレート線
ＰＬ(Ｍ３)が配置されている。さらに、ワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)と直交する方向には、ビット線Ｂ
Ｌ、／ＢＬが配置されている。そして、ワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)と分路配線ＷＬ０(Ｍ３)〜ＷＬ７
(Ｍ３)との間には、強誘電体キャパシタＣが配置されて
いる。
Ｃ)、及びＢＳ０(ＧＣ)、ＢＳ１(ＧＣ)の上方には、第
３層目の配線Ｍ３からなる分路配線ＷＬ０(Ｍ３)〜ＷＬ
７(Ｍ３)、及びＢＳ０(Ｍ３)、ＢＳ１(Ｍ３)が配置され
ている。ワード線ＷＬ７(Ｍ３)の左側には、プレート線
ＰＬ(Ｍ３)が配置されている。さらに、ワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)と直交する方向には、ビット線Ｂ
Ｌ、／ＢＬが配置されている。そして、ワード線ＷＬ０
(ＧＣ)〜ＷＬ７(ＧＣ)と分路配線ＷＬ０(Ｍ３)〜ＷＬ７
(Ｍ３)との間には、強誘電体キャパシタＣが配置されて
いる。
【００２５】次に、前記メモリセルブロックの断面構造
を説明する。
を説明する。
【００２６】図２（ａ）は、図１に示した強誘電体メモ
リが有するメモリセルブロックの２Ａ−２Ａ線に沿った
断面図である。
リが有するメモリセルブロックの２Ａ−２Ａ線に沿った
断面図である。
【００２７】図２（ａ）に示すように、半導体基板１１
には、ソース及びドレイン領域１２が複数個形成されて
いる。これらソース及びドレイン領域１２間には、ゲー
ト絶縁膜を介してセルトランジスタのワード線（ゲート
配線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタ
のブロック選択信号線（ゲート配線）ＢＳ０、ＢＳ１、
がそれぞれ形成されている。
には、ソース及びドレイン領域１２が複数個形成されて
いる。これらソース及びドレイン領域１２間には、ゲー
ト絶縁膜を介してセルトランジスタのワード線（ゲート
配線）ＷＬ０〜ＷＬ７、及びブロック選択トランジスタ
のブロック選択信号線（ゲート配線）ＢＳ０、ＢＳ１、
がそれぞれ形成されている。
【００２８】前記ワード線ＷＬ０〜ＷＬ７の上方、及び
ブロック選択信号線ＢＳ０、ＢＳ１の上方には、層間絶
縁膜１３を介してメタル材などからなる第１層目の配線
Ｍ１が形成されている。セルトランジスタのソース及び
ドレイン領域１２と配線Ｍ１との間には、強誘電体キャ
パシタＣが形成されている。ワード線ＷＬ７の左側に
は、第１層目の配線Ｍ１からなるプレート線ＰＬが形成
されている。
ブロック選択信号線ＢＳ０、ＢＳ１の上方には、層間絶
縁膜１３を介してメタル材などからなる第１層目の配線
Ｍ１が形成されている。セルトランジスタのソース及び
ドレイン領域１２と配線Ｍ１との間には、強誘電体キャ
パシタＣが形成されている。ワード線ＷＬ７の左側に
は、第１層目の配線Ｍ１からなるプレート線ＰＬが形成
されている。
【００２９】また、ブロック選択トランジスタのソース
及びドレイン領域１２と配線Ｍ１との間には、コンタク
トプラグＰ１が形成されている。セルトランジスタのソ
ース及びドレイン領域１２と配線Ｍ１との間には、コン
タクトプラグＰ２が形成されている。さらに、メモリセ
ルブロックの左端のセルトランジスタのソース及びドレ
イン領域１２とプレート線ＰＬ（配線Ｍ１）との間に
は、コンタクトプラグＰ３が形成されている。
及びドレイン領域１２と配線Ｍ１との間には、コンタク
トプラグＰ１が形成されている。セルトランジスタのソ
ース及びドレイン領域１２と配線Ｍ１との間には、コン
タクトプラグＰ２が形成されている。さらに、メモリセ
ルブロックの左端のセルトランジスタのソース及びドレ
イン領域１２とプレート線ＰＬ（配線Ｍ１）との間に
は、コンタクトプラグＰ３が形成されている。
【００３０】また、前記配線Ｍ１上には、メタル材など
からなる第２層目の配線Ｍ２が形成されている。ここで
の配線Ｍ２はビット線ＢＬであり、このビット線ＢＬは
ブロック選択トランジスタのソース及びドレイン領域１
２に接続された配線Ｍ１に、コンタクトプラグＰ４によ
り接続されている。さらに、前記配線Ｍ２上には、メタ
ル材などからなる第３層目の配線Ｍ３が形成されてい
る。これら配線Ｍ３は、右から順にブロック選択信号線
ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワ
ード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ
接続されており、分路配線を形成している。前記信号線
ＭＢＳは、ブロック選択トランジスタを制御する制御回
路（図示せず）に接続される信号線であり、ブロック選
択信号線ＢＳ０とＢＳ１との間に配置されている。
からなる第２層目の配線Ｍ２が形成されている。ここで
の配線Ｍ２はビット線ＢＬであり、このビット線ＢＬは
ブロック選択トランジスタのソース及びドレイン領域１
２に接続された配線Ｍ１に、コンタクトプラグＰ４によ
り接続されている。さらに、前記配線Ｍ２上には、メタ
ル材などからなる第３層目の配線Ｍ３が形成されてい
る。これら配線Ｍ３は、右から順にブロック選択信号線
ＢＳ１、信号線ＭＢＳ、ブロック選択信号線ＢＳ０、ワ
ード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬにそれぞれ
接続されており、分路配線を形成している。前記信号線
ＭＢＳは、ブロック選択トランジスタを制御する制御回
路（図示せず）に接続される信号線であり、ブロック選
択信号線ＢＳ０とＢＳ１との間に配置されている。
【００３１】また、図２（ｂ）は、図１に示した強誘電
体メモリが有するメモリセルブロックの２Ｂ−２Ｂ線に
沿った断面図である。図２（ｂ）では、ゲート配線（ワ
ード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０、Ｂ
Ｓ１）と、異なる層に形成された３つの配線Ｍ１、Ｍ
２、Ｍ３、及びコンタクトプラグを示している。
体メモリが有するメモリセルブロックの２Ｂ−２Ｂ線に
沿った断面図である。図２（ｂ）では、ゲート配線（ワ
ード線ＷＬ０〜ＷＬ７、ブロック選択信号線ＢＳ０、Ｂ
Ｓ１）と、異なる層に形成された３つの配線Ｍ１、Ｍ
２、Ｍ３、及びコンタクトプラグを示している。
【００３２】図２（ｂ）に示すように、半導体基板１１
には、前述と同様にソース及びドレイン領域１２が複数
個形成されている。これらソース及びドレイン領域１２
間には、ゲート絶縁膜を介してセルトランジスタのワー
ド線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタの
ブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ形成され
ている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同
一の第１の配線ピッチで配列されている。
には、前述と同様にソース及びドレイン領域１２が複数
個形成されている。これらソース及びドレイン領域１２
間には、ゲート絶縁膜を介してセルトランジスタのワー
ド線ＷＬ０〜ＷＬ７、及びブロック選択トランジスタの
ブロック選択信号線ＢＳ０、ＢＳ１がそれぞれ形成され
ている。ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同
一の第１の配線ピッチで配列されている。
【００３３】前記ワード線ＷＬ０〜ＷＬ７上、及びブロ
ック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線
Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介し
て形成されている。
ック選択信号線ＢＳ０、ＢＳ１上には、下から順に配線
Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介し
て形成されている。
【００３４】前記ワード線ＷＬ０〜ＷＬ７及びブロック
選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、こ
れらをそれぞれ接続するコンタクトプラグＰ５が形成さ
れている。これらコンタクトプラグＰ５は、ワード線Ｗ
Ｌ０〜ＷＬ７及びブロック選択線ＢＳ０、ＢＳ１の直上
にそれぞれ形成されており、これらコンタクトプラグＰ
５のそれぞれがほぼ同一の前記第１の配線ピッチで配列
されている。
選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、こ
れらをそれぞれ接続するコンタクトプラグＰ５が形成さ
れている。これらコンタクトプラグＰ５は、ワード線Ｗ
Ｌ０〜ＷＬ７及びブロック選択線ＢＳ０、ＢＳ１の直上
にそれぞれ形成されており、これらコンタクトプラグＰ
５のそれぞれがほぼ同一の前記第１の配線ピッチで配列
されている。
【００３５】前記配線Ｍ１と配線Ｍ２との間には、これ
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４
に接続されるコンタクトプラグＰ６は、ワード線ＷＬ
３、ＷＬ４の上方でそれぞれほぼ直上に形成されてい
る。
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４
に接続されるコンタクトプラグＰ６は、ワード線ＷＬ
３、ＷＬ４の上方でそれぞれほぼ直上に形成されてい
る。
【００３６】前記ワード線ＷＬ３の右側に形成されるコ
ンタクトプラグＰ６は、ワード線ＷＬ３に近づくよう
に、前記第１の配線ピッチと異なり、第１の配線ピッチ
よりも短い配線ピッチで形成されている。同様に、ワー
ド線ＷＬ４の左側に形成されるコンタクトプラグＰ６
は、ワード線ＷＬ４に近づくように、前記第１の配線ピ
ッチと異なり、第１の配線ピッチよりも短い配線ピッチ
で形成されている。
ンタクトプラグＰ６は、ワード線ＷＬ３に近づくよう
に、前記第１の配線ピッチと異なり、第１の配線ピッチ
よりも短い配線ピッチで形成されている。同様に、ワー
ド線ＷＬ４の左側に形成されるコンタクトプラグＰ６
は、ワード線ＷＬ４に近づくように、前記第１の配線ピ
ッチと異なり、第１の配線ピッチよりも短い配線ピッチ
で形成されている。
【００３７】前記配線Ｍ２と配線Ｍ３との間には、これ
らをそれぞれ接続するコンタクトプラグＰ７が形成され
ている。これらコンタクトプラグＰ７のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４
に接続されるコンタクトプラグＰ７は、ワード線ＷＬ
３、ＷＬ４の上方でそれぞれほぼ直上に形成されてい
る。そして、ワード線ＷＬ３、ＷＬ４に接続されるコン
タクトプラグＰ７以外のコンタクトプラグＰ７は、ワー
ド線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７
を中心に集まるように、前記第１の配線ピッチと異な
り、第１の配線ピッチよりも短い配線ピッチで配列され
ている。このようにして、配線Ｍ３は、ワード線ＷＬ０
〜ＷＬ７が配列された前記第１の配線ピッチよりも短い
第２の配線ピッチで配列されている。これら配線Ｍ３
は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢ
Ｓ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ
７、及びプレート線ＰＬにそれぞれ接続されている。
らをそれぞれ接続するコンタクトプラグＰ７が形成され
ている。これらコンタクトプラグＰ７のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ３、ＷＬ４
に接続されるコンタクトプラグＰ７は、ワード線ＷＬ
３、ＷＬ４の上方でそれぞれほぼ直上に形成されてい
る。そして、ワード線ＷＬ３、ＷＬ４に接続されるコン
タクトプラグＰ７以外のコンタクトプラグＰ７は、ワー
ド線ＷＬ３、ＷＬ４に接続されるコンタクトプラグＰ７
を中心に集まるように、前記第１の配線ピッチと異な
り、第１の配線ピッチよりも短い配線ピッチで配列され
ている。このようにして、配線Ｍ３は、ワード線ＷＬ０
〜ＷＬ７が配列された前記第１の配線ピッチよりも短い
第２の配線ピッチで配列されている。これら配線Ｍ３
は、右から順にブロック選択信号線ＢＳ１、信号線ＭＢ
Ｓ、ブロック選択信号線ＢＳ０、ワード線ＷＬ０〜ＷＬ
７、及びプレート線ＰＬにそれぞれ接続されている。
【００３８】以上のような構成により、ワード線（ゲー
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ３を用いて形成する
ことができる。
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ３を用いて形成する
ことができる。
【００３９】この第１の実施の形態では、最上層に形成
される配線Ｍ３をゲート配線と平行にレイアウトする。
さらに、図２（ａ）に示すように、配線Ｍ３がセルトラ
ンジスタ上を通過し、複数のメモリセルブロックを通過
するごとに、図２（ｂ）で示すように、配線Ｍ３とゲー
ト配線と接続させる。ゲート配線と最上層の配線Ｍ３と
の間にある配線Ｍ１、Ｍ２は、図２（ｂ）に示すよう
に、配線Ｍ３とゲート配線とを接続するための通過配線
として用いている。このような構成により、配線Ｍ３の
配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線
ピッチと異なるものに変えることができる。ここでは、
配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチより
も短いピッチに変更した例を示した。これにより、分路
配線Ｍ３の配線幅の設定の自由度が高くなる。また、別
の用途の配線を形成するためのスペースを確保できる。
される配線Ｍ３をゲート配線と平行にレイアウトする。
さらに、図２（ａ）に示すように、配線Ｍ３がセルトラ
ンジスタ上を通過し、複数のメモリセルブロックを通過
するごとに、図２（ｂ）で示すように、配線Ｍ３とゲー
ト配線と接続させる。ゲート配線と最上層の配線Ｍ３と
の間にある配線Ｍ１、Ｍ２は、図２（ｂ）に示すよう
に、配線Ｍ３とゲート配線とを接続するための通過配線
として用いている。このような構成により、配線Ｍ３の
配線ピッチ（配線幅＋配線間隔）を、ゲート配線の配線
ピッチと異なるものに変えることができる。ここでは、
配線Ｍ３の配線ピッチを、ゲート配線の配線ピッチより
も短いピッチに変更した例を示した。これにより、分路
配線Ｍ３の配線幅の設定の自由度が高くなる。また、別
の用途の配線を形成するためのスペースを確保できる。
【００４０】また、図２（ｂ）に示すように、配線Ｍ３
の配線ピッチをゲート配線の配線ピッチよりも短いピッ
チに変えることによって、ブロック選択トランジスタを
制御する制御回路（図示せず）に接続される信号線ＭＢ
Ｓを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置
できるようになる。
の配線ピッチをゲート配線の配線ピッチよりも短いピッ
チに変えることによって、ブロック選択トランジスタを
制御する制御回路（図示せず）に接続される信号線ＭＢ
Ｓを、ブロック選択信号線ＢＳ０とＢＳ１との間に配置
できるようになる。
【００４１】図３（ａ）は、図１に示したメモリセルブ
ロックのレイアウトを示すパターン図である。図３
（ｂ）は、前記メモリセルブロックの第３の配線Ｍ３の
パターン図であり、図３（ｃ）は前記メモリセルブロッ
クのゲート配線（ワード線、ブロック選択信号線）のパ
ターン図である。
ロックのレイアウトを示すパターン図である。図３
（ｂ）は、前記メモリセルブロックの第３の配線Ｍ３の
パターン図であり、図３（ｃ）は前記メモリセルブロッ
クのゲート配線（ワード線、ブロック選択信号線）のパ
ターン図である。
【００４２】これらの図より、ゲート配線ＧＣの配線ピ
ッチＸよりも、配線Ｍ３の配線ピッチＹの方が小さいこ
とがわかる。また、図３（ｂ）に示すように、ゲート配
線ＧＣの分路配線である配線Ｍ３の配線ピッチＹをゲー
ト配線ＧＣの配線ピッチＸよりも小さくすることによっ
て、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を
太くすることができる。
ッチＸよりも、配線Ｍ３の配線ピッチＹの方が小さいこ
とがわかる。また、図３（ｂ）に示すように、ゲート配
線ＧＣの分路配線である配線Ｍ３の配線ピッチＹをゲー
ト配線ＧＣの配線ピッチＸよりも小さくすることによっ
て、配線Ｍ３にて形成されるプレート線ＰＬの配線幅を
太くすることができる。
【００４３】次に、前記強誘電体メモリにおける隣接配
置されたメモリセルブロック間の断面構造を説明する。
置されたメモリセルブロック間の断面構造を説明する。
【００４４】また、図４（ａ）は、図１に示した強誘電
体メモリの４Ａ−４Ａ線に沿った断面図であり、隣接す
るメモリセルブロック間の断面を示すものである。
体メモリの４Ａ−４Ａ線に沿った断面図であり、隣接す
るメモリセルブロック間の断面を示すものである。
【００４５】図４（ａ）に示すように、半導体基板１１
には、ソースまたはドレイン領域１２がそれぞれ形成さ
れている。ソース及びドレイン領域１２間には、ゲート
絶縁膜を介してセルトランジスタのワード線ＷＬ７、ワ
ード線ＷＬ１５がそれぞれ形成されている。ワード線Ｗ
Ｌ７は一方のメモリセルブロックのワード線であり、ワ
ード線ＷＬ１５は前記一方のメモリセルブロックに隣接
する他方のメモリセルブロックのワード線である。
には、ソースまたはドレイン領域１２がそれぞれ形成さ
れている。ソース及びドレイン領域１２間には、ゲート
絶縁膜を介してセルトランジスタのワード線ＷＬ７、ワ
ード線ＷＬ１５がそれぞれ形成されている。ワード線Ｗ
Ｌ７は一方のメモリセルブロックのワード線であり、ワ
ード線ＷＬ１５は前記一方のメモリセルブロックに隣接
する他方のメモリセルブロックのワード線である。
【００４６】前記ゲート配線ＷＬ７、ＷＬ１５上には、
層間絶縁膜１３を介して強誘電体キャパシタＣ１、Ｃ２
がそれぞれ形成されている。これら強誘電体キャパシタ
Ｃ１、Ｃ２上には、下から順に配線Ｍ１、配線Ｍ２、及
び配線Ｍ３が層間絶縁膜１３を介して形成されている。
そして、第３層目の配線Ｍ３にてプレート線ＰＬ、／Ｐ
Ｌが形成されている。
層間絶縁膜１３を介して強誘電体キャパシタＣ１、Ｃ２
がそれぞれ形成されている。これら強誘電体キャパシタ
Ｃ１、Ｃ２上には、下から順に配線Ｍ１、配線Ｍ２、及
び配線Ｍ３が層間絶縁膜１３を介して形成されている。
そして、第３層目の配線Ｍ３にてプレート線ＰＬ、／Ｐ
Ｌが形成されている。
【００４７】ここで図４（ｂ）に、プレート線ＰＬ、／
ＰＬを第１層目の配線Ｍ１にて形成した場合の断面図を
示す。この図に示すように、プレート線ＰＬ、／ＰＬを
配線Ｍ１にて形成した場合、２つの強誘電体キャパシタ
Ｃ１、Ｃ２の各々の電極に接続された２つの配線Ｍ１間
にプレート線ＰＬが配置されるため、隣接するメモリセ
ルブロック間の距離が図４（ａ）に示した構成に比べて
長くなってしまう。
ＰＬを第１層目の配線Ｍ１にて形成した場合の断面図を
示す。この図に示すように、プレート線ＰＬ、／ＰＬを
配線Ｍ１にて形成した場合、２つの強誘電体キャパシタ
Ｃ１、Ｃ２の各々の電極に接続された２つの配線Ｍ１間
にプレート線ＰＬが配置されるため、隣接するメモリセ
ルブロック間の距離が図４（ａ）に示した構成に比べて
長くなってしまう。
【００４８】これら図４（ａ）及び図４（ｂ）からわか
るように、配線Ｍ３にてプレート線ＰＬを形成し、この
プレート線ＰＬがセルトランジスタ上を通過するように
配置することにより、プレート線ＰＬの配線幅を細くす
ることなく、隣接するメモリセルブロック間の距離を縮
小することができる。この結果、複数のメモリセルブロ
ックが配列されるメモリセルアレイのサイズを小さくす
ることができる。
るように、配線Ｍ３にてプレート線ＰＬを形成し、この
プレート線ＰＬがセルトランジスタ上を通過するように
配置することにより、プレート線ＰＬの配線幅を細くす
ることなく、隣接するメモリセルブロック間の距離を縮
小することができる。この結果、複数のメモリセルブロ
ックが配列されるメモリセルアレイのサイズを小さくす
ることができる。
【００４９】以上説明したようにこの第２の実施の形態
では、分路配線の配線ピッチをゲート配線の配線ピッチ
と変えることにより、ゲート配線に流れる電流値や、ゲ
ート配線の信号遅延に応じて分路配線の配線幅を調節で
きる。さらに、分路配線以外の配線を、配線層を増加す
ることなく、分路配線と同一の配線層内に配置できる。
では、分路配線の配線ピッチをゲート配線の配線ピッチ
と変えることにより、ゲート配線に流れる電流値や、ゲ
ート配線の信号遅延に応じて分路配線の配線幅を調節で
きる。さらに、分路配線以外の配線を、配線層を増加す
ることなく、分路配線と同一の配線層内に配置できる。
【００５０】［第２の実施の形態］次に、この発明の第
２の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。前記第１の実施の形態では配
線Ｍ３にて分路配線を形成する際、ワード線ＷＬ０〜Ｗ
Ｌ７の中央部であるＷＬ３またはＷＬ４を基準にして分
路配線を配列したが、この第２の実施の形態では、右端
のワード線ＷＬ０を基準にして配線Ｍ３からなる分路配
線を形成する例を示す。
２の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。前記第１の実施の形態では配
線Ｍ３にて分路配線を形成する際、ワード線ＷＬ０〜Ｗ
Ｌ７の中央部であるＷＬ３またはＷＬ４を基準にして分
路配線を配列したが、この第２の実施の形態では、右端
のワード線ＷＬ０を基準にして配線Ｍ３からなる分路配
線を形成する例を示す。
【００５１】図５は、第２の実施の形態のＴＣ並列ユニ
ット直列接続型強誘電体メモリが有するメモリセルブロ
ックの断面図である。この図は、図１中の２Ａ−２Ａ線
に沿った断面を示している。
ット直列接続型強誘電体メモリが有するメモリセルブロ
ックの断面図である。この図は、図１中の２Ａ−２Ａ線
に沿った断面を示している。
【００５２】図５に示すように、半導体基板１１には、
前述と同様にソース及びドレイン領域１２が複数個形成
されている。これらソース及びドレイン領域１２間に
は、ゲート絶縁膜を介してセルトランジスタのワード線
（ゲート線）ＷＬ０〜ＷＬ７、及びブロック選択トラン
ジスタのブロック選択信号線（ゲート線）ＢＳ０、ＢＳ
１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７
は、それぞれがほぼ同一の第１の配線ピッチで配列され
ている。
前述と同様にソース及びドレイン領域１２が複数個形成
されている。これらソース及びドレイン領域１２間に
は、ゲート絶縁膜を介してセルトランジスタのワード線
（ゲート線）ＷＬ０〜ＷＬ７、及びブロック選択トラン
ジスタのブロック選択信号線（ゲート線）ＢＳ０、ＢＳ
１がそれぞれ形成されている。ワード線ＷＬ０〜ＷＬ７
は、それぞれがほぼ同一の第１の配線ピッチで配列され
ている。
【００５３】前記ワード配線ＷＬ０〜ＷＬ７上、及びブ
ロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配
線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介
して形成されている。
ロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配
線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介
して形成されている。
【００５４】前記ワード線ＷＬ０〜ＷＬ７及びブロック
選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、こ
れらをそれぞれ接続するコンタクトプラグＰ５が形成さ
れている。これらコンタクトプラグＰ５は、ワード線Ｗ
Ｌ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の
直上にそれぞれ形成されており、これらコンタクトプラ
グＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで
配列されている。
選択信号線ＢＳ０、ＢＳ１と、配線Ｍ１との間には、こ
れらをそれぞれ接続するコンタクトプラグＰ５が形成さ
れている。これらコンタクトプラグＰ５は、ワード線Ｗ
Ｌ０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の
直上にそれぞれ形成されており、これらコンタクトプラ
グＰ５のそれぞれがほぼ同一の前記第１の配線ピッチで
配列されている。
【００５５】前記配線Ｍ１と配線Ｍ２との間には、これ
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの右端に位置するワード線ＷＬ０に接続され
るコンタクトプラグＰ６は、ワード線ＷＬ０の上方でほ
ぼ直上に形成されている。その他のコンタクトプラグＰ
６は、ワード線ＷＬ０に近づくように、前記第１の配線
ピッチと異なり、第１の配線ピッチよりも短い配線ピッ
チで形成されている。
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの右端に位置するワード線ＷＬ０に接続され
るコンタクトプラグＰ６は、ワード線ＷＬ０の上方でほ
ぼ直上に形成されている。その他のコンタクトプラグＰ
６は、ワード線ＷＬ０に近づくように、前記第１の配線
ピッチと異なり、第１の配線ピッチよりも短い配線ピッ
チで形成されている。
【００５６】前記配線Ｍ２と配線Ｍ３との間には、これ
らをそれぞれ接続するコンタクトプラグＰ７が形成され
ている。これらコンタクトプラグＰ７のうち、メモリセ
ルブロックの右端に位置するワード線ＷＬ０に接続され
るコンタクトプラグＰ７は、ワード線ＷＬ０の上方でほ
ぼ直上に形成されている。その他のコンタクトプラグＰ
７は、ワード線ＷＬ０に近づくように、前記第１の配線
ピッチと異なり、第１の配線ピッチよりも短い配線ピッ
チで配列されている。このようにして、配線Ｍ３は、ワ
ード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッ
チよりも短い第２の配線ピッチで配列されている。これ
ら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、
ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬ
にそれぞれ接続されている。
らをそれぞれ接続するコンタクトプラグＰ７が形成され
ている。これらコンタクトプラグＰ７のうち、メモリセ
ルブロックの右端に位置するワード線ＷＬ０に接続され
るコンタクトプラグＰ７は、ワード線ＷＬ０の上方でほ
ぼ直上に形成されている。その他のコンタクトプラグＰ
７は、ワード線ＷＬ０に近づくように、前記第１の配線
ピッチと異なり、第１の配線ピッチよりも短い配線ピッ
チで配列されている。このようにして、配線Ｍ３は、ワ
ード線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッ
チよりも短い第２の配線ピッチで配列されている。これ
ら配線Ｍ３は、右から順にブロック選択信号線ＢＳ１、
ＢＳ０、ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬ
にそれぞれ接続されている。
【００５７】以上のような構成により、ワード線（ゲー
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ３を用いて形成する
ことができる。この例では、図５に示すように、配線Ｍ
３の配線ピッチを変えることによって、プレート線ＰＬ
の配線幅を太くすることができる。
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ３を用いて形成する
ことができる。この例では、図５に示すように、配線Ｍ
３の配線ピッチを変えることによって、プレート線ＰＬ
の配線幅を太くすることができる。
【００５８】この第２の実施の形態では、最上層に形成
される配線Ｍ３をゲート配線と平行にレイアウトする。
さらに、図５に示すように、配線Ｍ１、Ｍ２及びコンタ
クトプラグを介して、複数のゲート配線と複数の配線Ｍ
３とをそれぞれ接続させる。このような構成により、配
線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配
線の配線ピッチと異なるものに変えることが可能とな
る。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の
配線ピッチよりも短いピッチに変更した例を示した。こ
れにより、分路配線Ｍ３の配線幅の設定の自由度が高く
なる。また、別の用途の配線を形成するためのスペース
を確保できる。
される配線Ｍ３をゲート配線と平行にレイアウトする。
さらに、図５に示すように、配線Ｍ１、Ｍ２及びコンタ
クトプラグを介して、複数のゲート配線と複数の配線Ｍ
３とをそれぞれ接続させる。このような構成により、配
線Ｍ３の配線ピッチ（配線幅＋配線間隔）を、ゲート配
線の配線ピッチと異なるものに変えることが可能とな
る。ここでは、配線Ｍ３の配線ピッチを、ゲート配線の
配線ピッチよりも短いピッチに変更した例を示した。こ
れにより、分路配線Ｍ３の配線幅の設定の自由度が高く
なる。また、別の用途の配線を形成するためのスペース
を確保できる。
【００５９】図６は、前記第２の実施の形態のメモリセ
ルブロックのレイアウトを示すパターン図である。
ルブロックのレイアウトを示すパターン図である。
【００６０】図６に示すように、右から順にゲート配線
であるブロック選択信号線ＢＳ１、ＢＳ０、及びワード
線ＷＬ０〜ＷＬ７が配置されている。さらに、右から順
に配線Ｍ３であるブロック選択信号線ＢＳ１、ＢＳ０、
ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬが配置さ
れている。
であるブロック選択信号線ＢＳ１、ＢＳ０、及びワード
線ＷＬ０〜ＷＬ７が配置されている。さらに、右から順
に配線Ｍ３であるブロック選択信号線ＢＳ１、ＢＳ０、
ワード線ＷＬ０〜ＷＬ７、及びプレート線ＰＬが配置さ
れている。
【００６１】この図６より、ゲート配線の配線ピッチよ
りも、配線Ｍ３の配線ピッチの方が小さいことがわか
る。また、ゲート配線の分路配線である配線Ｍ３の配線
ピッチを、ゲート配線の配線ピッチよりも小さくするこ
とによって、配線Ｍ３にて形成されるプレート線ＰＬの
配線幅を太くすることができる。
りも、配線Ｍ３の配線ピッチの方が小さいことがわか
る。また、ゲート配線の分路配線である配線Ｍ３の配線
ピッチを、ゲート配線の配線ピッチよりも小さくするこ
とによって、配線Ｍ３にて形成されるプレート線ＰＬの
配線幅を太くすることができる。
【００６２】以上説明したようにこの第２の実施の形態
では、分路配線の配線ピッチをゲート配線の配線ピッチ
と変えることにより、ゲート配線に流れる電流値や、ゲ
ート配線の遅延に応じて分路配線の配線幅を調節でき
る。さらに、分路配線以外の配線を、配線層を増加する
ことなく、分路配線と同一の配線層内に配置できる。
では、分路配線の配線ピッチをゲート配線の配線ピッチ
と変えることにより、ゲート配線に流れる電流値や、ゲ
ート配線の遅延に応じて分路配線の配線幅を調節でき
る。さらに、分路配線以外の配線を、配線層を増加する
ことなく、分路配線と同一の配線層内に配置できる。
【００６３】［第３の実施の形態］次に、この発明の第
３の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。前記第１の実施の形態では第
３層目の配線Ｍ３にて分路配線を形成したが、この第３
の実施の形態では、第２層目の配線Ｍ２にて分路配線を
形成する例を示す。
３の実施の形態のＴＣ並列ユニット直列接続型強誘電体
メモリについて説明する。前記第１の実施の形態では第
３層目の配線Ｍ３にて分路配線を形成したが、この第３
の実施の形態では、第２層目の配線Ｍ２にて分路配線を
形成する例を示す。
【００６４】図７は、第３の実施の形態のＴＣ並列ユニ
ット直列接続型強誘電体メモリが有するメモリセルブロ
ックの断面図である。この図は、図１中の２Ａ−２Ａ線
に沿った断面を示している。
ット直列接続型強誘電体メモリが有するメモリセルブロ
ックの断面図である。この図は、図１中の２Ａ−２Ａ線
に沿った断面を示している。
【００６５】前記第１の実施の形態では、３つの配線層
のうちの最上層の配線Ｍ３をゲート配線と接続させて分
路配線に用いたが、この第３の実施の形態は、最上層の
配線層Ｍ３よりも１つ下の配線Ｍ２をゲート配線と接続
させて分路配線に用いる例である。
のうちの最上層の配線Ｍ３をゲート配線と接続させて分
路配線に用いたが、この第３の実施の形態は、最上層の
配線層Ｍ３よりも１つ下の配線Ｍ２をゲート配線と接続
させて分路配線に用いる例である。
【００６６】図７に示すように、半導体基板１１には、
前述と同様にソース及びドレイン領域１２が複数個形成
されている。これらソース及びドレイン領域１２間に
は、ゲート絶縁膜を介してセルトランジスタのワード線
ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロ
ック選択線ＢＳ０、ＢＳ１がそれぞれ形成されている。
ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１
の配線ピッチで配列されている。
前述と同様にソース及びドレイン領域１２が複数個形成
されている。これらソース及びドレイン領域１２間に
は、ゲート絶縁膜を介してセルトランジスタのワード線
ＷＬ０〜ＷＬ７、及びブロック選択トランジスタのブロ
ック選択線ＢＳ０、ＢＳ１がそれぞれ形成されている。
ワード線ＷＬ０〜ＷＬ７は、それぞれがほぼ同一の第１
の配線ピッチで配列されている。
【００６７】前記ワード配線ＷＬ０〜ＷＬ７上、及びブ
ロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配
線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介
して順に形成されている。
ロック選択信号線ＢＳ０、ＢＳ１上には、下から順に配
線Ｍ１、配線Ｍ２、及び配線Ｍ３が層間絶縁膜１３を介
して順に形成されている。
【００６８】前記ブロック選択信号線ＢＳ０、ＢＳ１及
びワード線ＷＬ０〜ＷＬ７と配線Ｍ１との間には、これ
らをそれぞれ接続するコンタクトプラグＰ５が形成され
ている。これらコンタクトプラグＰ５は、ワード線ＷＬ
０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直
上にそれぞれ形成されており、これらコンタクトプラグ
Ｐ５のそれぞれがほぼ同一の前記第１の配線ピッチで配
列されている。
びワード線ＷＬ０〜ＷＬ７と配線Ｍ１との間には、これ
らをそれぞれ接続するコンタクトプラグＰ５が形成され
ている。これらコンタクトプラグＰ５は、ワード線ＷＬ
０〜ＷＬ７及びブロック選択信号線ＢＳ０、ＢＳ１の直
上にそれぞれ形成されており、これらコンタクトプラグ
Ｐ５のそれぞれがほぼ同一の前記第１の配線ピッチで配
列されている。
【００６９】前記配線Ｍ１と配線Ｍ２との間には、これ
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ４に接続さ
れるコンタクトプラグＰ６は、ワード線ＷＬ４の上方で
ほぼ直上に形成されている。
らをそれぞれ接続するコンタクトプラグＰ６が形成され
ている。これらコンタクトプラグＰ６のうち、メモリセ
ルブロックの中央部に位置するワード線ＷＬ４に接続さ
れるコンタクトプラグＰ６は、ワード線ＷＬ４の上方で
ほぼ直上に形成されている。
【００７０】前記ワード線ＷＬ４の右側に形成されるコ
ンタクトプラグＰ６は、ワード線ＷＬ４に近づくよう
に、前記第１の配線ピッチと異なり、第１の配線ピッチ
よりも短い配線ピッチで形成されている。同様に、ワー
ド線ＷＬ４の左側に形成されるコンタクトプラグＰ６
は、ワード線ＷＬ４に近づくように、前記第１の配線ピ
ッチと異なり、第１の配線ピッチよりも短い配線ピッチ
で形成されている。そして、図７に示すように、これら
コンタクトプラグＰ６に接続された配線Ｍ２は、ワード
線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよ
りも短い第２の配線ピッチで配列されている。
ンタクトプラグＰ６は、ワード線ＷＬ４に近づくよう
に、前記第１の配線ピッチと異なり、第１の配線ピッチ
よりも短い配線ピッチで形成されている。同様に、ワー
ド線ＷＬ４の左側に形成されるコンタクトプラグＰ６
は、ワード線ＷＬ４に近づくように、前記第１の配線ピ
ッチと異なり、第１の配線ピッチよりも短い配線ピッチ
で形成されている。そして、図７に示すように、これら
コンタクトプラグＰ６に接続された配線Ｍ２は、ワード
線ＷＬ０〜ＷＬ７が配列された前記第１の配線ピッチよ
りも短い第２の配線ピッチで配列されている。
【００７１】以上のような構成により、ワード線（ゲー
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ２を用いて形成する
ことができる。
ト配線）ＷＬ０〜ＷＬ７の配線ピッチより短い配線ピッ
チで配列された分路配線を、配線Ｍ２を用いて形成する
ことができる。
【００７２】この第３の実施の形態では、第２層目に形
成される配線Ｍ２をゲート配線と平行にレイアウトす
る。さらに、配線Ｍ２がセルトランジスタ上を通過し、
複数のメモリセルブロックを通過するごとに、図７に示
すように、配線Ｍ２とゲート配線と接続させる。ゲート
配線と配線Ｍ２との間にある配線Ｍ１は、ゲート配線と
配線Ｍ２とを接続するための通過配線として用いてい
る。このような構成により、配線Ｍ２の配線ピッチ（配
線幅＋配線間隔）を、ゲート配線の配線ピッチと異なる
ものに変えることができる。ここでは、配線Ｍ２の配線
ピッチを、ゲート配線の配線ピッチよりも短いピッチに
変更した例を示した。これにより、分路配線Ｍ２の配線
幅の設定の自由度が高くなる。また、別の用途の配線を
形成するためのスペースを確保できる。
成される配線Ｍ２をゲート配線と平行にレイアウトす
る。さらに、配線Ｍ２がセルトランジスタ上を通過し、
複数のメモリセルブロックを通過するごとに、図７に示
すように、配線Ｍ２とゲート配線と接続させる。ゲート
配線と配線Ｍ２との間にある配線Ｍ１は、ゲート配線と
配線Ｍ２とを接続するための通過配線として用いてい
る。このような構成により、配線Ｍ２の配線ピッチ（配
線幅＋配線間隔）を、ゲート配線の配線ピッチと異なる
ものに変えることができる。ここでは、配線Ｍ２の配線
ピッチを、ゲート配線の配線ピッチよりも短いピッチに
変更した例を示した。これにより、分路配線Ｍ２の配線
幅の設定の自由度が高くなる。また、別の用途の配線を
形成するためのスペースを確保できる。
【００７３】また、配線Ｍ２の配線ピッチを変えること
によって、ブロック選択トランジスタを制御する制御回
路（図示せず）に接続される信号線ＭＢＳを、ブロック
選択信号線ＢＳ０とＢＳ１との間に配置することができ
る。
によって、ブロック選択トランジスタを制御する制御回
路（図示せず）に接続される信号線ＭＢＳを、ブロック
選択信号線ＢＳ０とＢＳ１との間に配置することができ
る。
【００７４】以上説明したようにこの第３の実施の形態
では、分路配線Ｍ２の配線ピッチをゲート配線の配線ピ
ッチと変えることにより、ゲート配線に流れる電流値
や、ゲート配線の信号遅延に応じて分路配線の配線幅を
調節できる。さらに、分路配線以外の配線を、配線層を
増加することなく、分路配線と同一の配線層内に配置で
きる。
では、分路配線Ｍ２の配線ピッチをゲート配線の配線ピ
ッチと変えることにより、ゲート配線に流れる電流値
や、ゲート配線の信号遅延に応じて分路配線の配線幅を
調節できる。さらに、分路配線以外の配線を、配線層を
増加することなく、分路配線と同一の配線層内に配置で
きる。
【００７５】また、前述した各実施の形態はそれぞれ、
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
単独で実施できるばかりでなく、適宜組み合わせて実施
することも可能である。
【００７６】さらに、前述した各実施の形態には種々の
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
段階の発明が含まれており、各実施の形態において開示
した複数の構成要件の適宜な組み合わせにより、種々の
段階の発明を抽出することも可能である。
【００７７】
【発明の効果】以上述べたようにこの発明によれば、Ｔ
Ｃ並列ユニット直列接続型強誘電体メモリにおいて、分
路配線の配線ピッチをゲート配線の配線ピッチと変える
ことにより、ゲート配線に流れる電流値や、ゲート配線
の信号遅延に応じて分路配線の配線幅を調節でき、さら
に分路配線以外の配線を配線層の増加無しに、分路配線
と同一の配線層内に配置できる半導体記憶装置を提供す
ることが可能である。
Ｃ並列ユニット直列接続型強誘電体メモリにおいて、分
路配線の配線ピッチをゲート配線の配線ピッチと変える
ことにより、ゲート配線に流れる電流値や、ゲート配線
の信号遅延に応じて分路配線の配線幅を調節でき、さら
に分路配線以外の配線を配線層の増加無しに、分路配線
と同一の配線層内に配置できる半導体記憶装置を提供す
ることが可能である。
【図１】この発明の第１の実施の形態のＴＣ並列ユニッ
ト直列接続型強誘電体メモリのメモリブロックのレイア
ウトを示すパターン図である。
ト直列接続型強誘電体メモリのメモリブロックのレイア
ウトを示すパターン図である。
【図２】（ａ）は図１に示した強誘電体メモリが有する
メモリセルブロックの２Ａ−２Ａ線に沿った断面図であ
り、（ｂ）は前記メモリセルブロックの２Ｂ−２Ｂ線に
沿った断面図である。
メモリセルブロックの２Ａ−２Ａ線に沿った断面図であ
り、（ｂ）は前記メモリセルブロックの２Ｂ−２Ｂ線に
沿った断面図である。
【図３】（ａ）は図１に示した強誘電体メモリが有する
メモリセルブロックのレイアウトの一部を示すパターン
図であり、（ｂ）は前記メモリセルブロックの第３の配
線Ｍ３のパターン図であり、（ｃ）は前記メモリセルブ
ロックのゲート配線（ワード線、ブロック選択信号線）
のパターン図である。
メモリセルブロックのレイアウトの一部を示すパターン
図であり、（ｂ）は前記メモリセルブロックの第３の配
線Ｍ３のパターン図であり、（ｃ）は前記メモリセルブ
ロックのゲート配線（ワード線、ブロック選択信号線）
のパターン図である。
【図４】（ａ）は図１に示した強誘電体メモリの４Ａ−
４Ａ線に沿ったメモリセルブロック間の断面図であり、
（ｂ）はプレート線を第１層目の配線Ｍ１にて形成した
場合のメモリセルブロック間の断面図である。
４Ａ線に沿ったメモリセルブロック間の断面図であり、
（ｂ）はプレート線を第１層目の配線Ｍ１にて形成した
場合のメモリセルブロック間の断面図である。
【図５】この発明の第２の実施の形態のＴＣ並列ユニッ
ト直列接続型強誘電体メモリが有するメモリセルブロッ
クの断面図である。
ト直列接続型強誘電体メモリが有するメモリセルブロッ
クの断面図である。
【図６】前記第２の実施の形態の強誘電体メモリが有す
るメモリセルブロックのレイアウトを示すパターン図で
ある。
るメモリセルブロックのレイアウトを示すパターン図で
ある。
【図７】この発明の第３の実施の形態のＴＣ並列ユニッ
ト直列接続型強誘電体メモリが有するメモリセルブロッ
クの断面図である。
ト直列接続型強誘電体メモリが有するメモリセルブロッ
クの断面図である。
【図８】（ａ）は従来のＴＣ並列ユニット直列接続型強
誘電体メモリセルブロックのメモリセルブロックの回路
図であり、（ｂ）は前記メモリセルブロックのレイアウ
トを示すパターン図である。
誘電体メモリセルブロックのメモリセルブロックの回路
図であり、（ｂ）は前記メモリセルブロックのレイアウ
トを示すパターン図である。
【図９】（ａ）は従来の他のＴＣ並列ユニット直列接続
型強誘電体メモリのメモリセルブロックの回路図であ
り、（ｂ）は従来の方法で分路配線を形成した場合の前
記メモリセルブロックの断面図である。
型強誘電体メモリのメモリセルブロックの回路図であ
り、（ｂ）は従来の方法で分路配線を形成した場合の前
記メモリセルブロックの断面図である。
１１…半導体基板
１２…ソース及びドレイン領域
１３…層間絶縁膜
ＢＬ、／ＢＬ…ビット線
ＢＳ０、ＢＳ１…ブロック選択信号線（ゲート配線）
Ｃ、Ｃ１、Ｃ２…強誘電体キャパシタ
Ｍ１…第１層目の配線
Ｍ２…第２層目の配線
Ｍ３…第３層目の配線
ＭＢＳ…信号線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５、Ｐ６、Ｐ７…コンタク
トプラグ ＰＬ、／ＰＬ…プレート線 ＷＬ０〜ＷＬ７…ワード線（ゲート配線）
トプラグ ＰＬ、／ＰＬ…プレート線 ＷＬ０〜ＷＬ７…ワード線（ゲート配線）
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高島 大三郎
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝マイクロエレクトロニクスセン
ター内
Ｆターム(参考） 5F083 FR01 GA02 KA02 LA16 LA19
MA06 MA16
Claims (16)
- 【請求項１】 セルトランジスタのソース、ドレインに
強誘電体キャパシタの両端をそれぞれ接続してユニット
セルを形成し、このユニットセルを複数個直列接続した
メモリセル群と、 前記メモリセル群のセルトランジスタのゲートに接続さ
れた複数のゲート配線と、 前記ゲート配線と異なる層に前記ゲート配線と平行に配
置され、それぞれ対応する前記ゲート配線に接続された
複数の分路配線とを具備し、 前記ゲート配線の配線幅と配線間隔との和が、前記分路
配線の配線幅と配線間隔との和と異なることを特徴とす
る半導体記憶装置。 - 【請求項２】 前記ゲート配線と異なる層にゲート配線
と平行に配置され、前記メモリセル群の一端に接続され
たプレート配線をさらに具備することを特徴とする請求
項１に記載の半導体記憶装置。 - 【請求項３】 セルトランジスタのソース、ドレインに
強誘電体キャパシタの両端をそれぞれ接続してユニット
セルを形成し、このユニットセルを複数個直列接続した
メモリセル群と、 前記メモリセル群の一端に、電流通路の一端が接続され
た選択トランジスタと、 前記選択トランジスタの電流通路の他端に接続されたビ
ット線と、 前記メモリセル群の他端に接続されたプレート配線と、 前記メモリセル群のセルトランジスタのゲートに接続さ
れた複数のゲート配線と、 前記ゲート配線と異なる層に前記ゲート配線と平行に配
置され、それぞれ対応する前記ゲート配線に接続された
複数の分路配線とを具備し、 前記ゲート配線の配線幅と配線間隔との和が、前記分路
配線の配線幅と配線間隔との和と異なることを特徴とす
る半導体記憶装置。 - 【請求項４】 前記プレート配線は、前記ゲート配線と
異なる層に前記ゲート配線と平行に配置されていること
を特徴とする請求項３に記載の半導体記憶装置。 - 【請求項５】 前記分路配線は、前記ゲート配線上に絶
縁膜を介して形成された多層配線のうちの所定層の配線
からなることを特徴とする請求項１乃至４のいずれか１
つに記載の半導体記憶装置。 - 【請求項６】 前記分路配線は、前記ゲート配線上に絶
縁膜を介して形成された多層配線のうち、前記ゲート配
線上の１層目の配線より上の所定層目の配線がある一定
距離ごとに前記ゲート配線に接続されてなることを特徴
とする請求項１乃至４のいずれか１つに記載の半導体記
憶装置。 - 【請求項７】 前記分路配線は、前記ゲート配線上に絶
縁膜を介して形成された多層配線のうち、最上層の配線
がある一定距離ごとに前記ゲート配線に接続されてなる
ことを特徴とする請求項１乃至４のいずれか１つに記載
の半導体記憶装置。 - 【請求項８】 前記分路配線の配線幅と配線間隔との和
は、前記ゲート配線の配線幅と配線間隔との和より小さ
いことを特徴とする請求項１乃至７のいずれか１つに記
載の半導体記憶装置。 - 【請求項９】 前記プレート配線の幅方向のパターン
は、前記ゲート配線上まで延伸していることを特徴とす
る請求項２または４に記載の半導体記憶装置。 - 【請求項１０】 前記複数の分路配線は、前記メモリセ
ル群の中心に集まるように配置されていることを特徴と
する請求項１乃至９のいずれか１つに記載の半導体記憶
装置。 - 【請求項１１】 前記複数の分路配線は、前記メモリセ
ル群の一端側に片寄って配置されていることを特徴とす
る請求項１乃至９のいずれか１つに記載の半導体記憶装
置。 - 【請求項１２】 前記分路配線の配線幅は、前記ゲート
配線の配線幅より大きいことを特徴とする請求項１乃至
１１のいずれか１つに記載の半導体記憶装置。 - 【請求項１３】 前記プレート配線の配線幅は、前記分
路配線の配線幅より大きいことを特徴とする請求項１２
に記載の半導体記憶装置。 - 【請求項１４】 前記選択トランジスタのゲートに接続
された選択ゲート配線上に、この選択ゲート配線とは異
なる層に前記選択ゲート配線と平行に配置され、前記選
択トランジスタを制御するための信号配線をさらに具備
することを特徴とする請求項３に記載の半導体記憶装
置。 - 【請求項１５】 セルトランジスタのソース、ドレイン
に強誘電体キャパシタの両端をそれぞれ接続してユニッ
トセルを形成し、このユニットセルを複数個直列接続し
たメモリセル群と、前記メモリセル群の一端が選択トラ
ンジスタを介してビット線に接続され、前記メモリセル
群の他端がプレート配線に接続されてメモリセルブロッ
クを構成し、これを複数個配置して構成されたメモリセ
ルアレイと、 前記メモリセルブロックごとにセルトランジスタのゲー
トに接続された複数のゲート配線と、 前記ゲート配線と異なる層に前記ゲート配線と平行に配
置され、前記メモリセルブロックごとにそれぞれ対応す
る前記ゲート配線に接続された複数の分路配線とを具備
し、 前記ゲート配線の配線幅と配線間隔との和が、前記分路
配線の配線幅と配線間隔との和と異なることを特徴とす
る半導体記憶装置。 - 【請求項１６】 前記分路配線の配線幅と配線間隔との
和が、前記ゲート配線の配線幅と配線間隔との和よりも
小さいことを特徴とする請求項１、３、１５のいずれか
１つに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097887A JP3577057B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002097887A JP3577057B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003298024A true JP2003298024A (ja) | 2003-10-17 |
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Family Applications (1)
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|---|---|---|---|
| JP2002097887A Expired - Fee Related JP3577057B2 (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
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| JP (1) | JP3577057B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702007B1 (ko) | 2005-01-14 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 신호라인 배치 방법 |
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| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| JP3971536B2 (ja) * | 1999-09-14 | 2007-09-05 | 松下電器産業株式会社 | 強誘電体メモリ装置 |
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- 2002-03-29 JP JP2002097887A patent/JP3577057B2/ja not_active Expired - Fee Related
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2003
- 2003-03-28 US US10/400,565 patent/US6816399B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100702007B1 (ko) | 2005-01-14 | 2007-03-30 | 삼성전자주식회사 | 반도체 메모리 장치 및 이의 신호라인 배치 방법 |
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| US6816399B2 (en) | 2004-11-09 |
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