JP3148976B2 - フラッシュメモリ素子及びその製造方法 - Google Patents

フラッシュメモリ素子及びその製造方法

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JP3148976B2
JP3148976B2 JP19825497A JP19825497A JP3148976B2 JP 3148976 B2 JP3148976 B2 JP 3148976B2 JP 19825497 A JP19825497 A JP 19825497A JP 19825497 A JP19825497 A JP 19825497A JP 3148976 B2 JP3148976 B2 JP 3148976B2
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エルジイ・セミコン・カンパニイ・リミテッド
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Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は、フラッシュメモリ
素子に関するもので、特に消去特性の改善及び素子の信
頼度の向上を図ることができるフラッシュメモリ素子及
びその製造方法に関するものである。
【０００２】
【従来の技術】一般に、メモリ素子は、ＲＯＭとＲＡＭ
とに区分される。ＲＯＭには、製造工程の途中でマスク
にあらかじめプログラムデータを入力してプログラムす
るマスクＲＯＭと、チップを製造して実装した後、電気
的にプログラムするＰＲＯＭがある。ＰＲＯＭは、再
度、紫外線を利用して入力データを消去することのでき
るＥＰＲＯＭと、電気的に入力データを消去することの
できるＥＥＰＲＯＭとに区分される。そして、ＥＰＲＯ
Ｍセルに消去ゲートを形成して電気的に入力データを消
去することのできる３層ゲート型フラッシュメモリ素子
に区分される。他に、フラッシュメモリ素子には、ソー
ス側に電界放出を行う２層ゲート型フラッシュメモリ素
子がある。
【０００３】以下、添付図面を参照して従来のフレッシ
ュメモリ素子を説明する。図１ａは従来のフラッシュメ
モリ素子の平面図であり、図１ｂは図１ａのＩ−Ｉ’線
上の断面構造図であり、図２ｃは図１ａのII−II’線上
の断面構造図であり、図２ｄは図１ａの回路構成図であ
る。従来のフラッシュメモリ素子は、図１に示すよう
に、ｐ型半導体基板１に高濃度ｎ型(n+)不純物イオンが
注入された埋込(buried)高濃度不純物領域２が一定間隔
で複数個形成されている。この埋込高濃度不純物領域２
と直交するように複数個の隔離酸化膜３が形成され、隔
離酸化膜３の側面に第１側壁スペーサ３ａが形成され、
隔離酸化膜３及び第１側壁スペーサ３ａを除いた半導体
基板１の表面にゲート酸化膜４が形成されている。高濃
度不純物領域２と一部分がオーバーラップされるように
領域２に沿って浮遊ゲート５ｂが形成されている。この
浮遊ゲートは図１ａに示すように、領域２に沿って所定
の間隔をあけて並べられている。この浮遊ゲート５ｂを
含む半導体基板１の全面に第１層間絶縁膜６が形成さ
れ、その上に浮遊ゲート５ｂより狭い幅を有する制御ゲ
ートライン７ａとその上のキャップ酸化膜８が隔離酸化
膜３の間に形成されている。キャップ酸化膜８と制御ゲ
ートライン７ａの側面には第２側壁スペーサ９が形成さ
れている。前記制御ゲートライン７ａの上側に絶縁層１
０を介して隣接する制御ゲートライン７ａにまたがるよ
うに消去ゲートライン１１が形成されている。１本の消
去ゲートライン１１ａは、消去ゲートライン１１ａに沿
って形成された浮遊ゲート５ｂの電子を消去できるよう
に構成されている。浮遊ゲート５ｂ、制御ゲート７ａ、
消去ゲート１１ａはいずれも多結晶シリコンで形成され
ている。
【０００４】このような従来のフラッシュメモリ素子の
等価回路を図２ｄに示す。図に示すように、３層からな
る多結晶シリコン５ｂ、７ａ、１１ａを用いたフラッシ
ュメモリのプログラム時には、ドレインとして作用する
一方の埋込高濃度不純物領域２に７Ｖを印加し、制御ゲ
ート７ａには１２Ｖを印加し、ソースとして作用する他
方の埋込高濃度不純物領域２（ドレインとして作用する
埋込高濃度不純物域２と隣接する埋込高濃度不純物領域
２）に０Ｖを印加すると、チャンネルのドレイン側の高
電界により生成されるチャンネルホットエレクトロンが
ゲート酸化膜４の電位障壁を超えて浮遊ゲート５ｂ内に
注入される。その結果、記憶素子のしきい値電圧が高く
なる。
【０００５】そして、消去時には、消去ゲート１１ａに
１２〜２４Ｖの高電圧を印加し、制御ゲート７ａ及び浮
遊ゲート５ｂには０Ｖを印加する。すると、図２ｃの
“Ａ”に示すように、隔離酸化膜３の上面に載るように
形成された浮遊ゲート５ｂの尖った形状により浮遊ゲー
ト５ｂと消去ゲート１１ａとの間に第２層間絶縁膜１０
を介して高電界が形成されて、浮遊ゲート５ｂから消去
ゲート１１ａの方に電子トンネリングが生ずる。この高
電界による電子トンネリングをファウラ−ノルドハイム
トンネリングという。すなわち、浮遊ゲート５ｂは電子
を無くし、記憶素子のしきい値電圧は低くなる。図２ｃ
の矢印は電子消去時の電子の移動方向を示す。
【０００６】上記のプログラム方式とプログラム消去方
式を利用して素子のしきい値電圧を制御してデータを維
持する。データを読み取るときには、制御ゲートに５
Ｖ、ドレインに１Ｖ、ソース及び消去ゲートに０Ｖを印
加して、蓄積されたデータに対応するしきい値電圧の差
に基づいてドレインに連結されたビット線の電位又は電
流変動をセンシングして、蓄積されたデータを読み取
る。
【０００７】このような従来のフラッシュメモリ素子の
製造方法を添付図面に基づき説明する。図３〜図５は図
１ａのＩ−Ｉ’線上の製造工程を示す断面図であり、図
６〜図９は図１ａのII−II’線上の製造工程を示す断面
図である。まず、図３ａ及び図６ａに示すように、ｐ型
半導体基板１に選択的に高濃度ｎ型(n+)不純物イオンを
注入してソース／ドレイン領域として使う埋込高濃度不
純物領域２を一定間隙に複数個形成し、高濃度不純物領
域２の形成された半導体基板１上に酸化膜を蒸着した
後、選択的にパターニング（フォトリソグラフィ工程＋
エッチング工程）して高濃度不純物領域２と交叉するよ
うに一定間隙に複数個の隔離酸化膜３を形成する。その
後、隔離酸化膜３の側面に第１側壁スペーサ３ａを形成
する。
【０００８】図３ｂ及び図６ｂに示すように、隔離酸化
膜３及び第１側壁スペーサ３ａが形成されていない半導
体基板１の表面にゲート酸化膜４を形成したのち、全面
に浮遊ゲートとして使うポリシリコン層５を蒸着する。
図３ｃ及び図６ｃに示すように、ポリシリコン層５上に
フォトレジストＰＲ１を蒸着し、露光及び現像工程で浮
遊ゲートラインを定めてフォトレジストＰＲ１をパター
ニングした後、パターニングされたフォトレジストＰＲ
１をマスクに用いたエッチング工程でポリシリコン層５
を選択的に除去して浮遊ゲートライン５ａを形成する。
浮遊ゲートライン５ａの一方の側はドレインとして作用
する高濃度不純物領域２と一定幅だけオーバーラップさ
せる。高濃度不純物領域２のうちソースとして作用する
高濃度不純物領域２を浮遊ゲートライン５ａからオフセ
ットさせる理由は、浮遊ゲートに対する消去の特性を向
上させ、選択性を維持させるためである。
【０００９】図４ｄ及び図７ｄに示すように、前記フォ
トレジストＰＲ１を除去し、浮遊ゲートライン５ａ、隔
離酸化膜３及び第１側壁スペーサ３ａを含む半導体基板
１の全面に第１層間絶縁膜６、制御ゲート用ポリシリコ
ン層７、キャップ酸化膜８、及びフォトレジストＰＲ２
を順次に形成する。その後、露光及び現像工程で制御ゲ
ートラインを定めてフォトレジストＰＲ２をパターニン
グする。図４ｅ及び図７ｅに示すように、前記パターニ
ングされたフォトレジストＰＲ２をマスクに用いたエッ
チング工程でキャップ酸化膜８、制御ゲート用ポリシリ
コン層７、及び第１層間絶縁膜６を選択的に除去して表
面にキャップ酸化膜８を有する制御ゲートライン７ａを
形成する。それぞれの制御ゲートライン７ａは隔離酸化
膜３と同じ方向に隔離酸化膜３間に形成され、制御ゲー
トライン７ａの両側のエッジ部は各隔離酸化膜３にオー
バーラップされる。
【００１０】図４ｆ及び図８ｆに示すように、前記フォ
トレジストＰＲ２を除去し、側壁形成用酸化膜を半導体
基板１の全面に蒸着した後、エッチバックしてキャップ
酸化膜８、制御ゲートライン７ａ、及び層間絶縁膜６の
側面に第２側壁スペーサ９を形成する。図５ｇ及び図８
ｇに示すように、第２側壁スペーサ９をマスクに用いた
エッチング工程で浮遊ゲートライン５ａをエッチングし
てそれぞれの素子用の浮遊ゲート５ｂを形成する。
【００１１】図５ｈ及び図９ｈに示すように、キャップ
酸化膜８及び第２側壁スペーサ９を含む半導体基板１の
全面に第２層間絶縁膜１０、消去ゲートとして使うポリ
シリコン層１１、及びフォトレジストＰＲ３を順次に形
成し、露光及び現像工程で消去ゲートラインの形成領域
にフォトレジストＰＲ３をパターニングする。このフォ
トレジストＰＲ３は、隣接する２本の制御ゲートライン
７ａにまたがって形成されるようにパターニングする。
図５ｉ及び図９ｉに示すように、パターニングされたフ
ォトレジストＰＲ３をマスクに用いたエッチング工程で
ポリシリコン層１１及び第２層間絶縁膜１０を選択的に
エッチングして、制御ゲートライン７ａと同一の方向
に、制御ゲートライン７ａの２ラインにまたがるように
オーバーラップさせて消去ゲートライン１１ａを形成
し、フォトレジストＰＲ３を除去して、従来のフラッシ
ュメモリを完成する。
【００１２】
【発明が解決しようとする課題】従来のフラッシュメモ
リ素子及びその製造方法においては、以下の問題点があ
った。第１に、ソース／ドレイン領域間のチャンネルが
制御ゲートラインと浮遊ゲートとに半分ずつ使用される
ため、高集積化及び高速動作の実現に不適である。第２
に、プログラム時に、チャンネルホットキャリヤを利用
するため、ゲート酸化膜が損傷してプログラムの回数に
制限がある。本発明は、上記の従来のフラッシュメモリ
素子及びその製造方法の問題点を解決するためのもの
で、その目的は、高速動作及び高集積化に適したフラッ
シュメモリ素子及びその製造方法を提供することであ
る。
【００１３】
【課題を解決するための手段】本発明のフラッシュメモ
リ素子は、半導体基板に一定間隙をあけて一方向に形成
される高濃度不純物領域と、高濃度不純物領域と交叉す
るように前記半導体基板上に形成される第１、第２隔離
領域と、第１、第２隔離領域及び高濃度不純物領域間に
形成される浮遊ゲートと、第１、第２隔離領域と同一の
方向の前記浮遊ゲート上に形成される制御ゲートライン
と、制御ゲートラインと交叉するように浮遊ゲートの上
側に形成される消去ゲートラインとを含む。
【００１４】上記の本発明のフラッシュメモリ素子の製
造方法は、半導体基板に一定間隙をあけて一方向に高濃
度不純物領域を形成する段階と、半導体基板の所定領域
に第１、第２絶縁膜及び側壁スペーサからなる隔離領域
を高濃度不純物領域と交叉するように一定間隙に形成す
る段階と、半導体基板の全面に第１導電層を形成し選択
的にパターニングして高濃度不純物領域間に浮遊ゲート
ラインを形成する段階と、浮遊ゲートラインを含む基板
の全面に第２導電層を形成し選択的にパターニングして
隔離領域の間に制御ゲートラインを形成する段階と、浮
遊ゲートラインのうち前記隔離領域の上層の前記浮遊ゲ
ートラインを選択的に除去してそれぞれの浮遊ゲートを
形成する段階と、隔離領域の第２絶縁膜を交互に除去す
る段階と、半導体基板の全面に第３導電層を形成し選択
的にパターニングして浮遊ゲート形成領域の上層面に制
御ゲートラインと交叉する消去ゲートラインを形成する
段階とを備える。
【００１５】
【発明の実施の形態】以下に、添付図面を参照して本発
明の１実施形態のフラッシュメモリ素子及びその製造方
法を説明する。図１０ａは本発明のフラッシュメモリ素
子の平面図であり、図１０ｂは図１０ａのＩ−Ｉ’線上
の断面構造図であり、図１１ｃは図１０ａのII−II’線
上の断面構造図であり、図１１ｄは図１０ａの回路構成
図である。本発明のフラッシュメモリ素子には、図に示
すように、半導体基板２０に一定間隙をあけて一方向に
複数の高濃度不純物領域２１が形成され、高濃度不純物
領域２１と交叉するように半導体基板２０上に第１、第
２隔離領域２５、２５ａが一定間隙に形成されている。
このように、本実施形態は隔離領域すなわち隔離酸化膜
を従来のように同じものとせず、２種類のものを交互に
配置してある。この第１、第２隔離領域２５、２５ａと
高濃度不純物領域２１とで形成される空間部分に浮遊ゲ
ート２７ａが形成されている。その周辺部は図示のよう
に第１、第２隔離領域、不純物領域に一部オーバラップ
されている。浮遊ゲート２７ａ上側にはあ第１、第２隔
離領域２５、２５ａの間を通るように制御ゲートライン
２９が形成されている。さらい、この制御ゲートライン
２９と交叉するとともに、浮遊ゲート２７ａの上側を通
る、浮遊ゲート２７ａより狭い幅の消去ゲートライン３
４が形成されている。
【００１６】前記第１隔離領域２５は、酸化膜で形成さ
れる第１絶縁膜２２と窒化膜で形成される第２絶縁膜２
３が順次に積層されその両側に第１側壁スペーサ２４が
形成された形状である。これに対して、前記第２隔離領
域２５ａは、第１隔離領域２５の第１絶縁膜２２と同じ
形状である第１絶縁膜２２と、消去ゲートライン３４の
上側から隔離領域に向かって降りている脚部の先端を広
げて適宜の厚さにの板状にした部分を第１絶縁膜の上に
載せ、その板状の部分を酸化膜３３でカバーした形状に
され、その両側側面に第１側壁スペーサ２４を形成させ
た形状である。すなわち、第１隔離領域２５のようにな
第２絶縁膜２３が形成されない形状である。そして、酸
化膜３３の表面までの高さは第１隔離領域２５と同じ高
さにされている。浮遊ゲート２７ａは従来と同様にその
第１隔離領域２５と第２隔離領域２５ａ側の端部をそれ
らの表面にオーバラップさせている。
【００１７】第１、第２隔離領域２５、２５ａ間の半導
体基板２０の表面にゲート酸化膜２６が形成されてい
る。浮遊ゲート２７ａは、ゲート酸化膜の２６上にあ
り、その高濃度不純物領域２１側の端部をその領域上に
オーバーラップさせて形成させてある。その端部と直交
する端部が第１隔離領域２５と第２隔離領域２５ａの表
面にオーバラップしているのは前記のとおりである。そ
して、浮遊ゲートの上側を通る制御ゲートライン２９は
浮遊ゲート２７ａより狭い幅に形成され、制御ゲートラ
イン２９と浮遊ゲート２７ａとの間には第１層間絶縁膜
２８が形成され、制御ゲートライン２９の上層にはキャ
ップ絶縁膜３０が形成されている。キャップ絶縁膜３
０、制御ゲートライン２９、及び第１層間絶縁膜２８の
側面に第２側壁スペーサ３１が形成されている。さら
に、キャップ絶縁膜３０の表面から第２側壁スペーサ３
１の面に沿って下がり、第１隔離領域２５の表面に達
し、その表面を通りその表面の反対側から同様に隣のキ
ャップ絶縁膜３０の表面までの延びている第２層間絶縁
膜３２が形成されている。一方、第２隔離領域２５ａ上
から浮遊ゲート２７ａの側面と第２側壁スペーサ３１の
側面に沿い、上に行くにしたがって薄くなっている第３
側壁スペーサ３２ａが形成される。
【００１８】上記本実施形態のフラッシュメモリ素子の
等価回路は、図１１ｄに示す。図に示すように、浮遊ゲ
ート２７ａと制御ゲート２９とはほぼ完全にオーバラッ
プされた状態である。プログラム時には、ドレインとし
て作用する一方の高濃度不純物領域２１及びソースとし
て作用する他方の高濃度不純物領域２１には０Ｖを印加
し、制御ゲートライン２９には０〜１２Ｖを、消去ゲー
トライン３４には−１２〜０Ｖを印加する。このとき、
図１１ｃに示す“Ｂ”部分に高電界が形成されて、ファ
ウラ−ノルドハイム・トンネリングが生じてプログラム
される。図の矢印“ａ”はこのときのプログラム時の電
子の移動方向を示す。すなわち、プログラム時に、浮遊
ゲート２７ａに電子が注入されて浮遊ゲート２７ａのし
きい値電圧が高くなる。
【００１９】そして、消去時には、ドレイン及びソース
として作用する高濃度不純物領域２１に０Ｖを印加し、
制御ゲートライン２９には−１２〜０Ｖを印加し、消去
ゲートライン３４には０〜１２Ｖを印加する。このと
き、図１１ｃに示す“Ｂ”部分の矢印“ｂ”の方向に浮
遊ゲート２７ａの電子が移動して浮遊ゲート２７ａのし
きい値電圧が低くなる。蓄積されたデータを読み取ると
きには、高濃度不純物領域２１のうち、ドレインとして
作用する高濃度不純物２１には１〜２Ｖを印加し、ソー
スとして作用する高濃度不純物領域２１と消去ゲート３
４には０Ｖを印加し、制御ゲートライン２９には２〜７
Ｖを印加して、蓄積されたデータに応ずるしきい値電圧
の差に基づいて、ドレインとして作用する高濃度不純物
領域２１に連結されたビット線の電位又は電流変動をセ
ンシングすることになる。
【００２０】このような本発明のフラッシュメモリ素子
の製造方法について説明する。図１２〜図１５は図１０
ａのＩ−Ｉ’線上の製造工程を示す断面図であり、図１
６〜図２０は図１０ａのII−II’線上の製造工程を示す
断面図である。まず、図１２ａ及び図１６ａに示すよう
に、半導体基板２０に素子隔離のためのフィールドトラ
ンジスタのしきい値電圧を高めるためのイオン注入工程
を実施する。図１２ｂ及び図１６ｂに示すように、半導
体基板２０に選択的に不純物イオンを注入してソース／
ドレイン領域として使う高濃度不純物領域２１を形成す
る。高濃度不純物領域２１を形成するために注入する不
純物イオンは高濃度ｎ型(n+)イオンであり、好ましくは
ヒ素（Ａｓ）イオンを注入する。そのヒ素イオンの注入
エネルギーは３０〜８０KeＶであり、さらに８５０〜９
５０℃の温度で熱処理する。
【００２１】図１２ｃ及び図１６ｃに示すように、前記
半導体基板２０の全面に第１絶縁膜２２と第２絶縁膜２
３を順次に形成した後、選択的にパターニング（フォト
リソグラフィ工程＋エッチング工程）して高濃度不純物
領域２１と交叉するように一定間隔に形成する。第１絶
縁膜２２は酸化膜で形成する。この酸化膜は、半導体基
板２０を熱酸化して形成するか、又は気相成長法（ＣＶ
Ｄ）を利用して蒸着する。第２絶縁膜２３は、第１絶縁
膜２２とエッチング選択比の異なる物質を使用して形成
し、好ましくは窒化膜で形成する。また、酸化膜と窒化
膜の形成の手順を変えて形成してもよい。
【００２２】図１３ｄ及び図１７ｄに示すように、第２
絶縁膜２３を含む半導体基板２０の全面に絶縁膜を蒸着
した後、エッチバックして第１絶縁膜２２及び第２絶縁
膜２３の側面に第１側壁スペーサ２４を形成する。この
第１絶縁膜２２、第２絶縁膜２３及び第１側壁スペーサ
２４は第１隔離領域２５を形成している。第１側壁スペ
ーサ２４は第２絶縁膜２３とエッチング選択比の異なる
物質を使用して形成する。すなわち、第２絶縁膜２３を
窒化膜で形成した場合には酸化膜を利用して形成し、酸
化膜で形成した場合には窒化膜で形成する。
【００２３】図１３ｅ及び図１７ｅに示すように、記憶
素子のしきい値電圧を高めるためのイオン注入工程を実
施する。図１３ｆ及び図１７ｆに示すように、第１隔離
領域２５間の露出された半導体基板２０の全面にゲート
酸化膜２６を形成する。その後、ゲート酸化膜２６を含
む半導体基板２０の全面に浮遊ゲート用ポリシリコン層
を形成した後、選択的にパターニング（フォトリソグラ
フィ工程＋エッチング工程）して、高濃度不純物領域２
１の間にこれらの方向と同一方向に浮遊ゲートライン２
７を形成する。このとき、浮遊ゲートライン２７の下に
ある部分以外のゲート絶縁膜２６を一緒にエッチングす
る。浮遊ゲートライン２７の図１３ｆで示す両側面はソ
ース／ドレインに使う高濃度不純物領域２１に一定の部
分がオーバーラップされるように形成する。すなわち、
図１１ｃ、ｄで説明したように、浮遊ゲート２７ａにプ
ログラムする際に、ソースとして作用する高濃度不純物
領域２１のチャンネルホットエレクトロンを用いて行わ
ずに、消去ゲート２３を用いた電子の注入により行うた
め、ソースとして使う高濃度不純物領域２１と浮遊ゲー
ト２７ａとの間にオフセット領域が必要ない。そのた
め、上記のように浮遊ゲートライン２７はその両側が高
濃度不純物領域２１とオーバーラップしている。
【００２４】図１４ｇ及び図１８ｇに示すように、浮遊
ゲートライン２７及び第１隔離領域２２を含む半導体基
板２０の全面に第１層間絶縁膜２８、制御ゲート用ポリ
シリコン層２９及びキャップ絶縁膜３０を順次に形成す
る。その後、キャップ絶縁膜３０、制御ゲート用ポリシ
リコン層２９及び第１層間絶縁膜２９を選択的にパター
ニングして複数個の制御ゲートライン２９を形成する。
制御ゲートライン２９は第１隔離領域２５と同一方向に
形成する。そして、その幅は浮遊ゲートライン２７の幅
より狭くする。前記キャップ絶縁膜３０を含む制御ライ
ン２９及び浮遊ゲートライン２７の全面に絶縁膜を形成
したのち、反応性イオンエッチング法（ＲＩＥ）を用い
たエッチバック工程で前記絶縁膜をエッチングして前記
キャップ絶縁膜３０、制御ゲートライン２９、及び第１
層間絶縁膜２８の側面に第２側壁スペーサ３１を形成す
る。
【００２５】図１４ｈ及び図１８ｈに示すように、キャ
ップ絶縁膜３０及び第２側壁スペーサ３１をマスクに用
いたエッチング工程で浮遊ゲートライン２７をエッチン
グして、浮遊ゲート２７ａをそれぞれ分離させる。この
浮遊ゲート２７ａの分離によって、その両側の第１隔離
領域２５の上層面である第２絶縁膜２３の上面を露出す
る。すなわち、浮遊ゲート２７ａの図１８ｈのようにそ
の両側面部分が両側の第１隔離領域２５の上にわずかに
載るようにする。図１４ｉ及び図１９ｉに示すように、
キャップ絶縁膜３０、第２側壁スペーサ３１及び第１隔
離領域２５の上層膜である窒化膜２３を含む基板の全面
に第２層間絶縁膜３２及びフォトレジストＰＲを蒸着し
た後、露光及び現像工程で交互に第１隔離領域２５の上
層の第２層間絶縁膜３２が露出されるように前記フォト
レジストＰＲをパターニングする。このときの第２層間
絶縁膜３２が露出された間隔、すなわちフォトレジスト
ＰＲの除去した間隔は前記第１隔離領域２５の幅より広
くする。
【００２６】図１５ｊ及び図１９ｊに示すように、パタ
ーニングされたフォトレジストＰＲをマスクに用いたエ
ッチバック工程で、露出された第２層間絶縁膜３２をエ
ッチングして第２側壁スペーサ３１から第２絶縁膜２３
の上にある浮遊ゲート２７ａの側面に延びる第３側壁ス
ペーサ３２ａを形成する。これにより、第２層間絶縁膜
３２は一方の第１隔離領域２５をマスキングし、他方の
第１隔離領域２５はその表面を露出させる。
【００２７】図１５ｋ及び図２０ｋに示すように、フォ
トレジストＰＲを除去した後、前記第２層間絶縁膜３２
でマスキングされずに、表面が露出された第１隔離領域
２５の第２絶縁膜２３を第３側壁スペーサ３２ａをマス
クに用いたエッチング工程で除去する。第１隔離領域２
５とは異なり、第１絶縁膜２２上に第２絶縁膜２３の無
い第２隔離領域２５ａを形成する。このとき、第２絶縁
膜２３を湿式エッチング法を使用して除去し、第２絶縁
膜２３にオーバーラップしていた浮遊ゲート２７ａの側
部の下層面を露出させる。
【００２８】図１５ｌ及び図２０ｌに示すように、露出
された浮遊ゲート２７ａの側部の下層面及び第１側壁ス
ペーサ２４の側面に酸化膜３３を形成する。その後、全
面に消去ゲート用ポリシリコン層を蒸着した後、選択的
にパターニングして、浮遊ゲート２７ａより狭い幅を有
する消去ゲートライン３４を制御ゲートライン２９と交
叉するように形成する。このとき、第２隔離領域２５ａ
の第１絶縁膜２２の上層にも消去ゲートライン３４が形
成される。すなわち、本実施形態は、第２隔離領域２５
ａの第１絶縁膜２２の上に形成された第２絶縁膜２３を
除去して、そこに消去ゲートライン３４として使うポリ
シリコンを形成して、浮遊ゲート２７ａに対するプログ
ラムと、消去時の電子の移動通路に利用する。
【００２９】
【発明の効果】本発明のフラッシュメモリ素子及びその
製造方法においては、以下の効果がある。第１に、チャ
ンネル領域を制御ゲートと浮遊ゲートの下層に形成した
ので、高速動作に有利である。第２に、プログラム時の
電子の移動方向と、プログラムの消去時の電子の移動方
向とが異なるため、プログラム可能回数を増加すること
ができる。すなわち、素子の寿命が長くなり、信頼度が
向上する。第３に、プログラム時、チャンネルホットエ
レクトロンによる電子の注入でなく、消去ゲートライン
を介した電子の注入を行うため、ゲート酸化膜の損傷を
防止することができる。第４に、消去ゲートが制御ゲー
トラインと直角に形成されるため、消去動作時、群毎の
消去だけでなく、単位素子ごとに消去することも可能と
なり、素子の性能を向上することができる。第５に、ソ
ースとして作用する高濃度不純物領域と浮遊ゲートとを
分離させる必要が無いため、素子を高集積化することが
できる。
【図面の簡単な説明】
【図１】 従来のフラッシュメモリ素子の平面図（ａ）
とａのＩ−Ｉ’線上の断面構造図（ｂ）。
【図２】 図１ａのII−II’線上の断面構造図（ｃ）と
図１ａの回路構成図。
【図３】 図１ａＩ−Ｉ’線上の製造工程を示す断面
図。
【図４】 図１ａＩ−Ｉ’線上の製造工程を示す断面
図。
【図５】 図１ａＩ−Ｉ’線上の製造工程を示す断面
図。
【図６】 図１ａのII−II’線上の製造工程を示す断面
図。
【図７】 図１ａのII−II’線上の製造工程を示す断面
図。
【図８】 図１ａのII−II’線上の製造工程を示す断面
図。
【図９】 図１ａのII−II’線上の製造工程を示す断面
図。
【図１０】 本発明のフラッシュメモリ素子の平面図
（ａ）とａのＩ−Ｉ’線上の断面構造図（ｂ）。
【図１１】 図１ａのII−II’線上の断面構造図（ｃ）
と図１ａの回路構成図（ｄ）。
【図１２】 図１１ａのＩ−Ｉ’線上の製造工程を示す
断面図。
【図１３】 図１１ａのＩ−Ｉ’線上の製造工程を示す
断面図。
【図１４】 図１１ａのＩ−Ｉ’線上の製造工程を示す
断面図。
【図１５】 図１１ａのＩ−Ｉ’線上の製造工程を示す
断面図。
【図１６】 図１１ａのII−II’線上の製造工程を示す
断面図。
【図１７】 図１１ａのII−II’線上の製造工程を示す
断面図。
【図１８】 図１１ａのII−II’線上の製造工程を示す
断面図。
【図１９】 図１１ａのII−II’線上の製造工程を示す
断面図。
【図２０】 図１１ａのII−II’線上の製造工程を示す
断面図。
【符号の説明】
２０ 半導体基板 ２１ 高濃度不純物領域 ２２ 第１絶縁膜 ２３ 第２絶縁膜 ２４ 第１側壁スペーサ ２５、２５ａ 第１、第２隔離領域 ２６ ゲート酸化膜 ２７ａ 浮遊ゲート ２８ 第１層間絶縁膜 ２９ 制御ゲートライン ３０ キャップ絶縁膜 ３１ 第２側壁スペーサ ３２ 第２層間絶縁膜 ３２ａ 第３側壁スペーサ ３３ 酸化膜 ３４ 消去ゲートライン
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ション・ヨル・キム 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・サンダン−ク・ヨンアム−ド ン・（番地なし）・セヨン ハンアルム アパートメント 106−101 (72)発明者 ヨン・グン・バク 大韓民国・チュンチョンブク−ド・チョ ンズ−シ・フンドク−ク・シンボン−ド ン・（番地なし）・ヅジン ベクロ ア パートメント103−705 (56)参考文献 特開 平４−25078（ＪＰ，Ａ) 米国特許5070032（ＵＳ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板に一定間隙をあけて一方向
    に形成される高濃度不純物領域と、 前記高濃度不純物領域と交叉するように前記半導体基板
    上に形成される第１隔離領域及びこの第１隔離領域と異
    なる構成の第２隔離領域と、 前記第１、第２隔離領域の間及び前記高濃度不純物領域
    の間に形成され、その両側部の一部が前記第１、第２隔
    離領域の側部表面に載っていると共に前記高濃度不純物
    領域上にオーバーラップしている浮遊ゲートと、 前記第１、第２隔離領域と同一方向で前記浮遊ゲート上
    に、前記第１、第２隔離領域間を通る形状に形成される
    制御ゲートラインと、 前記制御ゲートラインと交叉するように形成され、前記
    制御ゲートラインと前記浮遊ゲートの上に形成され、前
    記第１隔離領域上の層間絶縁膜と接触すると共に前記浮
    遊ゲートと絶縁膜を介して前記第２隔離領域と接触して
    いる消去ゲートラインと、 を備えることを特徴とするフラッシュメモリ素子。
  2. 【請求項２】 前記第１隔離領域は、前記半導体基板
    の所定の領域に酸化膜と窒化膜が順次に形成された形状
    で、かつ前記酸化膜と前記窒化膜の側面に側壁スペーサ
    が形成された形状に形成されることを特徴とする請求項
    １に記載のフラッシュメモリ素子。
  3. 【請求項３】 前記第２隔離領域は、前記第１隔離領
    域の形状の酸化膜と側壁スペーサだけで形成され、その
    酸化膜に消去ゲートラインの一部が接触していることを
    特徴とする請求項２に記載のフラッシュメモリ素子。
  4. 【請求項４】 半導体基板に一定間隔をあけて一方向
    に高濃度不純物領域を形成する段階と、 前記半導体基板の所定領域に第１、第２絶縁膜及び側壁
    スペーサからなる隔離領域を高濃度不純物領域と交叉す
    るように一定間隔に形成する段階と、 前記半導体基板の全面に第１導電層を形成し選択的にパ
    ターニングして前記高濃度不純物領域間に浮遊ゲートラ
    インをその側面が隔離領域表面に一部オーバラップする
    ように形成する段階と、 前記浮遊ゲートラインを含む基板の全面に第２導電層を
    形成し選択的にパターニングして前記隔離領域の間に制
    御ゲートラインを形成する段階と、 前記浮遊ゲートラインのうち前記隔離領域の上の前記浮
    遊ゲートラインを隔離領域の両側部の部分を残して、残
    した部分がそれぞれの隔離領域にオーバラップされるよ
    うに選択的に除去してそれぞれの浮遊ゲートを形成する
    段階と、 前記一つの隔離領域の隣の隔離領域というように交互の
    隔離領域の第２絶縁膜を除去する段階と、 第２絶縁膜を除去して露出した浮遊ゲートの面に酸化膜
    を形成する段階と、 前記半導体基板の全面に第３導電層を形成し選択的にパ
    ターニングして前記制御ゲートラインと交叉するととも
    に、前記浮遊ゲートの形成領域の上に、前記隔離領域中
    の第２絶縁膜を除去した隔離領域では第２絶縁膜の除去
    で露出し、絶縁膜を形成させた浮遊ゲートにその絶縁膜
    を介して接触するように消去ゲートラインを形成する段
    階と、 を備えることを特徴とするフラッシュメモリ素子の製造
    方法。
  5. 【請求項５】 前記隔離領域は、 前記半導体基板上に第１絶縁膜と第２絶縁膜を順次に形
    成した後、選択的にパターニングして高濃度不純物領域
    と交叉するように形成する段階と、 前記第１絶縁膜と前記第２絶縁膜の側面に側壁スペーサ
    を形成する段階と、 を備えることを特徴とする請求項４に記載のフラッシュ
    メモリ素子の製造方法。
  6. 【請求項６】 前記第１絶縁膜と第２絶縁膜は、エッ
    チング選択比が互いに異なる物質を使用して形成するこ
    とを特徴とする請求項５に記載のフラッシュメモリ素子
    の製造方法。
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