JP2004247581A - 不揮発性半導体記録装置およびその製造方法 - Google Patents
不揮発性半導体記録装置およびその製造方法 Download PDFInfo
- Publication number
- JP2004247581A JP2004247581A JP2003036871A JP2003036871A JP2004247581A JP 2004247581 A JP2004247581 A JP 2004247581A JP 2003036871 A JP2003036871 A JP 2003036871A JP 2003036871 A JP2003036871 A JP 2003036871A JP 2004247581 A JP2004247581 A JP 2004247581A
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- silicon
- silicon nitride
- nitride film
- containing gas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【解決手段】積層構造のゲート絶縁膜を基板側から順次、SiO2の第1絶縁層21、SiNの第2絶縁層22、SiNの第3絶縁層23とする。そして、第3絶縁層23の水素結合密度は第2絶縁層22より小さくする。主に電荷蓄積手段として機能する第2絶縁層の水素原子が拡散することを防止できるため、経時での記録保持特性が向上する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、MIS構造トランジスタのチャネル形成領域とゲート電極の間に位置するゲート絶縁膜に、電荷を捕獲して蓄積する電荷蓄積手段を有する不揮発性半導体記録装置とその製造方法に関する。
【0002】
【従来の技術】
不揮発性半導体記録装置は、MIS構造トランジスタのチャネル形成領域とゲート電極の間に位置するゲート絶縁膜の内部に電荷蓄積手段を有する。不揮発性半導体記録装置は、ホットキャリアの発生やトンネル現象などによって、電荷蓄積手段に電荷を注入または引き抜くことを基本動作とする。電荷蓄積手段に注入された電荷は、装置の電源を切った後でも保持される。このため、不揮発性半導体記録装置は、その電荷を情報として記録することができる。この情報記録機能は、絶縁膜中に蓄積された電荷が容易には拡散しない性質を利用している。
【0003】
不揮発性半導体記録装置は、電荷蓄積手段の相違から、FG(Floating Gate)型とMIOS(Metal Insulator Oxide Semiconductor)型に大別される。前者のFG型は、MIS構造トランジスタのゲート絶縁膜に導電性ポリシリコンなどのフローティングゲート電極が埋め込まれ、このフローティングゲート電極を電荷蓄積手段とする。一方、後者のMIOS型は、MIS構造トランジスタのゲート絶縁膜が積層構造であり、積層構造のうちシリコン窒化膜などの電荷を捕獲し蓄積できる絶縁層および積層構造の絶縁層との界面を電荷蓄積手段とする。
【0004】
FD型における導電性のフローティングゲート電極は、ゲート絶縁膜に埋め込まれ周囲を覆われている。このため、フローティングゲート電極に注入された電荷は、フローティングゲート電極とゲート絶縁膜との間のエネルギー障壁が大きいため、容易に拡散しない。一方、MIOS型の絶縁膜に捕捉された電荷は、絶縁膜中に蓄積されるのでエネルギー障壁が小さい。したがって、一般に、FD型はMIOS型より記録保持特性が優れる。
【0005】
しかしながら、FD型はフローティングゲート電極と基板のチャネル領域との間に部分的なリークが発生した場合、フローティングゲート電極が導電性を有するために、注入された電荷を容易に喪失してしまう。このため、チャネル領域とフローティングゲート電極との間に位置するゲート絶縁膜は十分なエネルギー障壁となり得るために、厚く形成する必要があり薄膜化が困難である。したがって、FD型はMIOS型よりも情報の書き込み電圧を低電圧化することが容易でなく、これに対応するために微細化することが困難である。
【0006】
近年、半導体装置は高集積化され、微細化が強く要求されている。不揮発性半導体記録装置も同様に微細化の要求が強く、MIOS型が注目されている。
【0007】
MIOS型はMIS構造トランジスタのゲート部の積層構造により、たとえば、MNOS(Metal Nitride Oxide Semiconductor)型とMONOS(Metal Oxide Nitride Oxide Semiconductor)型に分類される。
【0008】
MNOS型は、一般に、ゲート絶縁膜の積層構造として、チャネル領域側から順次、シリコン酸化膜の第1絶縁層と、シリコン窒化膜の第2絶縁層とを有する。第1絶縁層は、電荷を蓄積する際または蓄積された電荷が基板側へ拡散する際にエネルギー障壁となる。第2絶縁層は、主に電荷蓄積手段となると共に、蓄積された電荷がゲート電極へ拡散することを防止する。
【0009】
MONOS型は、一般に、MNOS型と同様にチャネル領域側から順次、シリコン酸化膜の第1絶縁層と、シリコン窒化膜の第2絶縁層とを有するが、さらに、シリコン酸化膜の第3絶縁層とを具備する。第1絶縁層は、MNOS型と同様に、電荷を蓄積する際または蓄積された電荷が基板側へ拡散する際にエネルギー障壁となる。第2絶縁層は、主に電荷蓄積手段となる。第3絶縁層は、蓄積された電荷がゲート電極へ拡散することを防止する。シリコン酸化膜は、シリコン窒化膜よりも絶縁性が優れ、電荷の拡散を防止する機能が好適である。このため、MONOS型は、電荷蓄積手段となる絶縁層と、ゲート電極へ電荷が拡散することを防止する絶縁層を分離している。一方、MNOS型はシリコン窒化膜の膜厚を厚く形成して、ゲート電極へ電荷が拡散することを防止する機能を具備させている。したがってMONOS型は、MNOS型よりもゲート絶縁膜の薄膜化が容易であり、微細化がより可能である。
【0010】
従来のMONOS型におけるゲート絶縁膜は、一般に、以下の製造方法により形成される。シリコン酸化膜の第1絶縁層は、たとえば、シリコンの基板を熱酸化により形成される。また、シリコン窒化膜の第2絶縁層は、たとえば、シリコン元素含有ガスと窒素元素含有ガスとを用いるCVD法により形成される。そして、シリコン酸化膜の第3絶縁層は、たとえば、シリコン元素含有ガスと酸素元素含有ガスとを用いるCVD法や、シリコン窒化膜の第2絶縁層を熱酸化して形成される。MNOS型はMONOS型と同様な製造方法で形成されるが、前述したようにシリコン酸化膜の第3絶縁層を形成せず、シリコン窒化膜の第2絶縁層の層厚を厚く形成して構成される。
【0011】
MIOS型は、前述したように、主にシリコン窒化膜の第2絶縁層に電荷を捕捉し蓄積する。電荷を捕捉する能力は、電荷トラップ密度によって表わすことができ、電荷トラップ密度が大きくなれば電荷をより多く捕捉することができる。この電荷トラップ密度は、シリコン窒化膜中に存在するダングリングボンド密度に影響されることが知られている。ダングリングボンドとは、たとえば、シリコン窒化膜中におけるシリコン元素の4つの結合手中で結合していない未結合手や、窒素元素の3つの結合手中で結合していない未結合手をいう。ダングリングボンド密度が大きいほど、自由電子の捕獲が容易となるため、電荷トラップ密度が大きくなり、また、電気伝導度が大きくなる。
【0012】
また、ダングリングボンド密度は、シリコン窒化膜の形成時に未反応で水素終端となる元素が多い場合に大きくなることが知られている。すなわち、シリコン窒化膜中のシリコン−水素(Si−H)結合密度と窒素−水素(N−H)結合密度の水素結合密度が大きいほど、ダングリングボンド密度が大きくなり、電荷トラップ密度が大きくなる。
【0013】
前述したようにMIOS型は記録保持特性などの信頼性がFG型と比べて不利である。従来において、信頼性向上のため、さまざまなMIOS型の不揮発性半導体記録装置が提案されている(たとえば、特許文献1)。
【0014】
【特許文献1】
特開2002−217317号公報(第2−7頁、図1、図3−6)
【0015】
【発明が解決しようとする課題】
しかしながら、従来のMIOS型は、記録保持特性の経時変化が発生していたため、十分ではなかった。
【0016】
MIOS型のMONOS型において、第3絶縁層は、シリコン酸化膜を用いていた。シリコン酸化膜は、絶縁性に優れるため第2絶縁層に蓄積された電荷の拡散を防止するためには好適であった。しかし、シリコン酸化膜を第3絶縁層に用いた場合、第2絶縁層を形成するシリコン窒化膜の水素結合密度が経時にて減少し、これに伴って電荷トラップ密度が低下して記録保持特性が劣化していた。このように、記録保持特性の経時変化は、MONOS型において第3絶縁層のシリコン酸化膜が第2絶縁層のシリコン窒化膜中に存在する水素元素の拡散防止に対して十分でないことに起因していた。
【0017】
また、MIOS型のMNOS型においては、前述したように、第2絶縁層を電荷拡散防止手段として十分に機能させるためには、第2絶縁層を厚く形成する必要があり、微細化が困難であった。
【0018】
したがって、本発明は、経時での記録保持特性または微細化に優れた不揮発性半導体記録装置およびその製造方法を提供することを目的とする。
【0019】
【課題を解決するための手段】
本発明は、基板と、前記基板のチャネル形成領域の上に位置し電荷を捕獲して蓄積する電荷蓄積手段を有する積層構造のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート電極の両側端部の前記基板に形成されソースおよびドレインとして機能するソースドレイン領域と、を具備する不揮発性半導体記録装置であって、前記積層構造のゲート絶縁膜は、第1絶縁層と、前記第1絶縁層の上に位置するシリコン窒化膜の第2絶縁層と、前記第2絶縁層の上に位置するシリコン窒化膜の第3絶縁層と、を有し、前記第3絶縁層のシリコン窒化膜の水素結合密度が前記第2絶縁層のシリコン窒化膜の水素結合密度よりも低い不揮発性半導体記録装置である。本発明によれば、第3絶縁層のシリコン窒化膜の水素結合密度が第2絶縁層のシリコン窒化膜の水素結合密度よりも低いため、第2絶縁層の水素元素の拡散が防止でき、また、第2絶縁層に捕捉され蓄積された電荷が拡散することを防止できる。
【0020】
本発明は、基板のチャネル形成領域の上に電荷を捕獲して蓄積する電荷蓄積手段を有する積層構造のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極の両側端部の前記基板にソースおよびドレインとして機能するソースドレイン領域を形成する工程と、を具備する不揮発性半導体記録装置の製造方法であって、前記積層構造のゲート絶縁膜を形成する工程は、第1絶縁層を形成する第1工程と、前記第1絶縁層の上に、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD法によりシリコン窒化膜の第2絶縁層を形成する第2工程と、前記第2絶縁層の上に、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD法によりシリコン窒化膜の第3絶縁層を形成する第3工程と、を有し、前記第3工程のシリコン元素含有ガスは前記第2工程に用いるシリコン元素含有ガスよりも水素元素の組成比が小さいものを用い、前記第3工程においてシリコン窒化膜を形成する際の基板温度は前記第2工程の基板温度よりも高くする不揮発性半導体記録装置の製造方法である。本発明によれば、第3工程で用いるシリコン元素含有ガスは第2工程で用いるシリコン元素含有ガスより水素元素の組成比が小さいため、第3絶縁層のシリコン窒化膜の水素結合密度は第2絶縁層のシリコン窒化膜の水素結合密度よりも低く形成できる。また、第3工程においてシリコン窒化膜を形成する際の基板温度が第2工程の基板温度よりも高いため、第3絶縁層のシリコン窒化膜の水素結合密度は第2絶縁層のシリコン窒化膜の水素結合密度よりもさらに低く形成できる。
【0021】
【発明の実施の形態】
以下、本発明の実施の形態について添付図面を参照して説明する。図1〜図4は本発明を実施する形態の一例であり、各工程で形成される半導体装置の概略断面図である。
【0022】
図1に、本実施形態に係るn型チャネル領域を有する不揮発性半導体記録装置の断面構造を示す。本実施形態に係る不揮発性半導体記録装置は、MIS構造トランジスタであり、p型導電性の基板11と、素子分離絶縁層12と、n型チャネル形成領域42と、n型導電性のソースドレイン領域41と、ゲート絶縁膜20と、ゲート電極31とを具備する。ゲート絶縁膜20は積層構造であり、第1絶縁層21と、第2絶縁層22と、第3絶縁層23と、を有する。
【0023】
p型導電性の基板11は、たとえばp型シリコン半導体基板、p型ウェルを有するシリコン半導体基板、p型シリコン半導体層を有するSOI(Silicon on Insulating substance)型基板などである。基板11は表面領域に素子分離絶縁層12を具備し、素子分離絶縁層12が形成されていない基板11の表面部分が素子を形成する活性領域となる。素子分離絶縁層12は、たとえばシリコン酸化膜を用いて形成される。チャネル形成領域42は、活性領域の基板11中に位置する。
【0024】
ゲート絶縁膜20は、基板11中のチャネル形成領域42の上に位置し、電荷を捕捉して蓄積する電荷蓄積手段を有する積層構造である。積層構造のゲート絶縁膜20は、チャネル形成領域42側から順次、第1絶縁層21、第2絶縁層22、第3絶縁層23を有する。
【0025】
第1絶縁層21は、第2絶縁層22に基板11側から電荷を蓄積する際または第2絶縁層22に蓄積された電荷が基板11側へ拡散する際に電位障壁となる。第1絶縁層21は、たとえばシリコン酸化膜を用いて形成される。第1絶縁層21の層厚は1nm〜8nm程度であり、本実施形態では2nm程度である。
【0026】
第2絶縁層22は、主に電荷蓄積手段を担い、電荷を捕捉し蓄積する。第2絶縁層22は、プールフランケル型の電気伝導特性を有する。第2絶縁層22はシリコン窒化膜を用いて形成される。第2絶縁層22の層厚は8nm〜20nm程度であり、本実施形態では16nm程度である。第2絶縁層22の水素結合密度は、たとえば、シリコン−水素(Si−H)結合密度は1018〜1022/cm3、窒素−水素(N−H)結合密度は1022〜1024/cm3が好ましい。本範囲を超える場合、書き込み耐久回数が劣る場合があり、また、本範囲を下回る場合、電荷を捕捉しにくくなる。
【0027】
第3絶縁層23は、第2絶縁層22とゲート電極31の間に位置し、第2絶縁層22により蓄積された電荷のゲート電極31への拡散を防止する。第3絶縁層23はシリコン窒化膜を用いて形成される。第3絶縁層23の層厚は、3nm〜10nm程度であり、本実施形態では4nm程度である。ここで、第3絶縁層23の水素結合密度は、第2絶縁層22の水素結合密度よりも小さい。第3絶縁層23の水素結合密度は電荷の拡散防止のために電気伝導度が小さいほど好ましい。このため、電気伝導度に影響がある水素結合密度は、たとえば、シリコン−水素(Si−H)結合密度が1019/cm3以下、窒素−水素(N−H)結合密度が1022/cm3以下とすることが好ましい。
【0028】
ゲート電極31は、ゲート絶縁膜20の上に形成されて導電性を有する。ゲート電極31は、たとえば、高濃度に不純物がドーピングされた多結晶シリコンを用いて形成される。ゲート電極31の層厚は、50nm〜200nm程度であり、本実施形態では100nm程度である。また、ゲート電極31のチャネル方向の長さ、すなわちゲート長は、0.3μm〜10μm程度であり、本実施形態では 1μm程度である。
【0029】
また、ゲート電極31,第3絶縁層23,第2絶縁層22の側面には、シリコン酸化膜のサイドウォール51が設けられている。
【0030】
ソースドレイン領域41は、基板11と逆導電型のn型導電性を有し、ゲート電極31の両側端部の基板11中に一対で形成され、ソースおよびドレインとして機能する。本実施形態のソースドレイン領域41は、LDD(LightlyDoped Drain)構造である。LDD構造のソースドレイン領域41は、低濃度の不純物領域、いわゆるLDD領域41aと、LDD領域41aよりも深い接合であり不純物濃度が高濃度である高濃度不純物拡散領域41bと、を有する。
【0031】
以下、本実施形態の不揮発性半導体記録装置の製造方法を、図1〜図4を参照しながら説明する。各図は、本実施形態に係る不揮発性半導体記録装置の製造工程における概略断面図である。
【0032】
本実施形態に係る不揮発性半導体記録装置の製造方法は、順次、素子分離絶縁層形成工程、ゲート絶縁膜形成工程、ゲート電極形成工程、ソースドレイン領域形成工程を実施する。ゲート絶縁膜形成工程は、順次、第1絶縁層形成工程、第2絶縁層形成工程、第3絶縁層形成工程を実施する。各工程について以下に説明する。
【0033】
図2(a)に示す素子分離絶縁層形成工程にて、基板11の上に素子分離絶縁層12を形成する。素子分離絶縁層12は、LOCOS(Local Oxidation of Silicon)法またはSTI(Shallow Trench Isolation)法などにより形成される。素子分離絶縁層12が形成されていない基板11の表面部分は、素子を形成する活性領域となる。また、必要に応じて、半導体記録装置のしきい値電圧を調整するための不純物ドーピングを、たとえばイオン注入法により行うことができる。
【0034】
次に、ゲート絶縁膜形成工程において、基板11中のチャネル形成領域42の上に電荷を捕捉し蓄積する電荷蓄積手段を有する積層構造のゲート絶縁膜20を形成する。ゲート絶縁膜形成工程は、順次、図2(b)に示す第1絶縁層形成工程、図2(c)に示す第2絶縁層形成工程、図3(d)に示す第3絶縁層形成工程を実施する。
【0035】
まず、図2(b)に示す第1絶縁層形成工程にて、基板11のチャネル形成領域にシリコン酸化膜の第1絶縁層21を形成する。第1絶縁層21であるシリコン酸化膜は、たとえば、短時間高温熱処理法(RTO法)によりO2またはN2Oを用いて形成される。ここで、基板温度は800〜1000℃が好ましく、本実施形態では1000℃とし、10秒程度の時間で実施をし、所定の層厚の第1絶縁層21とする。
【0036】
次に、図2(c)に示す第2絶縁層形成工程にて、第1絶縁層21の上に、シリコン窒化膜の第2絶縁層22を形成する。シリコン窒化膜の第2絶縁層22は、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD(Chemical Vapor Deposition)法により形成される。CVD法は、化学反応を用いて気相成膜して膜を堆積する方法である。第2絶縁層形成工程のシリコン元素含有ガスは、シランおよびその誘導体のガスが好適であり、たとえば、クロルシランSiHX1Cl4−X1(X1=2,3)、クロルジシランSi2HY1Cl6−Y1(Y1=2,3,4,5)などの塩化シラン類、その他、モノシランSiH4またはジシランSi2H6などのシラン類が好適である。シリコン元素含有ガスは、第2絶縁層22の所望な電荷トラップ密度や水素結合密度を得るため、任意に選択可能である。一般に、水素元素の組成比が大きい方が、水素結合密度が大きくなり、電荷トラップ密度が大きくなる。窒素元素含有ガスは、アンモニアNH3、ヒドラジンN2H4などの窒素化合物が好適である。本実施形態において、第2絶縁層22のシリコン窒化膜は、ジクロルシランSiH2Cl2とアンモニアNH3を用いて形成される。ここで、ジクロルシランとアンモニアの各流量は30〜150sccmの範囲とすることが好適であり、流量比は1とする。本実施形態では、ジクロルシランおよびアンモニアの流量は共に50sccmとする。また、圧力条件は、10〜30Paが好ましく、本実施形態では20Paの条件とする。また、基板温度は、600〜700℃とすることが好ましく、本実施形態では650℃とする。そして、所定時間経過後にCVD法によるシリコン窒化膜の堆積を停止して、所定の層厚の第2絶縁層22を形成する。
【0037】
次に、図3(d)に示す第3絶縁層形成工程にて、第2絶縁層22の上に、シリコン窒化膜の第3絶縁層23を形成する。シリコン窒化膜の第3絶縁層23は、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD法により形成される。第3絶縁層形成工程は、第2絶縁層形成工程に用いるシリコン元素含有ガスよりも水素元素の組成比が小さいシリコン元素含有ガスを用いる。第3絶縁層形成工程においてシリコン元素含有ガスは、シラン誘導体であり、たとえば、クロルシランSiHX2Cl4−X2(X2=1,2)、クロルジシランSi2HY2Cl6−Y2(Y2=1,2,3,4)またはテトラクロルシランSiCl4などの塩化シラン類が好適である。特に、本工程におけるシリコン元素含有ガスは、テトラクロルシランSiCl4が好適である。窒素元素含有ガスは、第2絶縁層22の場合と同様に、アンモニアNH3、ヒドラジンN2H4などの窒素化合物が好適である。本実施形態において、第3絶縁層23のシリコン窒化膜は、テトラクロルシランSiCl4とアンモニアNH3を用いて形成される。ここで、テトラクロルシランとアンモニアの流量は、30〜100sccmの範囲とすることが好適であり、流量比は1とする。本実施形態では、テトラクロルシランおよびアンモニアの流量は共に50sccmとする。また、圧力条件は、10〜30Paが好ましく、本実施形態では20Paの条件とする。また、基板温度は、650〜800℃とすることが好ましく、本実施形態では700℃とする。第3絶縁層形成工程における基板温度は、第2絶縁層形成工程よりも高い基板温度とする。そして、所定時間経過後にCVD法によるシリコン窒化膜の堆積を停止して、所定の層厚の第3絶縁層23を形成する。
【0038】
次に、図3(e)および図4(f)に示すゲート電極形成工程にて、ゲート絶縁膜20の上にゲート電極31を形成する。図3(e)に示すように、ゲート電極31は、ゲート絶縁膜20の第3絶縁層23の上に高濃度不純物がドーピングされた多結晶シリコンを用いて形成される。ゲート電極31となる多結晶シリコンは、たとえば、モノシランSiH4,ジクロルシランSiCl2H2,テトラクロルシランSiCl4などのシリコン元素含有ガスを原料としたCVD法、または、多結晶シリコンをターゲットとしたスパッタリング法を用いる。本実施形態は、基板温度を650℃とし、CVD法により多結晶シリコンを所定の層厚で形成する。また、必要に応じて、多結晶シリコン上に、金属、高融点金属、その金属シリサイドを含む合金などを積層する。この場合は、銅Cu,アルミニウムAl,金Au,タングステンW,チタンTi,タングステンシリサイドWSi2,タンタルシリサイドTaSi2,チタンナイトライドTiNなどを用いる。
【0039】
そして、図4(f)に示すように、たとえば、レジストマスクを形成後、RIE(Reactive Ion Etching)法によってゲート電極31および第3絶縁層23,第2絶縁層22を一括してパターニングし、所定のゲート長とする。
【0040】
次に、図4(g)および図1に示すソースドレイン領域形成工程にて、ゲート電極31の両側端部の基板11中にソースドレイン領域41を一対で形成する。ソースドレイン領域41は、n−型導電性のLDD領域7aとn+型導電性の高濃度不純物拡散領域7bからなるLDD構造を有する。まず、図4(g)に示すように、ゲート電極31の両側端部の基板11中にLDD領域41aを形成する。LDD領域41aは、たとえば、ゲート電極31および第3絶縁層23,第2絶縁層22を自己整合マスクとし、また、第1絶縁層21をスルー膜として、活性領域の表面にn型不純物を低濃度でイオン注入し形成する。このイオン注入では、たとえば砒素Asイオンを1×1013cm−2のドーズ量、加速電圧を35keVの条件でドーピングする。その後、ゲート電極31,第3絶縁層23,第2絶縁層22の側面にサイドウォール51を形成する。サイドウォール51は、CVD法により、基板11の全面にSiO2膜を100nm程度堆積し、これをRIE法によりエッチバックして形成する。
【0041】
そして、図1に示すように、ゲート電極31の両側端部の基板11中に高濃度不純物拡散領域41bを形成する。高濃度不純物拡散領域41bは、n型不純物をLDD領域41aより高濃度でイオン注入して形成される。イオン注入は、たとえば、ゲート電極31、第3絶縁層23,第2絶縁層22およびサイドウォール51を自己整合マスクとし、砒素Asイオンを1×1015cm−2のドーズ量、加速電圧を25keVの条件でドーピングし行われる。そして、950℃にてアニールすることにより、イオン注入された砒素Asが拡散し、LDD構造のソースドレイン領域41が形成される。その後、層間絶縁膜(図示なし)およびソースドレイン領域41のそれぞれに接続する配線層(図示なし)の形成などを行って、本実施形態の不揮発性半導体記録装置とする。
【0042】
以下に、本実施形態の不揮発性半導体記録装置およびその製造方法の効果について説明する。
【0043】
本実施形態に係る不揮発性半導体記録装置によれば、シリコン酸化膜を第3絶縁層23に用いたことを除いて本実施形態と同様な従来例と比べて、経時の記録保持特性を向上させることができる。
【0044】
これは、本実施形態において、従来のシリコン酸化膜の第3絶縁層23と異なり、シリコン窒化膜を用いたことに起因する。水素の拡散係数は、シリコン酸化膜が7×10−6cm2/sであり、シリコン窒化膜が5×10−15cm2/sである。このようにシリコン窒化膜は、シリコン酸化膜よりも水素元素の拡散係数が小さい。このため、第2絶縁層22の水素元素の拡散を向上することができ、経時の記録保持特性が向上する。
【0045】
また、本実施形態の第3絶縁層23のシリコン窒化膜は、図5に示すように、第2絶縁層22よりも水素結合密度が小さい。つまり、本実施形態の第3絶縁層23は、ダングリングボンドが少なく、電荷トラップ密度が小さい。このため、第2絶縁層22で捕捉された電荷がゲート電極31へ拡散することが困難となる。そして、本実施形態の第3絶縁層23は、シリコン−水素(Si−H)結合よりも結合エネルギーが大きい結合を多く含む。このため、第2絶縁層22の水素元素は、第3絶縁層23のシリコン窒化膜へ拡散することが困難となる。したがって、本実施形態の不揮発性半導体記録装置のように、第3絶縁層23にシリコン窒化膜を用い、シリコン窒化膜の水素結合密度が第2絶縁層22より第3絶縁層23を小さくすることで、第2絶縁層22中の電荷および水素の拡散防止を向上でき、結果として経時での記録保持特性を向上できる。さらに、第3絶縁層23により電荷および水素の拡散防止を向上できるため、従来のMNOS型より薄膜化が可能となり微細化できる。なお、図5中、水素結合密度は、FT−IRを用いて測定した数値である。
【0046】
本実施形態に係る製造方法によれば、従来のシリコン酸化膜の第3絶縁層23を用いた場合と比べて、経時の記録保持特性を向上できる不揮発性半導体記録装置を製造できる。本実施形態の製造方法において、第2絶縁層22および第3絶縁層23のシリコン窒化膜は、異なるシリコン元素含有ガスを用いている。本実施形態の製造方法においては、第2絶縁層22はジクロルシランを用い、また、第3絶縁層23はテトラクロルシランを用いてCVD法により形成している。テトラクロルシランはジクロルシランより水素元素の組成比が小さく、よって、シリコン−水素(Si−H)結合が少ない。このため、第3絶縁層23のシリコン窒化膜は、第2絶縁層22の場合よりも水素結合密度よりも小さい。
【0047】
また、テトラクロルシランはシリコン−水素(Si−H)結合を含まない。このため、テトラクロルシランは、他のシリコン元素含有ガスよりも、水素結合密度を小さく形成できる。したがって、テトラクロルシランは、第3絶縁層形成工程にて、より好適なシリコン元素含有ガスとして用いることができる。
【0048】
また、第3絶縁層23は、第2絶縁層22よりも基板温度が高い条件でCVD法により形成されている。基板温度が高い場合、シリコン元素含有ガスと窒素元素含有ガスの分解が促進されるため、反応性が向上し未反応が抑制できる。このため、第3絶縁層23のシリコン窒化膜は第2絶縁層22よりも水素結合密度よりも小さい。
【0049】
したがって、本実施形態の製造方法のように、シリコン元素含有ガスの水素元素の組成比は第2絶縁層形成工程よりも第3絶縁層形成工程の方を小さく、また、基板温度が第2絶縁層形成工程よりも第3絶縁層形成工程の方を高くすることで、経時の記録保持特性を向上でき、また、微細化が可能な不揮発性半導体記録装置を製造できる。
【0050】
なお、本発明の実施に際しては、上記した実施の形態に限定されるものではなく、種々の変形形態を採用することできる。
【0051】
たとえば、ゲート絶縁膜20は4層以上であってもよく、少なくとも、シリコン窒化膜の第3絶縁層23と、第3絶縁層23よりの水素結合密度よりも小さいシリコン窒化膜の第2絶縁層22を具備する。
【0052】
また、第1絶縁層21は、シリコン酸化膜に限定されず、たとえば、窒化シリコンSiNx,酸化窒化シリコンSiNxOy,酸化アルミニウムAl2O3,酸化タンタルTa2O5,酸化ジルコニウムZrO2,酸化ハフニウムHfO2などのいずれかの材料から形成することができる。
【0053】
【発明の効果】
本発明によれば、経時での記録保持特性または微細化に優れた不揮発性半導体記録装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図1】図1は本発明の実施形態に係る不揮発性半導体装置およびその製造方法における製造工程を示す概略断面図である。
【図2】図2は本発明の実施形態に係る不揮発性半導体装置の製造工程を示す。
【図3】図3は本発明の実施形態に係る不揮発性半導体装置の製造工程を示す。
【図4】図4は本発明の実施形態に係る不揮発性半導体装置の製造工程を示す。
【図5】図5は本発明の実施形態に係る不揮発性半導体装置の水素結合密度を示す図である。
【符号の説明】
11…基板、12…素子分離絶縁層、20…ゲート絶縁膜、21…第1絶縁層、22…第2絶縁層、23…第3絶縁層、31…ゲート電極、41…ソースドレイン領域、42…チャネル形成領域、51…サイドウォール
Claims (5)
- 基板と、前記基板のチャネル形成領域の上に位置し電荷を捕獲して蓄積する電荷蓄積手段を有する積層構造のゲート絶縁膜と、前記ゲート絶縁膜の上に設けられたゲート電極と、前記ゲート電極の両側端部の前記基板に形成されソースおよびドレインとして機能するソースドレイン領域と、を具備する不揮発性半導体記録装置であって、
前記積層構造のゲート絶縁膜は、
第1絶縁層と、
前記第1絶縁層の上に位置するシリコン窒化膜の第2絶縁層と、
前記第2絶縁層の上に位置するシリコン窒化膜の第3絶縁層と、
を有し、
前記第3絶縁層のシリコン窒化膜の水素結合密度が前記第2絶縁層のシリコン窒化膜の水素結合密度よりも低い
不揮発性半導体記録装置。 - 前記第2絶縁層のシリコン窒化膜の水素結合密度について、シリコン−水素結合密度が1018〜1022/cm3であり、窒素−水素結合密度が1022〜1024/cm3である
請求項1記載の不揮発性半導体記録装置。 - 前記第3絶縁層のシリコン窒化膜の水素結合密度について、シリコン−水素結合密度は1019/cm3以下であり、窒素−水素結合密度は1022/cm3以下である
請求項1記載の不揮発性半導体記録装置。 - 基板のチャネル形成領域の上に電荷を捕獲して蓄積する電荷蓄積手段を有する積層構造のゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にゲート電極を形成する工程と、前記ゲート電極の両側端部の前記基板にソースおよびドレインとして機能するソースドレイン領域を形成する工程と、を具備する不揮発性半導体記録装置の製造方法であって、
前記積層構造のゲート絶縁膜を形成する工程は、
第1絶縁層を形成する第1工程と、
前記第1絶縁層の上に、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD法によりシリコン窒化膜の第2絶縁層を形成する第2工程と、
前記第2絶縁層の上に、シリコン元素含有ガスと窒素元素含有ガスとを原料に用いたCVD法によりシリコン窒化膜の第3絶縁層を形成する第3工程と、
を有し、
前記第3工程のシリコン元素含有ガスは前記第2工程に用いるシリコン元素含有ガスよりも水素元素の組成比が小さいものを用い、
前記第3工程においてシリコン窒化膜を形成する際の基板温度は前記第2工程の基板温度よりも高くする
不揮発性半導体記録装置の製造方法。 - 前記第2工程のシリコン元素含有ガスが、クロルシランSiHX1Cl4−X1(X1=2,3)、クロルジシランSi2HY1Cl6−Y1(Y1=2,3,4,5)、モノシランSiH4またはジシランSi2H6の少なくともいずれか1つであり、
前記第3工程のシリコン元素含有ガスが、クロルシランSiHX2Cl4−X2(X1>X2,X2=1,2)、クロルジシランSi2HY2Cl6−Y2(Y1>Y2,Y2=1,2,3,4)またはテトラクロルシランSiCl4の少なくともいずれか1つである
請求項4に記載の不揮発性半導体記録装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003036871A JP2004247581A (ja) | 2003-02-14 | 2003-02-14 | 不揮発性半導体記録装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003036871A JP2004247581A (ja) | 2003-02-14 | 2003-02-14 | 不揮発性半導体記録装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004247581A true JP2004247581A (ja) | 2004-09-02 |
Family
ID=33021843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003036871A Pending JP2004247581A (ja) | 2003-02-14 | 2003-02-14 | 不揮発性半導体記録装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2004247581A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007173398A (ja) * | 2005-12-20 | 2007-07-05 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2008205392A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| WO2008117798A1 (ja) * | 2007-03-26 | 2008-10-02 | Tokyo Electron Limited | 窒化珪素膜の形成方法、不揮発性半導体メモリ装置の製造方法、不揮発性半導体メモリ装置およびプラズマ処理装置 |
| WO2008123264A1 (en) * | 2007-03-23 | 2008-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2009076885A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2009188092A (ja) * | 2008-02-05 | 2009-08-20 | Nec Corp | メモリー素子およびその製造方法 |
| US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
| CN114628411A (zh) * | 2022-03-21 | 2022-06-14 | 京东方科技集团股份有限公司 | 显示基板 |
-
2003
- 2003-02-14 JP JP2003036871A patent/JP2004247581A/ja active Pending
Cited By (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7598559B2 (en) | 2005-03-04 | 2009-10-06 | Sharp Kabushiki Kaisha | Semiconductor storage device, manufacturing method therefor, and portable electronic equipment |
| JP2007173398A (ja) * | 2005-12-20 | 2007-07-05 | Sharp Corp | 半導体記憶装置およびその製造方法 |
| JP2008205392A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US8350313B2 (en) | 2007-03-23 | 2013-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory transistor |
| TWI485859B (zh) * | 2007-03-23 | 2015-05-21 | 半導體能源研究所股份有限公司 | 半導體裝置和其製造方法 |
| WO2008123264A1 (en) * | 2007-03-23 | 2008-10-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP2008270766A (ja) * | 2007-03-23 | 2008-11-06 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR101402103B1 (ko) * | 2007-03-23 | 2014-06-02 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| KR101402102B1 (ko) * | 2007-03-23 | 2014-05-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제작 방법 |
| JP2013225691A (ja) * | 2007-03-23 | 2013-10-31 | Semiconductor Energy Lab Co Ltd | 半導体装置、及び、半導体装置の作製方法 |
| US7851296B2 (en) | 2007-03-23 | 2010-12-14 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile semiconductor memory device |
| CN102522430A (zh) * | 2007-03-23 | 2012-06-27 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| CN101652843B (zh) * | 2007-03-26 | 2011-07-20 | 东京毅力科创株式会社 | 氮化硅膜的形成方法、非易失性半导体存储装置的制造方法、非易失性半导体存储装置和等离子体处理装置 |
| US8318614B2 (en) | 2007-03-26 | 2012-11-27 | Tokyo Electron Limited | Method for forming silicon nitride film, method for manufacturing nonvolatile semiconductor memory device, nonvolatile semiconductor memory device and plasma apparatus |
| JPWO2008117798A1 (ja) * | 2007-03-26 | 2010-07-15 | 東京エレクトロン株式会社 | 窒化珪素膜の形成方法、不揮発性半導体メモリ装置の製造方法、不揮発性半導体メモリ装置およびプラズマ処理装置 |
| WO2008117798A1 (ja) * | 2007-03-26 | 2008-10-02 | Tokyo Electron Limited | 窒化珪素膜の形成方法、不揮発性半導体メモリ装置の製造方法、不揮発性半導体メモリ装置およびプラズマ処理装置 |
| JP2009076885A (ja) * | 2007-08-31 | 2009-04-09 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| KR101531543B1 (ko) * | 2007-08-31 | 2015-06-25 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 및 그 제조방법 |
| JP2009188092A (ja) * | 2008-02-05 | 2009-08-20 | Nec Corp | メモリー素子およびその製造方法 |
| CN114628411A (zh) * | 2022-03-21 | 2022-06-14 | 京东方科技集团股份有限公司 | 显示基板 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7042054B1 (en) | SONOS structure including a deuterated oxide-silicon interface and method for making the same | |
| JP3637332B2 (ja) | 半導体装置及びその製造方法 | |
| CN101523613B (zh) | 非易失性电荷俘获存储器件的氘化薄膜封装结构 | |
| KR101947363B1 (ko) | Cmos 프로세스 흐름을 이용하여 전하-트랩핑 게이트 스택을 제조하는 방법 | |
| US9553175B2 (en) | SONOS type stacks for nonvolatile charge trap memory devices and methods to form the same | |
| US10002878B2 (en) | Complementary SONOS integration into CMOS flow | |
| US9018693B2 (en) | Deuterated film encapsulation of nonvolatile charge trap memory device | |
| TW201924028A (zh) | 具有高介電常數金屬閘極的埋藏sonos及其之製造方法 | |
| TW200419633A (en) | Manufacturing method of semiconductor device | |
| CN104769724B (zh) | 具有多个电荷存储层的存储器晶体管 | |
| JP4609980B2 (ja) | フラッシュメモリ素子の製造方法 | |
| JP2004247581A (ja) | 不揮発性半導体記録装置およびその製造方法 | |
| JP2009170660A (ja) | 半導体記憶装置およびその製造方法 | |
| US10157932B2 (en) | Semiconductor device and production method thereof | |
| JP2004221448A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| US20160064226A1 (en) | Method of manufacturing semiconductor device | |
| US20070173023A1 (en) | Semiconductor device manufacturing method | |
| JP2008078376A (ja) | 半導体記憶装置 | |
| JPH061839B2 (ja) | 不揮発性記憶装置の製造方法 | |
| JP2009016688A (ja) | 半導体装置の製造方法 | |
| US20230389307A1 (en) | Semiconductor device and manufacturing method of semiconductor device | |
| JP2011210999A (ja) | 半導体装置及びその製造方法 | |
| TW457570B (en) | Self-aligned process for stack gate radio frequency transistor | |
| JP2007235043A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051017 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20081212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090225 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20090324 |