JP2004363625A

JP2004363625A - 半導体装置

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Publication number: JP2004363625A
Application number: JP2004232866A
Authority: JP
Inventors: Jun Koyama; 潤小山; Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-03-27
Filing date: 2004-08-10
Publication date: 2004-12-24
Anticipated expiration: 2024-08-10
Also published as: JPH11338439A; JP4198477B2; US8054270B2; JP2015146420A; JP2003308038A; US20080122773A1; JP2012014183A; JP2014002396A; US20120140136A1; US20040196240A1; US8629823B2; JP5933776B2; US7315296B2; US8373631B2; US20140191934A1; JP2016213863A; US6549184B1; DE19913920A1; US9262978B2; JP2003308052A

Abstract

【課題】画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体装置を提供する。
【解決手段】Ｎチャネル型ＴＦＴと複数のＰチャネル型ＴＦＴとを有するインバータ回路を有し、前記複数のＰチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする。また、前記複数のＰチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする。また、Ｐチャネル型ＴＦＴと複数のＮチャネル型ＴＦＴとを有するインバータ回路を有し、前記複数のＮチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする。また、前記複数のＮチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする。
【選択図】図４

Description

本発明は、アクティブマトリクス型の半導体表示装置の駆動回路に関する。また、その駆動回路を備えた半導体表示装置に関する。

最近安価なガラス基板上に半導体薄膜を形成した半導体装置、例えば薄膜トランジスタ（ＴＦＴ）を作製する技術が急速に発達してきている。その理由は、アクティブマトリクス型半導体表示装置（特にアクティブマトリクス型液晶表示装置）の需要が高まってきたことによる。

アクティブマトリクス型液晶表示装置は、マトリクス状に配置された数十〜数百万個もの画素領域にそれぞれＴＦＴが配置され、各画素電極に出入りする電荷をＴＦＴのスイッチング機能により制御するものである。

その中でも、表示装置の高精細化、高画質化に伴い、デジタルビデオデータをそのまま処理できるデジタル駆動回路を備えたアクティブマトリクス型液晶表示装置が注目されてきている。

デジタル駆動回路を有する半導体表示装置においては、ソース信号線側駆動回路では、外部から供給されるデジタルビデオデータは、シフトレジスタからのタイミング信号に基づいてラッチ回路等に順次短期間保持され、アナログ信号（階調電圧）に変換された後、対応する画素ＴＦＴに供給される。デジタル駆動回路を用いると、１ライン分の画素ＴＦＴが一斉に駆動される、いわゆる線順次駆動が可能となる。

デジタル駆動回路においては、シフトレジスタからのタイミング信号に基づいて、ラッチ回路やＤ／Ａ変換回路等の動作タイミングが決定される。シフトレジスタからタイミング信号が供給される信号線には、負荷容量の大きな数多くの回路や素子が接続されている。そのため、シフトレジスタからのタイミング信号は、途中で”鈍り”を生じることがあり、この対策の一つとして、シフトレジスタからのタイミング信号をバッファ回路等を通すことによって、”鈍り”をなくそうとする試みがなされている。

このようなバッファは電流容量が小さくても意味が無く、ある程度大きな電流容量を有するバッファが要求される。電流容量の大きなバッファを薄膜トランジスタ（ＴＦＴ）で作製する場合、電流容量の大きい、つまりチャネル幅の大きなＴＦＴが必要となる。しかし、チャネル幅の大きなＴＦＴは、素子内での結晶性のばらつきが生じてしまい、その結果、ＴＦＴごとにしきい値電圧のばらつきが生じてしまう。よって、複数のＴＦＴによって構成されるバッファの特性にも、ばらつきが生じてくるのは必至である。よって、ソース信号線ごとに特性のばらつきを有するバッファが存在することとなり、それらの特性のばらつきがそのまま画素マトリクス回路への印加電圧のばらつきに結びつく。このことが、表示装置全体としての表示むらとなって現れる。

また、ＴＦＴのサイズ（チャネル幅）が大きすぎると、ＴＦＴの中央部分だけがチャネルとして機能し、その端部はチャネルとして機能せず、ＴＦＴの劣化が加速されることがある。

さらに、ＴＦＴのサイズが大きいと、ＴＦＴの自己発熱が大きくなり、しきい値の変化や劣化が生じることにつながることもある。

また、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号に基づいてゲイト信号線（走査線）に走査信号が順次供給される。線順次駆動を行うデジタル駆動回路においては、１本の走査線に接続されている１ライン分の全ての画素ＴＦＴを駆動しなければならず、１本の走査線に接続されている負荷容量は大きい。よって、ゲイト信号線側駆動回路においても、シフトレジスタからのタイミング信号をバッファ回路等を通すことによって”鈍り”をなくしてやることが必要となる。この場合にも、電流容量の大きなバッファが必要となり、上述したような問題が生じてくる。特に、ゲイト信号線のバッファは、接続されている１ライン分の全ての画素マトリクス回路のＴＦＴを駆動しなくてはならないという点で、その特性のばらつきは著しい画像ムラを引き起こすことになる。このことは、高精細・高解像度の表示装置が望まれるにあたって、最も大きな問題の一つである。

そこで、本発明は上述したような問題を解決するためになされたものであり、画像ムラがなく、高精細・高解像度の良好な画像を得ることができる半導体表示装置を提供するものである。

本発明のある実施形態によると、半導体表示装置の駆動回路において、ソース信号線側駆動回路のシフトレジスタ回路とラッチ回路１との間に設けられているバッファ回路を構成するＴＦＴに、サイズ（チャネル幅）の大きなＴＦＴを用いず、その代わりにサイズの小さな複数のＴＦＴを並列接続して用いる。また、ゲイト信号線側駆動回路のシフトレジスタ回路とゲイト信号線との間に設けられているバッファ回路を構成するＴＦＴに、サイズ（チャネル幅）の大きなＴＦＴを用いず、その代わりにサイズの小さな複数のＴＦＴを並列に接続して用いる。いずれの場合も、複数のバッファ回路が並列に接続されてバッファ回路を構成する。こうすることによって、バッファ回路の電流容量を確保しながら、その特性のばらつきを減少させることができる。

本発明の構成は、以下に述べる通りである。

本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。

また、本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ソース信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。

また、本発明のある実施形態によると、ソース信号線側駆動回路と、ゲイト信号線側駆動回路と、を有する半導体表示装置の駆動回路であって、前記ソース信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されており、前記ゲイト信号線側駆動回路は、シフトレジスタ回路からのタイミング信号をバッファする、複数のインバータ回路を有するバッファ回路を有し、前記インバータ回路は複数のインバータ回路を並列に接続して構成されている半導体表示装置の駆動回路が提供される。このことによって上記目的が達成される。

また、本発明のある実施形態によると、前記前記半導体表示装置の駆動回路と、画素マトリクス回路とを有する半導体表示装置が提供される。このことによって上記目的が達成される。

ここで、以下の実施例をもって本発明の半導体表示装置の駆動回路および半導体表示装置の詳細について説明する。ただし、以下の実施例の記載は、本発明のある実施形態に過ぎず、本発明の半導体表示装置の駆動回路および半導体装置は、これらに限定されるわけではない。

本発明によると、半導体表示装置の駆動回路において、バッファ回路の電流容量を確保しながら、その特性のばらつきを減少させることができる。よって、表示ムラのない高精細・高解像度の半導体表示装置が実現される。

（実施例１）

本実施例では、本発明の半導体表示装置の駆動回路が用いられる一つの実施形態として、画素数が横１９２０×縦１０８０であるアクティブマトリクス型液晶表示装置について説明する。

図１を参照する。図１には、本実施例のアクティブマトリクス型液晶表示装置の主要部のブロック図が示されている。本実施例のアクティブマトリクス型液晶表示装置は、ソース信号線側駆動回路Ａ１０１、ソース信号線側駆動回路Ａ１０２、ゲイト信号線側駆動回路Ａ１１２、ソース信号線側駆動回路Ａ１１５、画素マトリクス回路、およびデジタルビデオデータ分割回路を有ている。

ソース信号線側駆動回路Ａ１０１は、シフトレジスタ回路１０２、バッファ回路１０３、ラッチ回路（１）１０４、ラッチ回路（２）１０５、セレクタ回路（１）１０６、レベルシフタ回路１０７、Ｄ／Ａ変換回路１０８、セレクタ回路（２）１０９を備えている。ソース信号線側駆動回路Ａ１０１は、奇数番目のソース信号線に映像信号（階調電圧信号）を供給する。

ソース信号線側駆動回路Ａ１０１の動作を説明する。シフトレジスタ回路１０２には、スタートパルスおよびクロック信号が入力される。シフトレジスタ回路１０２は、上記のスタートパルスおよびクロック信号に基づきタイミング信号をバッファ回路１０３に順次供給する。後述するが、シフトレジスタ回路１０２は、複数のクロックドインバータによって構成されている。

シフトレジスタ回路１０２からのタイミング信号は、バッファ回路１０３によってバッファされる。シフトレジスタ回路１０２から画素マトリクス回路１１８に接続されているソース信号線までには、多くの回路あるいは素子が接続されているために負荷容量が大きい。この負荷容量が大きいために生ずるタイミング信号の”鈍り”を防ぐために、このバッファ回路１０３が設けられている。

バッファ回路１０３によってバッファされたタイミング信号は、ラッチ回路（１）１０４に供給される。ラッチ回路（１）１０４は、４ビットのデータを扱うラッチ回路を９６０個含んでいる。ラッチ回路（１）１０４は、前記タイミング信号が入力されると、デジタルビデオデータ分割回路から供給されるデジタル信号を順次取り込み、保持する。

ラッチ回路（１）１０４の全てのラッチ回路に対するデジタル信号の書き込みが一通り終了するまでの時間は、１ライン期間と呼ばれる。すなわち、ラッチ回路（１）１０４の中で一番左側のラッチ回路に対してデジタルビデオデータ分割回路からのデジタルビデオデータの書き込みが開始される時点から、一番右側のラッチ回路へのデジタルビデオデータの書き込みが終了する時点までの時間間隔が１ライン期間である。

ラッチ回路（１）１０４に対するデジタル信号の書き込みが終了した後、ラッチ回路（１）１０４に書き込まれたデジタル信号は、シフトレジスタ回路１０２の動作タイミングに合わせて、ラッチ回路（２）１０５に接続されているラッチパルス線にラッチパルスが流れた時にラッチ回路（２）１０５に一斉に送出され、書き込まれる。

デジタルビデオデータをラッチ回路（２）１０５に送出し終えたラッチ回路（１）１０４には、シフトレジスタ回路１０２からのタイミング信号により、再びデジタルビデオデータ分割回路から供給されるデジタルビデオデータの書き込みが順次行われる。

この２順目の１ライン期間中には、２順目の１ライン期間の開始に合わせてラッチ回路（２）に送出されたデジタルビデオデータが、セレクタ回路Ａ１０６によって順次選択される。セレクタ回路の詳細については、本出願人の特許出願である特願平９−２８６０９８号に記載されているので参考にされたい。

セレクタ回路で選択されたラッチ回路から４ビットのデジタルビデオデータがレベルシ
フタ１０７に供給される。レベルシフタ１０７によってデジタルビデオデータの電圧レベルは上げられ、Ｄ／Ａ変換回路１０８に供給される。Ｄ／Ａ変換回路１０８は、４ビットのデジタルビデオデータをアナログ信号（階調電圧）に変換し、セレクタ回路（２）によって選択されるソース信号線に順次供給される。ソース信号線に供給されるアナログ信号は、ソース信号線に接続されている画素マトリクス回路の画素ＴＦＴのソース領域に供給される。

ゲイト信号線側駆動回路Ａ１１２においては、シフトレジスタ１１３からのタイミング信号がバッファ回路１１４に供給され、対応するゲイト信号線（走査線）に供給される。ゲイト信号線には、１ライン分の画素ＴＦＴのゲイト電極が接続されており、１ライン分全ての画素ＴＦＴを同時にＯＮにしなくてはならないので、バッファ回路１１４には電流容量の大きなものが用いられる。

このように、ゲイト信号線側シフトレジスタからの走査信号によって対応するＴＦＴのスイッチングが行われ、ソース信号線側駆動回路からのアナログ信号（階調電圧）が画素ＴＦＴに供給され、液晶分子が駆動される。

１１１はソース信号線側駆動回路Ｂであり、構成はソース信号線側駆動回路Ａ１０１と同じである。ソース信号線側駆動回路Ｂ１１１は、偶数番目のソース信号線に映像信号を供給する。

１１０はデジタルビデオデータ分割回路である。デジタルビデオデータ分割回路１１０は、外部から入力されるデジタルビデオデータの周波数を１／ｍに落とすための回路である。デジタルビデオデータを分割することにより、駆動回路の動作に必要な信号の周波数も1／mに落とすことができる。

ここで、図２を参照し、本実施例のデジタルビデオデータ分割回路１１０について簡単に説明する。なおデジタルビデオデータ分割回路を画素マトリクス回路や他の駆動回路と同じ基板上に一体形成することは、本出願人による特許出願である特願平９−３５６２３８号に開示されている。前記特許出願には、デジタルビデオデータ分割回路の動作の説明が詳細になされており、本実施例のデジタルビデオデータ分割回路の動作を理解する上で参考にされたい。

図２において、２０１はシンクロナスカウンタであり、クロック信号（ｃｋ）とリセットパルス（ｒｅｓｅｔ）が入力される。本実施例では、外部から供給される８０ＭＨｚのデジタルビデオデータを８分割し、１０ＭＨｚのデジタルビデオデータを作り出している。よって、１６個のＤフリップフロップが図２に示されるように接続されている。デジタルビデオデータ分割回路１１０によって作り出された１０ＭＨｚのデジタルビデオデータは、前述したようにラッチ回路（１）１０４に供給される。

図１を再び参照し、ゲイト信号線側駆動回路の動作を説明する。１１２は、ゲイト信号線側駆動回路Ａである。ゲイト信号線側駆動回路Ａ１１２は、シフトレジスタ回路１１３およびバッファ回路１１４を備えている。シフトレジスタ回路１１３は、タイミング信号をバッファ回路１１４に供給する。バッファ回路１１４は、シフトレジスタ回路１１３からのタイミング信号をバッファし、ゲイト信号線（走査線）に供給する。

１１５はゲイト信号線側駆動回路Ｂであり、ゲイト信号線側駆動回路Ａ１１２と同じ構成をとる。本実施例では、このようにゲイト信号線側駆動回路を画素マトリクス回路１１６の両端に設け、両方のゲイト信号線側駆動回路を動作させることによって、片方が動作しない場合にも対応できるようになっている。

画素マトリクス回路１１６は、横１９２０×縦１０８０の画素ＴＦＴがマトリクス状に配置された構成をとる。

上述した動作を走査線の数だけ繰り返すことによって１画面（１フレーム）が形成される。本実施例のアクティブマトリクス型液晶表示装置では、１秒間に６０フレームの画像の書き換えが行われている。

ここで、本実施例のシフトレジスタ回路１０２およびバッファ回路１０３の一部（最も部分）の回路図を図３に示す。図３には、シフトレジスタ回路１０２を構成するフリップフロップ（ＦＦ）回路１０２’と、バッファ回路１０３を構成するバッファ回路１０３’が示されている。

本実施例では、シフトレジスタ回路１０２は、２４０個のフリップフロップ回路１０２’から構成されている。フリップフロップ回路１０２’は、クロックドインバータ３０１〜３０４を含む。ｃｋはクロック信号である。ＬＲは走査方向切り替え信号であり、ＬＲがＨｉのときシフトレジスタ回路１０２の一番左側のフリップフロップ回路１０２’にスタートパルス（ＳＰ）が供給され、フリップフロップ回路１０２’が左から右に信号を伝達していく。ＬＲがＬｏのとき一番右側のフリップフロップ回路（図示せず）にスタートパルス（ＳＰ）が供給され、フリップフロップ回路１０２’が右から左に信号を伝達していく。

以下に、ＬＲにはＨｉの信号が入力される場合、つまり、シフトレジスタ回路１０２のフリップフロップ回路が左から右に動作していく場合を例にとって説明する。

クロックドインバータ３０１にスタートパルス（ＳＰ）が入力される。スタートパルスがクロックドインバータ３０１に入力されると、クロックドインバータ３０１は、クロック信号（ｃｋ）および反転クロック信号（反転ｃｋ）に同期して動作し、入力信号の反転信号を出力する。クロックドインバータ３０２には、ＬＲ＝Ｈｉの信号が入力されているので、クロックドインバータ３０２は、クロックドインバータ３０１からの信号を受け取り、その反転信号を出力する。また、クロックドインバータ３０４は、クロックドインバータ３０２からの信号を受け取り、反転させて出力する。なお、クロックドインバータ３０３は、ＬＲ＝Ｈｉの信号が入力されているので動作しない。このようにして、シフトレジスタ回路１０２’はＮＡＮＤ回路３０５にタイミング信号を出力する。

シフトレジスタ回路１０２（フリップフロップ回路１０２’）からのタイミング信号は、ＮＡＮＤ回路３０５を通り、バッファ回路１０３’に供給される。バッファ回路１０３’は、本実施例では５つのインバータ３０６〜３１０を含む。なお、本実施例では、バッファ回路１０３’は、５個のインバータを含んでいるが、本発明を実施するにあたっては、インバータの数はこれに限定されるわけではなく、５個以下、あるいは５個よりも多くのインバータを含んでいてもよい。

これらの５つのインバータ３０６〜３１０は、それぞれサイズ（チャネル幅）の違うＴＦＴによって構成されている。本実施例では、インバータ３０６、３０７および３０８は、チャネル幅が３０μｍであるＴＦＴによって構成されている。インバータ３０９および３１０は、チャネル幅が１００μｍであるＴＦＴによって構成されている。これらのインバータを構成するＴＦＴのサイズは、シミュレーション等によって選択された最適なものが用いられ得る。また、半導体表示装置の画素数などに応じて最適なＴＦＴのサイズが決定され得る。

ここで、インバータ３０７を例にとって説明する。図４には、インバータ３０７の回路図が示されている。インバータ３０７は、６個のＰチャネル型ＴＦＴと６個のＮチャネル型ＴＦＴとによって構成されている。それぞれのＴＦＴのチャネル幅は、３０μｍである。なお、これらのＴＦＴのチャネル幅は、１００μｍ以下（好ましくは９０μｍ以下）とすればよい。

図４に示すように、インバータ３０７は、３個のＰチャネル型ＴＦＴを並列に接続した回路と、３個のＮチャネル型ＴＦＴを並列に接続した回路とによって構成されたインバータ回路を２つ並列に接続した構成をとっている。このように、チャネル幅の小さな（本実施例では３０μｍ）ＴＦＴを複数組み合わせて用いることにより、チャネル幅の大きなＴＦＴによってインバータを構成する場合に比較して、ＴＦＴのばらつきを解消できる。また、チャネル幅が大きいことによる発熱や劣化などを防ぐことができる。

次に、図５を参照する。図５には、本実施例のゲイト信号線側駆動回路のシフトレジスタ回路１１３およびバッファ回路１１４の一部（最も上の部分）の回路図が示されており、シフトレジスタ回路１１３を構成するフリップフロップ回路１１３’と、バッファ回路１１４を構成するバッファ回路１１４’が示されている。

本実施例では、シフトレジスタ回路１１３は、１０８０個のフリップフロップ回路１１３’から構成されている。フリップフロップ回路１１３’は、クロックドインバータ５０１〜５０４を含む。ｃｋはクロック信号である。ＬＲは操作方向切り替え信号であり、ＬＲがＨｉのときシフトレジスタ回路１０２の一番左側のフリップフロップ回路１０２’にス
タートパルス（ＳＰ）が供給され、ＬＲがＬｏのとき一番右側のフリップフロップ回路（図示せず）にスタートパルス（ＳＰ）が供給される。

なお、シフトレジスタ回路１１３の動作は、ソース信号線側駆動回路のシフトレジスタ回路１０２と同じなので、ここでは省略する。

シフトレジスタ回路１１３（フリップフロップ回路１１３’）からのタイミング信号は、ＮＡＮＤ回路５０５を通り、バッファ回路１１４’に供給される。バッファ回路１１４’は、３つのインバータ５０６〜５０８を含む。なお、本実施例では、バッファ回路１１４’は、３個のインバータを含んでいるが、本発明を実施するにあたっては、インバータの数はこれに限定されるわけではなく、５個以下、あるいは５個よりも多くのインバータを含んでいてもよい。

これらの３個のインバータ５０６〜５０８は、チャネル幅が９０μｍであるＴＦＴによって構成されている。これらのインバータを構成するＴＦＴのサイズは、シミュレーション等によって選択された最適なものが用いられ得る。また、半導体表示装置の画素数などに応じて最適なＴＦＴのサイズが決定され得る。

ここで、インバータ５０８の回路図を図６に示す。インバータ５０８は、８個のＰチャネル型ＴＦＴと８個のＮチャネル型ＴＦＴとによって構成されている。それぞれのＴＦＴのチャネル幅は、９０μｍである。なお、これらのＴＦＴのチャネル幅は、１００μm以下
（好ましくは９０μm以下）とすればよい。

図６に示すように、２個のＰチャネル型ＴＦＴが直列に接続された回路（実際はダブルゲイトのＴＦＴを用いている）が２個並列に接続されている。また、２個のＮチャネル型ＴＦＴが直列に接続された回路（実際はダブルゲイトのＴＦＴを用いている）が２個並列に接続されている。これらの回路によってインバータ５０８が構成されている。このように、チャネル幅の小さなＴＦＴを複数組み合わせて用いることにより、チャネル幅の大きなＴＦＴによってインバータを構成する場合に比較して、ＴＦＴのばらつきを解消でき、しかも電流容量を確保できる。また、チャネル幅が大きいことによる発熱や劣化などを防ぐことができる。

図７には、図４に示したインバータ３０７の回路パターン図が示されている。図７において、７０１および７０２は、Ｎ型の不純物が添加された半導体活性層である。７０３および７０４は、Ｐ型の不純物が添加された半導体活性層である。７０５はゲイト電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アルミニウム）が用いられている。７０６〜７１１は、第２配線であり、本実施例ではＡｌが用いられている。なお７１２は、ゲイト電極配線と同じ層にある配線である。また代表的に７１３で示されているような黒く塗りつぶされている部分は、ゲイト電極と第２配線と、または半導体活性層と第２配線とが接続（コンタクト）をとっている部分である。

７０６はＧＮＤ、７０７はＶｄｄＨ（電源）、７１２はＯＵＴ（出力）、７１４はＩＮ（入力）である。

なお、図中で同じ模様の配線は、それぞれ同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線の形状を示す。

また、図７に示されるインバータ３０７において、３個のＰチャネル型ＴＦＴと３個のＮチャネル型ＴＦＴとは、同一半導体層上に形成されているが、３個の独立したＰチャネル
型ＴＦＴと３個の独立したＮチャネル型ＴＦＴとが独立した半導体層上に形成され、コンタクトを介して金属配線などによって接続されるようにしても良い。しかし、本実施例の場合の方がよりインバータ３０７の小面積化が図れるので好ましい。

次に図８を参照する。図８には、図６に示したインバータ５０８の回路パターン図が示されている。なお、図８においては、インバータ５０８だけではなく、合計４つのインバータが図示されている。

図８において、８０１〜８０８は、Ｐ型の不純物が添加された半導体活性層である。８０９〜８１６は、Ｎ型の不純物が添加された半導体活性層である。８１７〜８２４はゲイト電極配線であり、本実施例では２ｗｔ％のＳｃ（スカンジウム）を含有したＡｌ（アルミニウム）が用いられている。なお８２５〜８２８は、ゲイト電極配線と同じ層にある配線である。８２９〜８３５は、第２配線であり、本実施例ではＡｌが用いられている。また代表的に８３６で示されているような黒く塗りつぶされている部分は、ゲイト電極と第２配線と、または半導体活性層と第２配線とが接続（コンタクト）をとっている部分である。

８２９はＶｄｄＨ（高圧電源）、８３２はＧＮＤ、８３３はＶｄｄＬ（低圧電源）である。なお、ＩＮ１〜４は入力を、ＯＵＴ１〜４は出力を示す。

なお、図中で同じ模様の配線は、それぞれ同じ材質で同じ配線層にあるものとする。また、図中で破線によって示されている部分は、上部の配線によって隠れている下部の配線の形状を示す。

ここで、本実施例の駆動回路を備えたアクティブマトリクス型液晶表示装置の製造方法について以下に述べることにする。なお、以下に述べる製造方法は、本発明を実現する一製造方法にすぎず、他の製造方法によっても本発明のアクティブマトリクス型液晶表示装置が実現され得る。

ここでは、絶縁表面を有する基板上に複数のＴＦＴを形成し、画素マトリクス回路、駆動回路、およびロジック回路等をモノリシックに構成する例を図１０〜図１３に示す。なお、本実施例では、画素マトリクス回路の１つの画素と、他の回路（駆動回路、ロジック回路等）の基本回路であるＣＭＯＳ回路とが同時に形成される様子を示す。また、本実施例では、Ｐチャネル型ＴＦＴとＮチャネル型ＴＦＴとがそれぞれ１つのゲイト電極を備えている場合について、その作製工程を説明するが、ダブルゲイト型やトリプルゲイト型のような複数のゲイト電極を備えたＴＦＴによるＣＭＯＳ回路をも同様に作製することができる。

図９を参照する。まず、絶縁表面を有する基板として石英基板９０１を準備する。石英基板の代わりに熱酸化膜を形成したシリコン基板を用いることもできる。また、石英基板上に一旦非晶質珪素膜を形成し、それを完全に熱酸化して絶縁膜とする様な方法をとっても良い。さらに、絶縁膜として窒化珪素膜を形成した石英基板、セラミックス基板を用いても良い。

基板９０１上に非晶質珪素膜９０２を減圧ＣＶＤ法、プラズマＣＶＤ法、またはスパッタ法により形成する。非晶質珪素膜９０２は、最終的な膜厚（熱酸化後の膜減りを考慮した膜厚）が１０〜１００ｎｍ（好ましくは３０〜６０ｎｍ）となる様に調節する。なお、成膜に際して膜中の不純物濃度の管理を徹底的に行うことは重要である。

なお、本実施例では、基板９０１上に非晶質珪素膜９０２を形成したが、非晶質珪素膜の
代わりに他の半導体薄膜を用いてもよい。例えば、Ｓｉ_XＧｅ_1-X（０＜Ｘ＜１）で示される珪素とゲルマニウムの化合物を用いることも可能である。

本実施例の場合、非晶質珪素膜９０２中では結晶化を阻害する不純物であるＣ（炭素）およびＮ（窒素）の濃度はいずれも５×１０¹⁸ａｔｏｍｓ／ｃｍ³ 未満（代表的には５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下、好ましくは２×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）、Ｏ（酸素）は１．５×１０¹⁹ａｔｏｍｓ／ｃｍ³ 未満（代表的には１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下、好ましくは５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下）となる様に管理する。なぜならば各不純物がこれ以上の濃度で存在すると、後の結晶化の際に悪影響を及ぼし、結晶化後の膜質を低下させる原因となるからである。本明細書中において膜中の上記の不純物元素濃度は、ＳＩＭＳ（質量２次イオン分析）の測定結果における最小値で定義される

上記構成を得るため、本実施例で用いる減圧熱ＣＶＤ炉は定期的にドライクリーニングを行い、成膜室の清浄化を図っておくことが望ましい。ドライクリーニングは、２００〜４００℃程度に加熱した炉内に１００〜３００ｓｃｃｍのＣｌＦ₃ （フッ化塩素）ガスを流し、熱分解によって生成したフッ素によって成膜室のクリーニングを行えば良い。

なお、本出願人の知見によれば炉内温度３００℃とし、ＣｌＦ₃ （フッ化塩素）ガスの流量を３００ｓｃｃｍとした場合、約２μｍ厚の付着物（主に珪素を主成分する）を４時間で完全に除去することができる。

また、非晶質珪素膜９０２中の水素濃度も非常に重要なパラメータであり、水素含有量を低く抑えた方が結晶性の良い膜が得られる様である。そのため、非晶質珪素膜９０２の成膜は減圧熱ＣＶＤ法であることが好ましい。なお、成膜条件を最適化することでプラズマＣＶＤ法を用いることも可能である。

なお、非晶質珪素膜９０２の成膜時にＴＦＴのしきい値電圧（Ｖ_th）を制御するための不純物元素（１３族元素、代表的にはボロン、または１５族元素、代表的にはリン）を添加することは有効である。添加量は、上記Ｖ_th制御用不純物を添加しない場合のＶ_thを鑑みて決定する必要がある。

次に、非晶質珪素膜９０２の結晶化工程を行う。結晶化の手段としては特開平７−１３０６５２号公報記載の技術を用いる。同公報の実施例１および実施例２のどちらの手段でも良いが、本実施例では、同広報の実施例２に記載した技術内容（特開平８−７８３２９号公報に詳しい）を利用するのが好ましい。

特開平８−７８３２９号公報記載の技術は、まず触媒元素の添加領域を選択するマスク絶縁膜９０３を形成する。マスク絶縁膜９０３は触媒元素を添加するために複数箇所の開口部を有している。この開口部の位置によって結晶領域の位置を決定することができる。

そして、非晶質珪素膜の結晶化を助長する触媒元素としてニッケル（Ｎｉ）を含有した溶液をスピンコート法により塗布し、Ｎｉ含有層９０４を形成する。なお、触媒元素としてはニッケル以外にも、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、ゲルマニウム（Ｇｅ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）等を用いることができる（図９（Ａ））。

また、上記触媒元素の添加工程は、レジストマスクを利用したイオン注入法またはプラズマドーピング法を用いることもできる。この場合、添加領域の占有面積の低減、横成長領
域の成長距離の制御が容易となるので、微細化した回路を構成する際に有効な技術となる。

次に、触媒元素の添加工程が終了したら、５００℃で２時間程度の水素出しの後、不活性雰囲気、水素雰囲気または酸素雰囲気中において５００〜７００℃（代表的には５５０〜６５０℃、好ましくは５７０℃）の温度で４〜２４時間の加熱処理を加えて非晶質珪素膜９０２の結晶化を行う。本実施例では窒素雰囲気で５７０℃で１４時間の加熱処理を行う。

この時、非晶質珪素膜９０２の結晶化はニッケルを添加した領域９０５および９０６等で発生した核から優先的に進行し、基板９０１の基板面に対してほぼ平行に成長した結晶領域９０７および９０８が形成される。この結晶領域９０７および９０８を横成長領域と呼ぶ。横成長領域は比較的揃った状態で個々の結晶が集合しているため、全体的な結晶性に優れるという利点がある（図９（Ｂ））。

なお、上述の特開平７−１３０６５２号公報の実施例１に記載された技術を用いた場合も微視的には横成長領域と呼びうる領域が形成されている。しかしながら、核発生が面内において不均一に起こるので結晶粒界の制御性の面で難がある。

結晶化のための加熱処理が終了したら、マスク絶縁膜９０３を除去してパターニングを行い、横成長領域９０７および９０８でなる島状半導体層（活性層）９０９、９１０、および９１１を形成する（図９（Ｃ））。

ここで９０９はＣＭＯＳ回路を構成するＮチャネル型ＴＦＴの活性層、９１０はＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層、９１１は画素マトリクス回路を構成するＮチャネル型ＴＦＴ（画素ＴＦＴ）の活性層である。

活性層９０９、９１０、および９１１を形成したら、その上に珪素を含む絶縁膜でなるゲイト絶縁膜９１２を成膜する（図９（Ｃ））。

そして、次に図９（Ｄ）に示す様に触媒元素（ニッケル）を除去または低減するための加熱処理（触媒元素のゲッタリングプロセス）を行う。この加熱処理は処理雰囲気中にハロゲン元素を含ませ、ハロゲン元素による金属元素のゲッタリング効果を利用するものである。

なお、ハロゲン元素によるゲッタリング効果を十分に得るためには、上記加熱処理を７００℃を超える温度で行なうことが好ましい。この温度以下では処理雰囲気中のハロゲン化合物の分解が困難となり、ゲッタリング効果が得られなくなる恐れがある。

そのため本実施例ではこの加熱処理を７００℃を超える温度で行い、好ましくは８００〜１０００℃（代表的には９５０℃）とし、処理時間は０．１〜６ｈｒ、代表的には０．５〜１ｈｒとする。

なお、本実施例では酸素雰囲気中に対して塩化水素（ＨＣｌ）を０．５〜１０体積％（本実施例では３体積％）の濃度で含有させた雰囲気中において、９５０℃で、３０分の加熱処理を行う例を示す。ＨＣｌ濃度を上記濃度以上とすると、活性層９０９、９１０、および９１１の表面に膜厚程度の凹凸が生じてしまうため好ましくない。

また、ハロゲン元素を含む化合物してＨＣｌガスを用いる例を示したが、それ以外のガスとして、代表的にはＨＦ、ＮＦ₃ 、ＨＢｒ、Ｃｌ₂ 、ＣｌＦ₃ 、ＢＣｌ₂ 、Ｆ₂ 、Ｂｒ₂
等のハロゲンを含む化合物から選ばれた一種または複数種のものを用いることができる。

この工程においては活性層９０９、９１０、および９１１中のニッケルが塩素の作用によりゲッタリングされ、揮発性の塩化ニッケルとなって大気中へ離脱して除去されると考えられる。そして、この工程により活性層９０９、９１０、および９１１中のニッケルの濃度は５×１０¹⁷ａｔｏｍｓ／ｃｍ³ 以下にまで低減される。

なお、５×１０¹⁷ａｔｏｍｓ／ｃｍ³ という値はＳＩＭＳ（質量二次イオン分析）の検出下限である。本出願人が試作したＴＦＴを解析した結果、１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下（好ましくは５×１０¹⁷ａｔｏｍｓ／ｃｍ³
以下）ではＴＦＴ特性に対するニッケルの影響は確認されなかった。ただし、本明細書
中における不純物濃度は、ＳＩＭＳ分析の測定結果の最小値でもって定義される。

また、上記加熱処理により活性層９０９、９１０、および９１１とゲイト絶縁膜９１２との界面では熱酸化反応が進行し、熱酸化膜の分だけゲイト絶縁膜９１２の膜厚は増加する。この様にして熱酸化膜を形成すると、非常に界面準位の少ない半導体／絶縁膜界面を得ることができる。また、活性層端部における熱酸化膜の形成不良（エッジシニング）を防ぐ効果もある。

また、触媒元素のゲッタリングプロセスを、マスク絶縁膜９０３を除去した後、活性層をパターンニングする前に行なうことも有効である。また、触媒元素のゲッタリングプロセスを、活性層をパターンニングした後に行なってもよい。また、いずれのゲッタリングプロセスを組み合わせて行なってもよい。

なお、触媒元素のゲッタリングプロセスを、Ｐ（リン）を用いることによって行うこともできる。このリンによるゲッタリングプロセスを上述したゲッタリングプロセスに組み合わせても良い。また、リンによるゲッタリングプロセスのみを用いても良い。

さらに、上記ハロゲン雰囲気における加熱処理を施した後に、窒素雰囲気中で９５０℃で１時間程度の加熱処理を行なうことで、ゲイト絶縁膜９１２の膜質の向上を図ることも有効である。

なお、ＳＩＭＳ分析により活性層９０９、９１０、および９１１中にはゲッタリング処理に使用したハロゲン元素が、１×１０¹⁵ａｔｏｍｓ／ｃｍ³ 〜１×１０²⁰ａｔｏｍｓ／ｃｍ³ の濃度で残存することも確認されている。また、その際、活性層９０９、９１０、および９１１と加熱処理によって形成される熱酸化膜との間に前述のハロゲン元素が高濃度に分布することがＳＩＭＳ分析によって確かめられている。

また、他の元素についてもＳＩＭＳ分析を行った結果、代表的な不純物であるＣ（炭素）、Ｎ（窒素）、Ｏ（酸素）、Ｓ（硫黄）はいずれも５×１０¹⁸ａｔｏｍｓ／ｃｍ³ 未満（典型的には１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 以下）であることが確認された。

このようにして得られた活性層の横成長領域は、棒状または偏平棒状の集合体からなる特異な結晶構造を示す。この特異な結晶構造の特徴に関しては後述することにする。

次に、図１０を参照する。まず、図示しないアルミニウムを主成分とする金属膜を成膜し、パターニングによって後のゲイト電極の原型９１３、９１４、および９１５を形成する。本実施例では２ｗｔ％のスカンジウムを含有したアルミニウム膜を用いる（図１０（Ａ））。

なお、２ｗｔ％のスカンジウムを含有したアルミニウム膜の代わりに、不純物を注入した多結晶珪素膜をゲイト電極として用いてもよい。

次に、特開平７−１３５３１８号公報記載の技術により多孔性の陽極酸化膜９１６、９１７、および９１８、無孔性の陽極酸化膜９１９、９２０、および９２１、ゲイト電極９２２、９２３、および９２４を形成する（図１０（Ｂ））。

こうして図１０（Ｂ）の状態が得られたら、次にゲイト電極９２２、９２３、および９２４、多孔性の陽極酸化膜９１６、９１７、および９１８をマスクとしてゲイト絶縁膜９１２をエッチングする。そして、多孔性の陽極酸化膜９１６、９１７、および９１８を除去して図１０（Ｃ）の状態を得る。なお、図１０（Ｃ）において９２５、９２６、および９２７で示されるのは、加工後のゲイト絶縁膜である。

次に、一導電性を付与する不純物元素の添加工程を行う。不純物元素としてはＮチャネル型ならばＰ（リン）またはＡｓ（砒素）、Ｐ型ならばＢ（ボロン）またはＧａ（ガリウム）を用いれば良い。

本実施例では、Ｎチャネル型およびＰチャネル型のＴＦＴを形成するための不純物添加をそれぞれ２回の工程に分けて行う。

最初に、Ｎチャネル型のＴＦＴを形成するための不純物添加を行う。まず、１回目の不純物添加（本実施例ではＰ（リン）を用いる）を高加速電圧８０ｋｅＶ程度で行い、ｎ^-
領域を形成する。このｎ^-領域は、Ｐイオン濃度が１×１０¹⁸ａｔｏｍｓ／ｃｍ³ 〜１×１０¹⁹ａｔｏｍｓ／ｃｍ³ となるように調節する。

さらに、２回目の不純物添加を低加速電圧１０ｋeＶ程度で行い、ｎ⁺領域を形成する。
この時は、加速電圧が低いので、ゲイト絶縁膜がマスクとして機能する。また、このｎ⁺領域は、シート抵抗が５００Ω以下（好ましくは３００Ω以下）となるように調節する。

以上の工程を経て、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのソース領域９２８、ドレイン領域９２９、低濃度不純物領域９３０、チャネル形成領域９３１が形成される。また、画素ＴＦＴを構成するＮチャネル型ＴＦＴのソース領域９３２、ドレイン領域９３３、低濃度不純物領域９３４、チャネル形成領域９３５が確定する（図１０（Ｄ））。

なお、図１０（Ｄ）に示す状態ではＣＭＯＳ回路を構成するＰチャネル型ＴＦＴの活性層は、Ｎチャネル型ＴＦＴの活性層と同じ構成となっている。

次に、図１１（Ａ）に示すように、Ｎチャネル型ＴＦＴを覆ってレジストマスク９３６を設け、Ｐ型を付与する不純物イオン（本実施例ではボロンを用いる）の添加を行う。

この工程も前述の不純物添加工程と同様に２回に分けて行うが、Ｎチャネル型をＰチャネル型に反転させる必要があるため、前述のＰイオンの添加濃度の数倍程度の濃度のＢ（ボロン）イオンを添加する。

こうしてＣＭＯＳ回路を構成するＰチャネル型ＴＦＴのソース領域９３７、ドレイン領域９３８、低濃度不純物領域９３９、チャネル形成領域９４０が形成される（図１１（Ａ）
）。

以上の様にして活性層が完成したら、ファーネスアニール、レーザーアニール、ランプアニール等の組み合わせによって不純物イオンの活性化を行う。それと同時に添加工程で受けた活性層の損傷も修復される。

次に、層間絶縁膜９４１として酸化珪素膜と窒化珪素膜との積層膜を形成し、コンタクトホールを形成した後、ソース電極９４２、９４３、および９４４、ドレイン電極９４５、９４６を形成して図１１（Ｂ）に示す状態を得る。なお、層間絶縁膜９４１として有機性樹脂膜を用いることもできる。

図１１（Ｂ）に示す状態が得られたら、有機性樹脂膜からなる第１の層間絶縁膜９４７を０．５〜３μｍの厚さに形成する。有機性樹脂膜としては、ポリイミド、アクリル、ポリイミドアミド等が用いられる。有機性樹脂膜の利点は、成膜方法が簡単である点、容易に膜厚を厚くできる点、比誘電率が低いので寄生容量を低減できる点、平坦性に優れている点などが挙げられる。なお、上述した以外の有機性樹脂膜を用いることもできる。

次に、第１の層間絶縁膜９４７上に遮光性を有する膜でなるブラックマトリクス９４８を１００ｎｍの厚さに形成する。なお、本実施例では、ブラックマトリクス９４８としてチタン膜を用いるが、黒色顔料を含む樹脂膜等を用いることもできる。

なお。ブラックマトリクス９４８にチタン膜を用いる場合には、駆動回路や他の周辺回路部の配線の一部をチタンによって形成することができる。このチタンの配線は、ブラックマトリクス９４８の形成時に、同時に形成され得る。

ブラックマトリクス９４８を形成したら、第２の層間絶縁膜９４９として酸化珪素膜、窒化珪素膜、有機性樹脂膜のいずれかまたはそれらの積層膜を０．１〜０．３μｍの厚さに形成する。そして層間絶縁膜９４７および層間絶縁膜９４９にコンタクトホールを形成し、画素電極９５０を１２０ｎｍの厚さに形成する。本実施例の構成によると、ブラックマトリクス９４８と画素電極９５０とが重畳する領域で補助容量が形成されている（図１１（Ｃ））。なお、本実施例は透過型のアクティブマトリクス液晶表示装置の例であるため画素電極９５０を構成する導電膜としてＩＴＯ等の透明導電膜を用いる。

次に、基板全体を３５０℃の水素雰囲気で１〜２時間加熱し、素子全体の水素化を行うことで膜中（特に活性層中）のダングリングボンド（不対結合手）を補償する。以上の工程を経て同一基板上にＣＭＯＳ回路および画素マトリクス回路を作製することができる。

次に、図１２を用いて、上記の工程によって作製されたアクティブマトリクス基板をもとに、アクティブマトリクス型液晶表示装置を作製する工程を説明する。

図１１（Ｃ）の状態のアクティブマトリクス基板に配向膜９５１を形成する。本実施例では、配向膜９５１には、ポリイミドを用いた。次に、対向基板を用意する。対向基板は、ガラス基板９５２、透明導電膜９５３、配向膜９５４とで構成される。

なお、本実施例では、配向膜には、液晶分子が基板に対して平行に配向するようなポリイミド膜を用いた。なお、配向膜形成後、ラビング処理を施すことにより、液晶分子がある一定のプレチルト角を持って平行配向するようにした。

次に、上記の工程を経たアクティブマトリクス基板と対向基板とを公知のセル組み工程に
よって、シール材やスペーサ（共に図示せず）などを介して貼り合わせる。その後、両基板の間に液晶材料９５５を注入し、封止剤（図示せず）によって完全に封止する。よって、図１２に示すような透過型のアクティブマトリクス型液晶表示装置が完成する

なお本実施例では、液晶パネルがＴＮ（ツイストネマチック）モードによって表示を行うようにした。そのため、１対の偏光板（図示せず）がクロスニコル（１対の偏光板が、それぞれの偏光軸を直交させるような状態）で、液晶パネルを挟持するように配置された。

よって、本実施例では、液晶表示装置に電圧が印加されていないとき白表示となる、いわゆるノーマリホワイトモードで表示を行うことが理解される。

なお、本実施例の液晶パネルは、ＦＰＣを取り付ける端面のみアクティブマトリクス基板が外部に出ており、残りの３つの端面は揃っている。

上述した製造方法によって、本実施例のアクティブマトリクス液晶表示装置は、駆動回路と他の周辺装置と画素とが共に石英基板やガラス基板などの絶縁基板上に一体形成され得ることが理解される。

上述の製造方法によって作製されたアクティブマトリクス型液晶表示装置を図１３に示す。図１３には、チェックパターンを表示したときのアクティブマトリクス型液晶表示装置の外観が示されている。

なお、図１３に示したアクティブマトリクス型液晶表示装置は、白黒のチェックパターンを表示しているが、このアクティブマトリクス型液晶表示装置を３枚用いることによってフルカラーの投射型液晶表示装置が実現される。

ここで、本実施例の作製方法によって得られた半導体層の横成長領域が有する結晶構造の特徴について述べることにする。

上記作製方法に従って形成した横成長領域は、微視的に見れば複数の棒状（または偏平棒状）結晶が互いに概略平行に特定方向への規則性をもって並んだ結晶構造を有する。このことはＴＥＭ（透過型電子顕微鏡法）による観察で容易に確認することができる。

また、本出願人は上述した作製方法によって得られた半導体薄膜の結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）で詳細に観察した（図１４）。ただし、本明細書中において結晶粒界とは、断りがない限り異なる棒状結晶同士が接した境界に形成される粒界を指すものと定義する。従って、例えば別々の横成長領域がぶつかりあって形成される様なマクロな意味あいでの粒界とは区別して考える。

ところで前述のＨＲ−ＴＥＭ（高分解能透過型電子顕微鏡法）とは、試料に対して垂直に電子線を照射し、透過電子や弾性散乱電子の干渉を利用して原子・分子配列を評価する手法である。同手法を用いることで結晶格子の配列状態を格子縞として観察することが可能である。従って、結晶粒界を観察することで、結晶粒界における原子同士の結合状態を推測することができる。

本出願人が得たＴＥＭ写真（図１４）では異なる二つの結晶粒（棒状結晶粒）が結晶粒界で接した状態が明瞭に観察された。また、この時、二つの結晶粒は結晶軸に多少のずれが含まれているものの概略｛１１０｝配向であることが電子線回折により確認されている。

ところで、前述の様なＴＥＭ写真による格子縞観察では｛１１０｝面内に｛１１１｝面に対応する格子縞が観察された。なお、｛１１１｝面に対応する格子縞とは、その格子縞に沿って結晶粒を切断した場合に断面に｛１１１｝面が現れる様な格子縞を指している。格子縞がどの様な面に対応するかは、簡易的には格子縞間の距離により確認できる。

この時、本出願人は上述した作製方法によって得られた半導体薄膜のＴＥＭ写真を詳細に観察した結果、非常に興味深い知見を得た。写真に見える異なる二つの結晶粒ではどちらにも｛１１１｝面に対応する格子縞が見えていた。そして、互いの格子縞が明らかに平行に走っているのが観察されたのである。

さらに、結晶粒界の存在と関係なく、結晶粒界を横切る様にして異なる二つの結晶粒の格子縞が繋がっていた。即ち、結晶粒界を横切る様にして観測される格子縞の殆どが、異なる結晶粒の格子縞であるにも拘らず直線的に連続していることが確認できた。これは任意の結晶粒界で同様であった。

この様な結晶構造（正確には結晶粒界の構造）は、結晶粒界において異なる二つの結晶粒が極めて整合性よく接合していることを示している。即ち、結晶粒界において結晶格子が連続的に連なり、結晶欠陥等に起因するトラップ準位を非常に作りにくい構成となっている。換言すれば、結晶粒界において結晶格子に連続性があるとも言える。

なお、図１５に、本発明者らはリファレンスとして従来の多結晶珪素膜（いわゆる高温ポリシリコン膜）についても電子線回折およびＨＲ−ＴＥＭ観察による解析を行った。その結果、異なる二つの結晶粒において互いの格子縞は全くバラバラに走っており、結晶粒界で整合性よく連続する様な接合は殆どなかった。即ち、結晶粒界では格子縞が途切れた部分が多く、結晶欠陥が多いことが判明した。

本出願人は、本実施例の方法により作製された半導体薄膜の様に格子縞が整合性良く対応した場合の原子の結合状態を整合結合と呼び、その時の結合手を整合結合手と呼ぶ。また、逆に従来の多結晶珪素膜に多く見られる様に格子縞が整合性良く対応しない場合の原子の結合状態を不整合結合と呼び、その時の結合手を不整合結合手（又は不対結合手）と呼ぶ。

本実施例で用いられる半導体薄膜は結晶粒界における整合性が極めて優れているため、上述の不整合結合手が極めて少ない。本発明者らが任意の複数の結晶粒界について調べた結果、全体の結合手に対する不整合結合手の存在割合は10％以下（好ましくは５％以下、さらに好ましくは３％以下）であった。即ち、全体の結合手の90％以上（好ましくは95％以上、さらに好ましくは97％以上）が整合結合手によって構成されているのである。

また、前述の工程に従って作製した横成長領域を電子線回折で観察した結果を図１６（ａ）に示す。なお、図１６（ｂ）は比較のために観察した従来のポリシリコン膜（高温ポリシリコン膜と呼ばれるもの）の電子線回折パターンである。

図１６（ａ）、（ｂ）に示す電子線回折パターンは電子線の照射エリアの径が4.25μｍであり、十分に広い領域の情報を拾っている。ここで示している写真は任意の複数箇所を調べた結果の代表的な回折パターンである。

図１６（ａ）の場合、〈１１０〉入射に対応する回折スポット（回折斑点）が比較的きれいに現れており、電子線の照射エリア内では殆ど全ての結晶粒が｛１１０｝配向している
ことが確認できる。一方、図１６（ｂ）に示す従来の高温ポリシリコン膜の場合、回折スポットには明瞭な規則性が見られず、｛１１０｝面以外の面方位の結晶粒が不規則に混在することが判明した。

この様に、結晶粒界を有する半導体薄膜でありながら、｛１１０｝配向に特有の規則性を有する電子線回折パターンを示す点が本願発明で利用する半導体薄膜の特徴であり、電子線回折パターンを比較すれば従来の半導体薄膜との違いは明白である。

以上の様に、前述に示した作製工程で作製された半導体薄膜は従来の半導体薄膜とは全く異なる結晶構造（正確には結晶粒界の構造）を有する半導体薄膜であった。本出願人は本実施例で用いる半導体薄膜について解析した結果を特願平9-55633号、同9-165216号、同9-212428号でも説明している。

また、上述の様な本実施例で用いる半導体薄膜の結晶粒界は、90％以上が整合結合手によって構成されているため、キャリアの移動を阻害する障壁（バリア）としては機能は殆どない。即ち、本実施例で用いる半導体薄膜は実質的に結晶粒界が存在しないとも言える。

従来の半導体薄膜では結晶粒界がキャリアの移動を妨げる障壁として機能していたのだが、本実施例で用いる半導体薄膜ではその様な結晶粒界が実質的に存在しないので高いキャリア移動度が実現される。そのため、本実施例で用いる半導体薄膜を用いて作製したＴＦＴの電気特性は非常に優れた値を示す。この事については以下に示す。

〔ＴＦＴの電気特性に関する知見〕

本実施例で用いる半導体薄膜は実質的に単結晶と見なせる（実質的に結晶粒界が存在しない）ため、それを活性層とするＴＦＴは単結晶シリコンを用いたＭＯＳＦＥＴに匹敵する電気特性を示す。本発明者らが試作したＴＦＴからは次に示す様なデータが得られている。

（１）ＴＦＴのスイッチング性能（オン／オフ動作の切り換えの俊敏性）の指標となるサブスレッショルド係数が、Ｎチャネル型ＴＦＴおよびＰチャネル型ＴＦＴともに60〜100mV/decade（代表的には60〜85mV/decade ）と小さい。（２）ＴＦＴの動作速度の指標となる電界効果移動度（μ_FE）が、Ｎチャネル型ＴＦＴで200 〜650cm²/Vs （代表的には250 〜300cm²/Vs ）、Ｐチャネル型ＴＦＴで100 〜300cm²/Vs （代表的には150 〜200cm²/Vs ）と大きい。（３）ＴＦＴの駆動電圧の指標となるしきい値電圧（Ｖ_th）が、Ｎチャネル型ＴＦＴで-0.5〜1.5 Ｖ、Ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

以上の様に、極めて優れたスイッチング特性および高速動作特性が実現可能であることが確認されている。

なお、ＣＧＳを形成するにあたって前述した結晶化温度以上の温度（７００〜１１００℃）でのアニール工程は、結晶粒内の欠陥低減に関して重要な役割を果たしている。そのことについて以下に説明する。

図１７（ａ）は、前述の結晶化工程までを終了した時点での結晶シリコン膜を２５万倍に拡大したＴＥＭ写真であり、結晶粒内（黒い部分と白い部分はコントラストの差に起因して現れる）に矢印で示されるようなジグザグ上に見える欠陥が確認される。

このような欠陥としては主としてシリコン結晶格子面の原子の積み重ね順序が食い違って
いる積層欠陥であるが、転位などの場合もある。図１７（ａ）は｛１１１｝面に平行な欠陥面を有する積層欠陥と思われる。そのことは、ジグザグ状に見える欠陥が約７０°の角度をなして折れ曲がっていることからも確認できる。

一方、図１７（ｂ）に示すように、同倍率で見た本発明に用いた結晶シリコン膜は、結晶粒内にはほとんど積層欠陥や転位などに起因する欠陥が見られず、非常に結晶性が高いことが確認できる。この傾向は膜面全体について言えることであり、欠陥数をゼロにすることは現状では困難であるものの、実質的にはゼロと見なせる程度にまで低減することができる。

即ち、本実施例で用いた結晶シリコン膜は、結晶粒内の欠陥がほとんど無視し得る程度にまで低減され、且つ、結晶粒界が高い連続性によってキャリア移動の障壁になりえないため、単結晶または実質的に単結晶と見なせる。

このように図１７（ａ）と（ｂ）との写真が示した結晶シリコン膜はどちらも結晶粒界にほぼ同等の連続性を有しているが、結晶粒内の欠陥数には大きな差がある。図１７（ｂ）に示した結晶シリコン膜が図１７（Ａ）に示した結晶シリコン膜よりも遥かに高い電気特性を示す理由はこの欠陥数の差による所が大きい。

以上のことから、ＣＧＳを作製するにあたって、触媒元素のゲッタリングプロセスは必要不可欠な工程であることが判る。本発明者らは、この工程によって起こる現象について次のようなモデルを考えている。

まず、図１７（ａ）に示す状態では結晶粒内の欠陥（主として積層欠陥）には触媒元素（代表的にはニッケル）が偏析している。即ち、Si-Ni-Siといった形の結合が多数存在していると考えられる。

しかしながら、触媒元素のゲッタリングプロセスを行うことで欠陥に存在するNiが除去されるとSi-Ni 結合は切れる。そのため、シリコンの余った結合手は、すぐにSi-Si 結合を形成して安定する。こうして欠陥が消滅する。

勿論、高い温度での熱アニールによって結晶シリコン膜中の欠陥が消滅することは知られているが、ニッケルとの結合が切れて、未結合手が多く発生するためのシリコンの再結合がスムーズに行われると推測できる。

また、本発明者らは結晶化温度以上の温度（７００〜１１００℃）で加熱処理を行うことで結晶シリコン膜とその下地との間が固着し、密着性が高まることで欠陥が消滅するというモデルも考えている。

こうして得られた結晶シリコン膜（図１７（ｂ））は、単に結晶化をおこなっただけの結晶シリコン膜（図１７（ａ）と比較して格段に結晶粒内の欠陥数が少ないという特徴を有している。この欠陥数の差は電子スピン共鳴分析（Electron Spin Resonance ：ＥＳＲ）によってスピン密度の差となって現れる。現状では本発明に用いた結晶シリコン膜のスピン密度は少なくとも１×１０¹⁸個／ｃｍ³ 以下（代表的には５×１０¹⁷個／ｃｍ³ 以下）である。

以上のような結晶構造および特徴を有する本発明に用いた結晶シリコン膜を、連続粒界結晶シリコン（Continuous Grain Silicon：ＣＧＳ）と呼んでいる。

（実施例２）

上記実施例１では、本発明のデジタル駆動方式の駆動回路をアクティブマトリクス型液晶表示装置に用いた場合について説明した。この場合、アクティブマトリクス型液晶表示装置に用いられる表示方法としては、ネマチック液晶を用いたＴＮモードや電界制御複屈折を利用したモード、液晶と高分子との混合層、いわゆる高分子分散モードなども用いることができる。

さらに、本発明のデジタル駆動方式の駆動回路は、上述したように画素ＴＦＴの線順次走査を行い、その画素数は今後のＡＴＶ（ＡｄｖａｎｃｅｄＴＶ）に対応している。よって、応答速度の速い、いわゆる無しきい値反強誘電性液晶を用いたアクティブマトリクス型液晶表示装置に用いると、さらに優れた特性をを発揮できる。

また、最近の研究によって実現されつつある、特殊な配向膜によって強誘電性液晶の配向を制御し、ＴＮ液晶モードのように階調表示を可能とした強誘電性液晶を用いた液晶表示装置にも本発明の駆動回路を用いることができる。

液晶材料としては、例えば、1998, SID, "Characteristics and Driving Scheme of Polymer-Stabilized Monostable FLCD Exhibiting Fast Response Time and High Contrast Ratio with Gray-Scale Capability" by H. Furue et al.や、1997, SID DIGEST, 841, "A Full-Color Thresholdless Antiferroelectric LCD Exhibiting Wide Viewing Angle with Fast Response Time" by T. Yoshida et al.、または米国特許第5594569 号に開示された液晶材料を用いることが可能である。

特に、無しきい値反強誘電性液晶材料や、強誘電性液晶材料と反強誘電性液晶材料との混合液晶材料である無しきい値反強誘電性混合液晶の中には、その駆動電圧が±２．５Ｖ程度のものも見出されている。このような低電圧駆動の無しきい値反強誘電性混合液晶を用いた場合には、画像信号のサンプリング回路の電源電圧を５Ｖ〜８Ｖ程度に抑えることが可能となり、比較的ＬＤＤ領域（低濃度不純物領域）の幅が小さなＴＦＴ（例えば、０ｎｍ〜５００ｎｍまたは０ｎｍ〜２００ｎｍ）を用いる場合においても有効である。

ここで、無しきい値反強誘電性混合液晶の印加電圧に対する光透過率の特性を示すグラフを図１９に示す。なお、液晶表示装置の入射側の偏光板の透過軸は、液晶表示装置のラビング方向にほぼ一致する無しきい値反強誘電性混合液晶のスメクティック層の法線方向とほぼ平行に設定されている。また、出射側の偏光板の透過軸は、入射側の偏光板の偏光軸に対してほぼ直角（クロスニコル）に設定されている。このように、無しきい値反強誘電性混合液晶を用いると、図のような印加電圧−透過率特性を示す階調表示を行うことが可能であることがわかる。

また、一般に、無しきい値反強誘電性混合液晶は自発分極が大きく、液晶自体の誘電率が高い。このため、無しきい値反強誘電性混合液晶を液晶表示装置に用いる場合には、画素に比較的大きな保持容量が必要となってくる。よって、自発分極が小さな無しきい値反強誘電性混合液晶を用いるのが好ましい。また、液晶表示装置の駆動方法を、線順次駆動とすることにより、画素への階調電圧の書き込み期間（ピクセルフィードピリオド）を長くし、保持容量が小くてもそれを補うこともできる。

なお、無しきい値反強誘電性液晶を用いることによって低電圧駆動が実現されるので、液晶表示装置の低消費電力が実現される。

また、代表的に実施例１あるいは２に示された本発明の駆動回路を、印加電圧に応答して
光学的特性が変調され得るその他のいかなる表示媒体を備えた表示装置の駆動回路に用いてもよい。例えば、エレクトロルミネセンス素子などを用いた表示装置の駆動回路に用いても良い。

また、代表的に実施例１あるいは２に示された本発明の駆動回路を、イメージセンサなどの半導体装置の駆動回路に用いることもできる。この場合、イメージセンサの受光部と、受光部で電気信号に変換された映像を表示する画像表示部とが一体形成されたイメージセンサにも適応させることができる。また、イメージセンサは、ラインセンサあるいはエリアセンサのどちらにでも適応可能である。

（実施例３）

また、上記実施例１および２は、透過型のアクティブマトリクス型液晶表示装置について説明してきたが、本発明の駆動回路は、反射型のアクティブマトリクス型液晶表示装置にも用いられるのは言うまでもない。

（実施例４）

上記実施例１の駆動回路、それを用いたアクティブマトリクス型半導体表示装置（実施例２および３）には様々な用途がある。本実施例では、これらの半導体表示装置を組み込んだ半導体装置について説明する。

このような半導体装置には、ビデオカメラ、スチルカメラ、プロジェクタ、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話など）などが挙げられる。それらの一例を図７に示す。

図１８（Ａ）は携帯電話であり、本体１８０１、音声出力部１８０２、音声入力部１８０３、半導体表示装置１８０４、操作スイッチ１８０５、アンテナ１８０６で構成される。

図１８（Ｂ）はビデオカメラであり、本体１９０１、半導体表示装置１９０２、音声入力部１９０３、操作スイッチ１９０４、バッテリー１９０５、受像部１９０６で構成される。

図１８（Ｃ）はモバイルコンピュータであり、本体２００１、カメラ部２００２、受像部２００３、操作スイッチ２００４、半導体表示装置２００５で構成される。

図１８（Ｄ）はヘッドマウントディスプレイであり、本体２１０１、半導体表示装置２１０２、バンド部２１０３で構成される。

図１８（Ｅ）はリア型プロジェクタであり、２２０１は本体、２２０２は光源、２２０３は半導体表示装置、２２０４は偏光ビームスプリッタ、２２０５および２２０６はリフレクター、２２０７はスクリーンである。なお、リア型プロジェクタは、視聴者の見る位置によって、本体を固定したままスクリーンの角度を変えることができるのが好ましい。なお、半導体表示装置２２０３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のリア型プロジェクタを実現することができる。

図１８（Ｆ）はフロント型プロジェクタであり、本体２３０１、光源２３０２、半導体表示装置２３０３、光学系２３０４、スクリーン２３０５で構成される。なお、半導体表示
装置２３０３を３個（Ｒ、Ｇ、Ｂの光にそれぞれ対応させる）使用することによって、さらに高解像度・高精細のフロント型プロジェクタを実現することができる。

本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の一実施形態の回路ブロック図である。本発明の駆動回路に用いられるデジタルビデオデータ分割回路の一実施形態の回路図である。本発明の駆動回路に用いられるソース信号線側シフトレジスタ回路およびバッファ回路の一実施形態の回路図である。本発明の駆動回路に用いられるバッファ回路の一実施形態の回路図である。本発明の駆動回路に用いられるゲイト信号線側シフトレジスタ回路およびバッファ回路の一実施形態の回路図である。本発明の駆動回路に用いられるバッファ回路の一実施形態の回路図である。本発明の駆動回路に用いられるバッファ回路の一実施形態の回路パターン図である。本発明の駆動回路に用いられるバッファ回路の一実施形態の回路パターン図である。本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の作製工程を示す図である。本発明の駆動回路を有するアクティブマトリクス型液晶表示装置の外観図である。ＣＧＳのＴＥＭ写真図である。従来の高温ポリシリコンのＴＥＭ写真図である。ＣＧＳおよび従来の高温ポリシリコンの電子線回折パターン図である。ＣＧＳおよび従来の高温ポリシリコンのＴＥＭ写真図である。本発明の駆動回路を有する半導体表示装置を備えた半導体装置例の図である。無しきい値反強誘電性混合液晶の印加電圧−透過率特性を示すグラフである。

符号の説明

１０１ソース信号線側駆動回路（Ａ）
１０２シフトレジスタ回路
１０３バッファ回路
１０４ラッチ回路（１）
１０５ラッチ回路（２）
１０６セレクタ回路（１）
１０７レベルシフタ回路
１０８Ｄ／Ａ変換回路
１０９セレクタ回路（２）
１１０デジタルビデオデータ分割回路
１１１ソース信号線側駆動回路（Ｂ）
１１２ゲイト信号線側駆動回路（Ａ）
１１３シフトレジスタ回路
１１４バッファ回路
１１５ゲイト信号線側駆動回路（Ｂ）
１１６画素マトリクス回路

Claims

Ｎチャネル型ＴＦＴと複数のＰチャネル型ＴＦＴとを有するインバータ回路を有し、
前記複数のＰチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする半導体装置。
請求項１において、前記複数のＰチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする半導体装置。
Ｐチャネル型ＴＦＴと複数のＮチャネル型ＴＦＴとを有するインバータ回路を有し、
前記複数のＮチャネル型ＴＦＴは互いに並列に接続されていることを特徴とする半導体装置。
請求項３において、前記複数のＮチャネル型ＴＦＴそれぞれはチャネル幅が１００μｍ以下であることを特徴とする半導体装置。
請求項１乃至４のいずれか一において、前記インバータ回路の出力により画像信号をサンプリングすることを特徴とする半導体装置。
請求項１乃至４のいずれか一において、前記インバータ回路の出力により走査線を選択することを特徴とする半導体装置。
請求項１乃至６のいずれか一において、液晶素子を有することを特徴とする半導体装置。
請求項１乃至６のいずれか一において、エレクトロルミネセンス素子を有することを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はビデオカメラであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はスチルカメラであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はプロジェクタであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はヘッドマウントディスプレイであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はナビゲーション装置であることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はパーソナルコンピュータであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置は携帯情報端末であることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置はモバイルコンピュータであることを特徴とする半導体装置。
請求項１乃至８のいずれか一において、前記半導体装置は携帯電話であることを特徴とする半導体装置。