JP2005123647A - 半導体装置 - Google Patents

Abstract

【課題】 ＭＩＳ型ＦＥＴの駆動力を向上させる。
【解決手段】 第一導電型の半導体基板（１）と、該半導体基板上に形成されたゲート絶縁膜（３）と、このゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極（２）と、該半導体基板のゲート電極直下に位置するチャネル形成領域（４）の両側に形成された第二導電型のソース／ドレイン領域（５、６）とを備えたＭＯＳ型半導体装置において、前記ゲート絶縁膜（３）の厚さが酸化膜換算で２．５ｎｍ未満、前記ゲート電極（２）のゲート長が０．３μｍ以下で、前記ゲート電極のチャネル方向の長さ（Ｌｇ）と前記ゲート絶縁膜のシリコン膜換算厚さ（Ｔox）の関係が以下の関係
Ｌg ≦１０^(Tox-2.02) このときＬg の単位は（μｍ）
Ｔoxの単位は（ｎｍ）
を満足することを特徴とする半導体装置。
【選択図】 図１

Description

本発明は、半導体装置に関するもので、特に低電源電圧下での使用に適した微細、高性能ＭＯＳ型トランジスタに係わる。

ＭＯＳ型トランジスタは、特に、ＭＯＳＦＥＴの集積化技術の向上に伴い、ゲート長０．５μｍ以下の領域の検討が各所で進められている。１９７４年にはデナード（R.L.Dennard ）氏らによりＭＯＳＦＥＴの微細化のためのいわゆるスケーリング則が提唱されている。これは、素子のある構成要素（例えば、チャネル長）のサイズを縮小する場合、その他の構成要素も同じ比率で縮小することによって、トランジスタとしての動作特性を確保するという法則である。基本的に１９７０年代から９０年代初めにかけて続いてきたＭＯＳＬＳＩの高集積化は、この法則を基本にして実現されてきた。

しかし、より微細化が進み、各種の構成要素においても“物理的限界値”と言われるような限界値が近付き、その値を越えての縮小化は困難になりつつある。例えば、ゲート絶縁膜厚は３〜４ｎｍ程度が薄膜化の限界と一般には言われており、この膜厚以下では、ゲート電極とソース／ドレイン電極間のトンネリング電流が増大し、トランジスタとしての正常動作は実現できないことが知られている。

そこで、ゲート絶縁膜は３ｎｍ程度に固定し、その他の構成要素の縮小を考えるという手法が１９９３年フィエナ(Fiena）らにより提案されている（著者C.Fiegna,H.Iwai,T.Wada,T.Saito,E.Sangiorgio, and B.Ricco；論文名A new scaling methodology for the 0.1-0.025 um MOSFET,´Dig.of Tech. Papers,VLSISymp.；出典Technol.,Kyoto,pp.33-34,1993.)。その手法により同年小野(Ono）らにより０．０４μｍゲート長のトランジスタが実現されるに至っている（著者M.Ono,M.Saito,T.Yoshitomi,C.Fiegna,T.Ohguro,and H.Iwai；論文名Sub-50 nm gate length n-MOSFETs with 10 nm phosphorus source and drain junction ；出典IEDMTech.Dig.,pp.119-122,1993)。

ゲート絶縁膜厚３ｎｍかつゲート長０．０４μｍのトランジスタは次のように製造される。まず、ｐ型シリコン基板上に、ＬＯＣＯＳ（ Local Oxidation of Silicon ）法により、素子領域と、素子分離領域を形成した後、所望の閾値電圧が得られるようにチャネル形成領域にｐ型不純物（例えばＢ（ボロン））を導入する。

その後、ゲート酸化膜としてシリコン基板表面に３ｎｍの酸化膜を例えばＤｒｙＯ₂ 雰囲気中で８００℃、１０分の酸化により形成する。その後、Ｐ（リン）含有条件で例えばポリシリコンを１００ｎｍ堆積した後、レジストを塗布してパターニングでゲート電極を所望の長さに加工する。ソース／ドレイン形成領域へのｎ型不純物の導入は、ゲート電極側壁部に残したＰＳＧ膜（Ｐ（リン）含有シリコン酸化膜）からのＰの固相拡散により形成する。金属配線部と良好に接続をとること、及びトランジスタの短チャネル効果に影響しない部分の拡散層を低抵抗にする目的で、この後、ｎ型不純物をイオン注入法で例えば、５×１０¹⁵cm^-2導入する。このときの不純物拡散及び活性化のためのアニールは例えば１０００℃、１０秒という条件とする。その後、コンタクト部を開孔し、金属配線を施す。

このように製造したトランジスタは、ゲート側壁部下のソース／ドレイン拡散層のシート抵抗（ρｓ）が６．２ｋΩ／□、拡散長（つまり、ソース／ドレイン領域の深さ）はＳＩＭＳ分析の結果１０ｎｍであった。

しかしながら、上記従来のトランジスタは、ソース／ドレイン領域が浅いことによってその寄生抵抗が相対的に大きくなる。そのため、ゲート長縮小に相応する駆動力の向上が得られなかった。

本発明は上記従来技術の有する問題点に鑑みてなされたもので、その目的とするところは、駆動力が向上したＭＯＳ型半導体装置を提供することにある。

本発明は半導体装置は、第一導電型の半導体基板と、該半導体基板上に形成されたゲート絶縁膜と、このゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、該半導体基板のゲート電極直下に位置するチャネル形成領域の両側に形成された第二導電型のソース／ドレイン領域とを備えたＭＯＳ型半導体装置において、前記ゲート絶縁膜の厚さが酸化膜換算で２．５ｎｍ未満、前記ゲート電極のゲート長が０．３μｍ以下で、前記ゲート電極のチャネル方向の長さ（Ｌｇ）と前記ゲート絶縁膜のシリコン膜換算厚さ（Ｔox）の関係が以下の関係
Ｌg ≦１０^(Tox-2.02) このときＬg の単位は（μｍ）
Ｔoxの単位は（ｎｍ）
を満足することを特徴とする半導体装置であることを特徴とする。

本発明によれば、ゲート絶縁膜の厚さを２．５ｎｍ未満とし、ゲート長を０．３μｍ以下にし、ゲート電極のチャネル方向の長さとゲート絶縁膜のシリコン膜換算厚さを所定の関係を有するようにしたことにより、ホットキャリアストレス下での信頼性が向上するとともに、ソース／ドレイン電極からゲート電極へのトンネル電流Ｉg を減少させることができ、トランジスタ特性の向上を図ることができる。

以下に本発明の実施例について図面を参照しつつ説明する。図１（ａ）は本発明の一実施例に係るＭＯＳ型トランジスタの構造を示すものである。この図において、１は第一導電型（例えば、ｐ型）の半導体基板であり、この基板１上には酸化膜３を介してゲート電極２が形成されている。基板１におけるゲート電極２直下のチャネル形成領域４各側にはソース領域５及びドレイン領域６となる第一導電型とは逆導電型（例えば、ｎ+ 型）高濃度拡散層が形成されている。ゲート電極２には電源７、ドレイン領域６には電源８がそれぞれ接続されて使用されるものである。ゲート電極２のチャネル形成領域４の長さ方向の寸法となるゲート長Ｌg は０．３μｍ以下とされ、ゲート絶縁膜３の厚さＴoxは２．５ｎｍ未満とされる。本発明のゲート長Ｌg のトランジスタはコンダクタンスｇm の向上を図ると同時に、ドレイン領域６に流れ込むべき電流Ｉd1，Ｉd2のうちゲートへ流れ込むトンネル電流Ｉd2を減少させたものとなる。

図１（ｂ）に本発明の実施例の代表的な構造図及び各部の寸法を示す。ゲート電極のゲート長（Ｌg)は０．０９μｍ、ゲート絶縁膜厚（Ｔox）は１．５ｎｍ、ソース／ドレイン間の実効チャネル長（Ｌeff)は０．０５μｍ、チャネル近傍の拡散深さ（Ｘj)はソース、ドレインの他の領域に比べて浅く、３０ｎｍである。この実施例ではこのチャネル近傍の拡散層は、ゲート側壁に形成されたＰＳＧ膜から固相拡散により形成されており、いわゆるＳＰＤＤ（Solid Phase Diffused Drain）構造のＭＯＳトランジスタとなっている。

ここで本発明トランジスタの主要部の製造法についてまず説明する。
ゲート酸化膜は、従来法により半導体基板１上に素子領域及び素子分離領域を形成した後、急速ランプ加熱法にて８００℃、１０秒の条件で酸化を行う。これにより、１．５ｎｍという上記条件に適合した膜厚のゲート絶縁膜３を形成することができた。また、８５０℃１０秒の条件でゲート絶縁膜１．８ｎｍが形成できた。９００℃ ５秒の条件でゲート絶縁膜２．０ｎｍのものが形成できた。温度及び時間を選択することにより、２．５ｎｍ未満の所望の膜厚のゲート絶縁膜を形成することができた。その後、リン含有ポリシリコン膜を約１００ｎｍ堆積後、異方性エッチングによりパターニングし、所望のゲート長Ｌg のゲート電極を形成する。

ＨＦ処理を施した後、ＰＳＧ膜（リン含有シリコン酸化膜）からの固相拡散により３０ｎｍ拡散長のソース／ドレイン領域５，６が形成できた。図２はそのときの不純物濃度プロファイルを示すものである。そして、このような拡散層のシート抵抗ρｓは１．４ｋΩ／□にすることができた。なお、ＨＦ処理を施さない場合には６．２ｋΩ／□であった。

以降の工程は従来例と同様の方法にて作製する。上述した方法によりゲート長は最小のもので０．０６μｍが実現され、１０μｍ以下０．０６μｍまで、所望のサイズのゲート長のトランジスタが作製できた。また、ゲート酸化膜は厚さ１．５ｎｍをはじめ、２．５ｎｍ未満の所望の膜厚のものが実現された。なお、このゲート長及びゲート絶縁膜厚の値は透過型電子顕微鏡：ＴＥＭ（Transmission Electron Microscope）観察により確認することができる。

以上のように形成したＭＩＳ型ＦＥＴについて各種特性評価を行った結果を以下に説明する。

図３はホットキャリアストレス（Ｖｄ＝２．５Ｖ、Isubmax 条件）でのトランスコンダクタンス劣化のゲート酸化膜厚依存性を示している。この図に示すように、ゲート酸化膜厚が２．５ｍｍ未満の場合には相互コンダクタンスｇｍの劣化は、トンネル電流が生ずる限界値と従来称されてきた３ｎｍの場合の劣化量の１／２になり、トランジスタの寿命が２倍以上向上するため、２．５ｎｍ未満で使用されることが望ましい。

さらに、２．０ｎｍ以下で使用されれば、トランジスタの寿命は３倍以上向上する。したがって、２．０ｎｍで使用されればさらに望ましい。ゲート酸化膜３の厚さＴoxが２ｎｍ以下の場合にはゲート長Ｌg ＝０．１０μｍで１０％以下、ゲート長Ｌg ＝０．１４μｍｍで６％以下で落着くが、２．５ｎｍより大きくなると急激な劣化が見られた。

図４はトンネル電流Ｉg のゲート長Ｌg 依存性を示すものである。この図において、ゲート長Ｌg ０．３μｍ以下の場合、ゲート幅Ｗ＝１０μｍで酸化膜厚Ｔox＝１．５ｎｍで０．５μＡ未満、酸化膜厚Ｔox＝１．８ｎｍでは０．１未満に安定した。これに対し、ゲート長Ｌg ＝０．３μｍを越えると急激なゲート電流の増大が見られた。

図５はドレイン電流Ｉd0のゲート長Ｌg 依存性を示すものである。この図においては、Ｔox＝１．５ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝１．８ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝３．０ｎｍ，ｘj ＝１２ｎｍの場合（従来例）についてそれぞれ示している。この図に示すように、従来のものに比べて駆動力が約２倍に向上していることがわかる。

図６はトンネル電流Ｉg のゲート長Ｌg 依存性、図７はコンダクタンスｇｍのゲート長Ｌg 依存性、をそれぞれ示すものである。これらの図においては、ゲート酸化膜厚Ｔox＝１．５ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝１．８ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝３．０ｎｍ，拡散長ｘj ＝１２ｎｍの場合（従来技術）についてぞれぞれ示している。これらの図から明らかなように本発明のトランジスタは、同一ゲート長の従来のトランジスタと比べて１．５〜２倍良好な駆動力及びトランスコンダクタンスが得られていることが解る。さらに、このときのゲート電流はＬｇが０．３μｍ以下で駆動力に比べ１０⁴ 以下（４桁小さい）になり、動作上問題ないことが確認された。

図８は基板電流Ｉsub のゲート長Ｌg 依存性、図９は基板電流インパクトイオン化率のゲート長Ｌg 依存性について示すもので、これらはそれぞれトランジスタの信頼性に関する一つの指標となるものである。特に基板電流Ｉsub については図８（ｂ）において更にゲート長Ｌg をパラメータとし、Ｖg −Ｉsub 特性として表した。ここでは、ゲート酸化膜厚Ｔox＝１．５ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝１．８ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝３．０ｎｍ，拡散長ｘj ＝１２ｎｍの場合（従来）についてぞれぞれ示している。本発明のトランジスタは、従来のトランジスタに比べ基板電流、インパクトイオン化率は大きい。

図１７はトランスコンダクタンスｇｍの劣化（ストレス時間に対するトランスコンダクタンスの劣化）特性を示すものである。ここでは、従来のトランジスタとして、酸化膜厚Ｔox＝３．０ｎｍ、拡散長ｘj ＝１２ｎｍ、ゲート長Ｌg ＝０．１０μｍのものと、酸化膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝０．１７μｍのものとを対象とし、本発明のトランジスタとしては、酸化膜厚Ｔox＝１．５ｎｍ、拡散長ｘj ＝３０ｎｍ、ゲート長Ｌg ＝０．０９μｍのものと、酸化膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝０．１４μｍのものとを対象として試験を行った結果を示している。従来のトランジスタと本発明のトランジスタはおおむね同程度の時間依存性を有しているが、本発明のトランジスタはΔｇm ／ｇm の値自体が低く、ｇm の劣化特性の向上が確認された。

図１６はキャリア移動度の実効電界依存性を示すもので、これもトランジスタの信頼性の指標となるものである。Y.Toyoshima,H.Iwai,F.Matusoka,H.Hayashida,K,Maeguchi,and K.Kanzaki,´Analysis on gate-oxidethickness dependence of hot-carrior-induceddegradation in thin-gate oxide nMOSFETs,´IEEETrans.Electron Devices,vol.37,No.6,pp.1496-1503,1990. ）キャリア移動度（１／μeff ）を決定する要因としては、表面ラフネス散乱（１／μsr）、フォノン散乱（１／μph）、クーロン散乱（１／μｃ）があり、全体の移動度（１／μeff ）は、
ｌｎ（１／μeff ）＝ｌｎ（（１／μc ）＋（１／μsr）＋（１／μph））
で表される。グラフ中の破線は各要因によるキャリア移動度を示し、実線はそれらを総合したキャリア移動度を示している。

これは、図１７において、本発明のトランジスタが従来発明のトランジスタに比べてホットキャリア信頼性に優れていたのは、即ち劣化量（Δｇm ／ｇm ）が小さかったのは、図１２に示すように、ホットキャリアストレスによって生じた界面準位の増大が、モビリティの劣化による駆動力の低下を引き起こす効果が、ゲート酸化膜厚が薄くなるほど見えにくくなることによる。酸化膜厚の薄い場合には、チャネルの縦方向の電界が非常に強いため、モビリティは、表面ラフネス散乱に主に支配され、界面準位によるクーロン散乱の影響は、モビリティに現れにくくなる。

したがって、薄膜ゲート酸化膜ＭＯＳＦＥＴの場合、基板電流、インパクトイオン化率が大きいにもかかわらず、ストレス後の劣化の少ない良好な信頼性のトランジスタになったことが解る。

図１０は電流Ｉg ，Ｉd の電源電圧Ｖd ＝Ｖg 依存性を示すものである。ここでは、酸化膜厚Ｔox＝１．５ｎｍ、ゲート長Ｌg ＝０．１４μｍ、拡散長ｘj ＝３０ｎｍの場合を示している。本発明のトランジスタは、さらに、２．０Ｖ以下ではＩｇ／Ｉｄの比は、１×１０^-4以下となり、動作上問題ないことがわかる。また、１．５Ｖ以下では、上記の比は６×１０^-5程度以下となり、さらに高信頼性のトランジスタが実現できた。

図１１はドレイン電流Ｉd のゲート電圧Ｖg 依存性を示すものである。これは図１０に示す特性を持つトランジスタと同じトランジスタについて測定したものである。本発明のトランジスタは低電圧下においても従来報告例に比べ３〜５倍良好な駆動力が得られていることが確認された。

図１２はＩg ／Ｉd のドレイン電圧Ｖd 依存性を示すものである。この図に示すように、ドレイン電圧Ｖd が１．５Ｖ以下で６．０×１０^-5以下の良好な値が得られた。これに対し、ドレイン電圧Ｖd が１．５Ｖを越えると急激にトンネル電流Ｉg が増加し、特性が劣化していることがわかる。

したがって、１．５Ｖ以下の回路で使用されれば、本発明のトランジスタは良好な特性を持つことが解る。

また、本発明のトランジスタは１．２Ｖ以下の回路で使用された場合、チャネル電流に対するゲート電流Ｉg ／Ｉd は１．５Ｖ電源時に比べ約２５％低減し、性能が著しく向上する。図１０において、Ｉg ／Ｉd の値は１．５Ｖで約６×１０^-5に対して１．２Ｖに下げれば、４．５×１０^-5に低減する。ゲート電流Ｉg の値も約５０％低減した。

しかし、トランジスタの性能である相互コンダクタンスの値は、図２１に示すように１．５Ｖ １．０１０ｍｓ／ｍｍに対し、１．２Ｖに電圧を下げても９９５ｍｓ／ｍｍの値を持ち、１．５％の低下に留まる。したがって、１．２Ｖ以下の回路で使用されれば、１．５Ｖ電源時に比べ２５％のＩg ／Ｉd の向上により、さらに性能が飛躍的に向上する。

また、本発明のトランジスタは、０．５Ｖ以下の回路で使用されれば、図１０に示すように、ゲートリーク電流が１．５Ｖ動作時に比べ、１／２０以下に低減することが解る。また、チャネル電流に対するゲート電流も約８０％低減する。したがって、０．５Ｖ以下の回路にて本発明のトランジスタが使用されれば、さらに低消費電力で高性能のトランジスタが実現される。

図１３はＩd −Ｖd 特性のゲート長依存性、図１４はコンダクタンスｇｍのゲート長依存性を示すものである。ここでは、ゲート長Ｌg が１０μｍ（ａ）、０．１４μｍ（ｂ）、０．０９μｍ（ｃ）のときのＩｄ−Ｖｄ特性、ｇｍサブスレッショルド特性をそれぞれ示している。ゲート長１０μｍの従来のトランジスタに見られる顕著なゲートリーク電流が本発明の微細デバイスにおいては抑制され、しかもＬｇ＝０．０９μｍで、ｇｍ＝１０１０ｍＳ／ｍｍという高性能が得られていることがわかる。

図１５は電源電圧０．５Ｖ以下でのトランジスタ特性を示すものである。このときの電源電圧は０．５Ｖである。主要な特性について本発明及び従来のトランジスタの特性を対比して示す。同図（ａ）は本発明のトランジスタ特性、（ｂ）は従来のトランジスタ特性であって、それぞれについて、駆動力（Ｉd −Ｖd 特性、サブスレッショルド特性、（log Ｉd −Ｖg ）、トランスコンダクタンス（ｇm −Ｖg ）特性を示している。この図から明らかなように、本発明のトランジスタは従来のものよりも小さな電源電圧で大きなドレイン電流Ｉd が流れ、またコンダクタンスｇm も大きな値が得られており、総合的に特性が向上している。本発明のトランジスタは、その０．５Ｖという低い電源電圧においても７４６ｍＳ／ｍｍという優れたトランスコンダクタンスが得られている。

図２０はゲート長０．０９μｍ、ゲート酸化膜厚１．５ｎｍのときの本発明のトランジスタの相互コンダクタンスの電源電圧依存性である。０．５Ｖ動作においても８６０ｍｓ／ｍｍの非常に優れた相互コンダクタンスが得られている。

図２１、２２は本発明のトランジスタの相互コンダクタンス及び電流駆動力の電源電圧依存性を０．４μｍゲート長の従来トランジスタと比較したものである。０．４μｍトランジスタのゲート膜厚は９ｎｍである。

現在汎用の１５０ＭＨｚで動作するマイクロプロセッサでは、約０．４μｍのゲート長のＭＯＳＦＥＴが用いられており、このＦＥＴの場合、３．３Ｖ電源下で、２００ｍＳ／ｍｍ程度のトランスコンダクタンスを持っている。よって、配線容量や抵抗が低減しないと、当然高速化は図れないが、素子のトランスコンダクタンスからの類推でいくと、今回実現した高駆動力のＭＯＳＦＥＴは、現状の３．３Ｖ動作のトランジスタに比べ、１．５の低電圧下で、約５．７倍の高速化の可能性を持っていることになる。０．５Ｖの低電圧動作においても、８６０ｍＳ／ｍｍのトランスコンダクタンスを有することから、現在の３．３Ｖ動作に比べ、消費電力が約１／９になり、トランスコンダクタンスの比から５倍の高速化の可能性がある。

現在、商品化されているＬＳＩ（例えばＭＰＵマイクロプロセッサ等）は、３．３Ｖの電源電圧で、２００ＭＨｚのクロック周波数で動作している。

本発明のトランジスタは、低い電源電圧（例えば１．５Ｖあるいは０．５Ｖ）においても高い電流駆動力を持つ。したがって電源の低電圧化による低電源電圧化（注：消費電力（Ｐ）は、電圧（Ｖ）の２乗に比例するため、低消費電力動作には、電源電圧を下げることが有効である。しかし、一般には、電圧の低下は、トランジスタの電流駆動力の減少をもたらし、ＬＳＩとしては、動作速度の低下をまねく。）においてはも、ＬＳＩ動作の一層の高速化が可能である。

ＬＳＩの消費電力は次の式で表現することができる。
Ｐ＝ｋｆｃＶ_dd ² ＋（Ｉ_ls＋Ｉ_lg）Ｖ_dd
ここで、 Ｐ：消費電力
ｆ：クロック周波数
ｃ：容量
Ｖ_dd：電源電圧
Ｉ_ls：サブスレショルド特性できまるリーク電流
Ｉ_lg：ゲートリーク電流
この式において、第一項 ｋｆｃＶ_dd ² は、電荷の蓄積および消去（charge−discharge ）によって消費される電力であり、第二項（Ｉ_ls＋Ｉ_lg）は、トランジスタのリーク電流成分によって消費される電力である。
尚、クロック周波数ｆは、トランジスタの電流駆動力Ｉによって決まる値である。

電荷蓄積時間ｔは、
ｔ＝Ｑ／Ｉ＝ＣＶ／Ｉであり、ｆ＝Ｉ／ＣＶ
で示すことができる。

ここで、チップあたりの消費電力を１０Ｗ、チップ用トランジスタ数を３×１０⁶ 個として、本発明のトランジスタ及び従来構造のトランジスタの消費電力及びクロック周波数の関係を示す（図２５）。

ここで各トランジスタのしきい値電圧の設計は、しきい電圧１μＡ／μｍとして３．３Ｖ電源で０．６Ｖ、２．０Ｖ電源で０．４Ｖ、１．５Ｖ電源で０．３Ｖ、１．０Ｖ電源で０．２Ｖ、０．５Ｖ電源で０．１５Ｖ、０．３Ｖ電源で０．１Ｖとした。

消費電力（Ｐ）とクロック周波数（ｆ）の関係は、電荷の蓄積、消去で決まる領域及びリーク電流で決まる領域に分けることができる。

そして、図２５（ｂ）に示すように、リーク電流のうち、サブスレショルド特性で決まる成分は、各々のしきい値電圧から、値１．５Ｖ電源電圧では、しきい値電圧０．３Ｖであり、リーク電流による消費電力は、４．５ｍＷである。同様に、
１．０Ｖ電源電圧で ３０ｍＷ、
０．５Ｖ電源電圧で ４５ｍＷ、
０．３Ｖ電源電圧で １００ｍＷ
である。

一方、本発明のトンネルゲート酸化膜を用いた場合（Ｌg ＝０．１４μｍ、Ｔox＝１．５ｎｍ）のリーク電流は、１．５Ｖ電源で、６×１０^-8Ａ／μｍであり、１個あたりのトランジスタのゲート幅を１０μｍ、トランジスタ数を３×１０⁶ 個のとき、リーク電流による消費電力成分は、２．７Ｗとなる。

それぞれの場合についてまとめると、ゲート酸化膜厚１．５ｎｍで
Ｌg ＝０．１４μｍのとき、
１．５Ｖ電源電圧で ２．７Ｗ、
１．０Ｖ電源電圧で ６００ｍＷ、
０．５Ｖ電源電圧で ４５ｍＷ、
０．３Ｖ電源電圧で ６．３ｍＷ
Ｌg ＝０．０９μｍのとき、
１．５Ｖ電源電圧で ５４０ｍＷ、
１．０Ｖ電源電圧で １２０ｍＷ、
０．５Ｖ電源電圧で ９ｍＷ、
０．３Ｖ電源電圧で １．３ｍＷ
である。

一方図２５（ａ）に示すように、電荷の蓄積、消去によって決まる消費電力は、通常のＬg ＝０．４μｍ、Ｔox＝９ｎｍのトランジスタの３．３Ｖ動作を基準にすると、このトランジスタの駆動は０．４０ｍＡ／μｍである。

本発明のトランジスタは、Ｌg ＝０．１４μｍ、Ｔox＝１．５ｎｍのトランジスタでは、１．５Ｖ電源で消費電力は、１．２倍、クロック周波数は５．７倍である。０．５Ｖ動作では、消費電力は、０．０４７倍、クロック周波数は２．１倍である。

また、Ｌg ＝０．０９μｍ、Ｔox＝１．５ｎｍのトランジスタでは、１．５Ｖ動作で１．８倍の消費電力、８．６倍のクロック周波数になる。０．５Ｖ動作で０．１１倍の消費電力、４．９倍のクロック周波数になる。

また、上述のゲートリーク電流成分は、電荷の蓄積消去によって消費される本質的な消費電力成分に比べ約１桁小さく問題にならない。

したがって、図２６に示すように、２００ＭＨｚ、３．３Ｖ動作のＬＳＩに比べ、本発明のトランジスタでは、１．３Ｖ動作では、同じ消費電力で５倍の高周波動作（約１０００ＭＨｚ）０．５Ｖ動作では１／９の低消費電力化で５倍の高クロック動作が可能である。

また、２００ＭＨｚで動作させるならば、０．３Ｖまで電源電圧を下げ、消費電力を１／１００の１００ｍＷ以下にすることができる。

また、本トランジスタは、低電圧下でも高い相互コンダクタンスを持ち、高い電流駆動能力を持ったため（１．５Ｖで１，０１０ｍＳ／ｍｍ、０．５Ｖで８６０ｍＳ／ｍｍ、従来は３．３Ｖで２００ｍＳ／ｍｍ程度）、現行の５倍程度の高周波アナログ動作が低電圧下で可能となる。

例えば、１〜数１０ＧＨｚ動作の通信用の高周波アナログＩＣは、主にバイポーラやＧａＡｓなどのトランジスタを用いているが、これを本発明のＣＭＯＳで置き換えることが可能になる。

ＬＳＩの高集積化、高速化を達成するために、ＭＯＳ型トランジスタの微細化が、従来より行われてきている。もちろん高速化のためには、配線の低容量化、低抵抗化や、素子の寄生容量や寄生抵抗の低減化が重要であるが、素子自身の微細化も高駆動力化の大きなカギになる。今後、低消費電力化のために、より低電圧下でのデバイスの利用が求められているが、いかに低電圧下で高駆動力のトランジスタを形成するかが、重要な課題となる。

また、通常は、例えば文献（著者Ｇ．Ｇ．Shahidi ,J.Warnock,A.Acovic,P.Agnello,C.Blair,C.Bucelot,A.Burghartz,E.Crabbe,J.Cressler,P.Coane,J.Comfort,B.Davarl,S.Fischer,E.Ganin,S.Gittleman,J.Keller,K.Jenkins,D.Klans,K.Kiewtniak,T.Lu,P.A.McFarland,T.Ning,M.Polcari,S.Subbana,J.Y.Sun,D.Sunderland,A.C.Warren,C.Wong；論文名A HIGH PERFORMANCE 0.15 μｍ CMOS ；出典Dig. of Tech. Papers,VLSI Symp. on Tech.,Kyoto,PP.93-94,1993＝以下文献［ａ］という）に示されるように、通常、１．８Ｖ電源では、０．０５μｍチャネル長（ゲート長０．１０μｍと推定）のｎＭＯＳは４８０ｍＳ／ｍｍ以下、０．０６μｍチャネル長（ゲート長０．１４μｍと推定）のｐＭＯＳは２５０ｍＳ／ｍｍ以下の相互コンダクタンスｇｍが得られているにすぎない。したがって、この文献［ａ］のトランジスタでは１．５Ｖ電源においても、せいぜい上述の４８０ｍＳ／ｍｍ，２５０ｍＳ／ｍｍの値が得られるにすぎない。一方、文献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.A.Jenkins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignano,M.Rosenfield,M.G.R.Thomson,and M.Polcari ；論文名 High Performance 0.1μｍCMOS Device with 1.5V Power Supply；出典 IEDM Tech.Dig.,pp.127-130,1993 ＝以下文献［Ｃ］という）に示されるものでは１．５Ｖ電源で０．０９μｍチャネル長（ゲート長０．１４μｍと推定）のｎＭＯＳは６２０ｍＳ／ｍｍ、０．１１μｍチャネル長（ゲート長０．１９μｍと推定）のｐＭＯＳは２９０ｍＳ／ｍｍの値が得られているにすぎない。また、文献（著者Y.Mii.S.Rishton,Y.Teur,D.Kern,T.Lii,K.Lee,K.Jenkins,D.Quinlan,T.Brown Jr.,D.Danner,F.Sewell,and M.Polcari ；論文名High Performance 0.1μｍ nMOSFET´s with 10ps/stage Delay(85K) at 1.5Ｖ Power Supply ；出典Dig. of Tech.Pater,VLSI Symp. on Tech.,Kyoto,pp91-92,1993 以下、文献［Ｄ］）では電源電圧１．５Ｖで、０．０５μｍチャネル長（ゲート長０．１０μｍと推定）のｎＭＯＳで７４０ｍＳ／ｍｍの値が得られていることが示されている。また、例えば、文献（著者Y.Mii,S.Wind,Y.Lii,D.Klaus,and J.Bucchignano；論文名An Ultra-Low Power 0.1μｍ CMOS ；出典Dig. of Tech.Papers,VLSI Symp. on Tech.,Hawaii,pp.9-10,1994 ＝以下文献［Ｂ］という）に示されているものは、０．５Ｖ電源では０．１２μｍチャネル長（ゲート長０．１７μｍと推定）のｎＭＯＳで３４０ｍＳ／ｍｍ，０．１２μｍチャネル長（ゲート長０．２μｍと推定）のｐＭＯＳで１４０ｍＳ／ｍｍ以下の相互コンダクタンスｇｍが得られているにすぎない。また、高性能なｐチャネルＭＯＳＦＥＴの例としては、文献（著者Y.Taur,S.Cohen,S.Wind,T.Lii,C.Hsu,D.Quinlan,C.Chang,D.Buchanan,P.Agnello,Y.Mii,C.Reeves,A.Acovic,and V.Kesan；論文名 High Transconductance 0.1 μｍ pMOSFET：出典IEDM Tech.Dig.,pp.901-904,1992＝以下文献［Ｅ］）では、電源電圧１．５Ｖのとき、ゲート酸化膜厚３．５ｎｍ、実効チャネル長０．０８μｍ（ゲート長０．１５μｍと推定）で４００ｍＳ／ｍｍ，実効チャネル長０．１１μｍ（ゲート長０．１８μｍ）で３３０ｍＳ／ｍｍが報告されている。したがって、１．５Ｖ以上電源でｎＭＯＳが７４０ｍＳ／ｍｍ以上、ｐＭＯＳが４００ｍＳ／ｍｍ以上、１．２Ｖ以上の電源でｎＭＯＳが５４０ｍＳ／ｍｍ以上、ｐＭＯＳが２４５ｍＳ／ｍｍ以上、０．５Ｖ以上の電源でｎＭＯＳが３４０ｍＳ／ｍｍ以上、ｐＭＯＳが１４０ｍＳ／ｍｍ以上の性能を有するためには、トランジスタの構造として本発明の構成を有することが必要である。

同様に電流駆動力については、通常は例えば文献［Ｂ］に示されるように、０．５Ｖ電源ではｎＭＯＳは０．０５２ｍＡ／μｍ、ｐＭＯＳは０．０３２ｍＡ／μｍに留まっている。また、１．５Ｖ電源では文献［Ｃ］に示されるように、ｎＭＯＳは０．６５ｍＡ／μｍ，ｐＭＯＳは０．５１ｍＡ／μｍに留まっている。したがって、１．５Ｖ以上の電源でｎＭＯＳが０．６５ｍＡ／μｍ以上、ｐＭＯＳが０．５１ｍＡ／μｍ以上、１．２Ｖ以上の電源でｎＭＯＳが０．４７ｍＡ／μｍ以上、ｐＭＯＳが０．２２ｍＡ／μｍ以上、０．５Ｖ以上の電源でｎＭＯＳが０．０５２ｍＡ／μｍ以上、ｐＭＯＳが０．０３２ｍＡ／μｍ以上の駆動力を得るには、トランジスタの構造として本発明の構成を有することが必要である。

上述の相互コンダクタンス及び電流駆動力の値はいずれも室温における特性値である。

したがって、ある電源電圧（ＶDD）下でｎＭＯＳにおいて、
ｇｍ＞４００ＶDD＋１４０
ｐＭＯＳにおいて
ｇｍ＞２６０ＶDD＋１０
となる構造が本発明の特徴となる。単位はＶDD（Ｖ）、ｇｍ（ｍＳ／ｍｍ）である。

また、電流駆動力としては
ｎＭＯＳがＩd ＞０．５９８ＶDD−０．２４７
ｐＭＯＳがＩd ＞０．２６８ＶDD−０．１０２
となる構造が本発明の特徴となる。単位はＶDD（Ｖ）、Ｉd （ｍＡ）である。

また、これらの値については特にゲート長の値を記述していないが、いずれも０．１μｍ近辺の大きさである。

ＭＯＳＦＥＴの駆動力はゲート長を短くし、チャネルの電界を強くすることにより、電子や正孔の速度を上げる手法が駆動力向上に有効であることは、よく知られているが、ゲート長を短くし、チャネル電界を強くする方法においては、ゲート長が０．１μｍ、あるいは、それ以下で、原理的には、速度飽和（チャネルの電界がある程度強くなると、それ以上電界が強くなっていても電子や正孔の速度が飽和し向上しないという現象。）が生じ、高速化が飽和しつつあった。

微細ゲートのＭＯＳＦＥＴとして、昨年、ゲート長０．０４μｍの世界最小のｎＭＯＳＦＥＴを作製し、その室温動作を報告したが、その電流駆動力は、０．１μｍゲート長のトランジスタと比べて、２〜３割の向上に留まるものであった。

したがって、前述した相互コンダクタンス及び駆動力の値は、従来の方法では実現が困難で、本発明の構成を持つトランジスタで実現できるものである。

本発明のトンネリングゲート酸化膜を用いない通常のＭＯＳＦＥＴにおいては、ＮチャネルＭＯＳでは、実効チャネル長（Ｌeff ）０．０５μｍ、ゲート酸化膜厚（Ｔox）３．５ｎｍのデバイスで、１．５Ｖ電源電圧下で、相互コンダクタンス７４０ｍＳ／ｍｍ、の値が、得られている（文献［Ｄ］）。このトランジスタのゲート長（Ｌg ）は、０．１０μｍと推測できる。この相互コンダクタンスの値は、従来構造の０．１μｍゲート長ＭＯＳＦＥＴの最高性能である。また、上記従来構造の実効チャネル長０．１μｍ（ゲート長０．１５μｍと推測）トランジスタでは、相互コンダクタンス６２０ｍＳ／ｍｍの値が得られており、これも従来構造の０．１５μｍゲート長ＭＯＳＦＥＴで得られる最高性能であった。

本発明のＭＯＳＦＥＴの反転層容量は、表面キャリア濃度の見積りから、約０．５ｎｍのゲート酸化膜と等価である。

したがって本発明の２．５ｎｍ未満のゲート酸化膜を適用した構造のトランジスタにおいては、０．１μｍゲート長のデバイスにおいて、その相互コンダクタンスｇｍは、
ｇｍ＞７４０×（３．５＋０．５）／（２．５＋０．５）〜９９０ｍＳ／ｍｍ０．１５μｍゲート長のデバイスにおいて、
ｇｍ＞６２０×（３．５＋０．５）／（２．５＋０．５）〜８３０ｍＳ／ｍｍが実現できる。言い換えるならば、０．１μｍゲート長で９９０ｍＳ／ｍｍ ０．１５μｍゲート長で８３０ｍＳ／ｍｍ以上の相互コンダクタンスを得るには、本発明の基本要素である２．５ｎｍ未満のトンネルゲート酸化膜の適用が必要である。

また、同時に電流駆動力は、１．５Ｖ電源電圧下で０．６５ｍＡ／μｍが従来の最高性能である（文献［ｃ］）。この値は実効チャネル長Ｌeff ＝０．０９μｍのデバイスでの値である（ゲート長は０．１５μｍと推定）。また、この従来トランジスタ構造で、ゲート長０．１０μｍのデバイスを実現すると、電流駆動力は０．７７ｍＡ／μｍと推定できる。

したがって本発明の２．５ｎｍ未満のゲート酸化膜を適用した構造のトランジスタにおいては、その電流駆動力Ｉｄは０．１μｍゲート長のデバイスで
Ｉｄ＞０．７７×（３．５＋０．５）／（２．５＋０．５）
〜１．０ｍＡ／ｍｍ
０．１５μｍゲート長のデバイスで、
Ｉｄ＞０．６５×（３．５＋０．５）／（２．５＋０．５）
〜０．８７ｍＡ／ｍｍ
が実現できる。

逆に、１．５Ｖ電源電圧下で０．１μｍゲート長で１．０ｍＡ／ｍｍ、０．１５μｍゲート長で０．８７ｍＡ／ｍｍの電流駆動力を得るには、本発明の基本要素である２．５ｎｍ未満のトンネル酸化膜の適用が必須である。

また、高性能なｐチャネルＭＯＳＦＥＴの例としては、文献（［Ｅ］）では、電源電圧１．５Ｖのとき、ゲート酸化膜３．５ｎｍ、実効チャネル長０．０８μｍ（ゲート長０．１５μｍと推定）で４００ｍＳ／ｍｍ、０．５１ｍＡ／μｍ、実効チャネル長０．１１μｍ（ゲート長０．１８μｍ）で３３０ｍＳ／ｍｍ、０．４４ｍＡ／μｍが報告されている。

ｎチャネルＭＯＳＦＥＴのときと、同様に、本発明の２．５ｎｍ未満のゲート酸化膜を適用した構造のトランジスタでは、０．１５μｍゲート長で、５３３ｍＳ／ｍｍ、０．６８ｍＡ／μｍ、０．１８μｍゲート長で、４４０ｍＳ／ｍｍ、０．５９ｍＡ／μｍの高性能が実現できる。

それぞれのゲート長のデバイスにおいて、前記の示した値以上の性能を得るためには、本発明の基本要素である２．５ｎｍ未満のトンネル酸化膜の適用が必須である。

したがって、電源電圧Ｖddと相互コンダクタンスｇｍあるいは電流駆動力Ｉｄとの関係が、
ＮＭＯＳで
ｇｍ＞５３０×Ｖdd＋１９０
ＰＭＯＳで
ｇｍ＞３５０×Ｖdd＋１３
ＮＭＯＳで
Ｉｄ＞０．８０×Ｖdd−０．３３
ＰＭＯＳで
Ｉｄ＞０．３６×Ｖdd−０．１４
（単位はＶdd（Ｖ）、ｇｍ（ｍＳ／ｍｍ））
を満たすようなトランジスタを実現するためには、本発明の基本要素である２．５ｎｍ未満のゲート酸化膜の適用が不可欠である。

以上のように、本発明により従来に比べ駆動力、信頼性ともに良いトランジスタが実現できた。

以上はシリコン酸化膜をゲート絶縁膜に用いる説明してきたが、本発明はそれと同等のゲート容量を有する絶縁膜、を用いても、同様の効果がある。絶縁膜としては、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、シリコン窒化酸化膜（ＳｉＯx Ｎy ）シリコン窒化膜とシリコン酸化膜の積層膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ，Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，Ｓｉ3 Ｎ4 ／ＳｉＯ2 ／Ｎ4 ）あるいはタンタルオキサイド（Ｔa Ｏx ）、チタン酸ストロンチウム膜（ＴｉＳｒｘＯy ）それらとシリコン酸化膜、シリコン窒化膜との積層膜等がある。これらの絶縁膜のゲート容量がシリコン酸化膜換算で、シリコン酸化膜厚２．５ｎｍ未満と同等であれば、本発明の効果が得られる。例えば、図２７はシリコン窒化膜の比誘電率７．９はシリコン酸化膜３．９の約２倍であり、シリコン窒化膜を用いる場合は、膜厚５ｎｍ未満の場合において本発明の効果が得られる。前述したいずれの絶縁膜を用いる場合において、このゲート絶縁膜中をトンネルリーク電流が流れても、シリコン酸化膜中をトンネル電流が流れる絶縁膜厚でトランジスタを構成するという要旨と一致しており、同等の効果がある。また、上述のシリコン酸化膜２．５ｎｍ未満と同等のゲート容量を有する絶縁膜であれば、トンネル電流が流れない絶縁膜を用いることができる。この場合は消費電力が低減し、さらに低消費電力で高性能なトランジスタが実現できる。

例えば、トランジスタ１個あたり、１０^-8Ａのゲートトンネルリークを持つＭＯＳＦＥＴを１００万個集積した場合、１０ｍＡの電力が消費される。一方、トンネル電流が流れないトランジスタを使用した場合には、この１０ｍＡの消費電力が抑えられ、ＬＳＩとしての性能の向上を図ることができる。

また本発明のトランジスタは、半導体装置の一部に使用されると、高性能かつ安価な半導体装置が実現する。

図１８は、半導体装置の一部に本発明のトランジスタを使用した半導体装置の概略図である。特に大電流で駆動することが要求される周辺回路の部分に、図１８（ｂ）に示すように本発明トランジスタを用いると良い。このような半導体装置は、次のような製造法で作製できる。

従来法により半導体基板上に素子領域及び素子分離領域を形成したのち、例えば炉酸化法にて８００℃酸素雰囲気でシリコン表面を酸化し、４ｎｍの第１のシリコン酸化膜を形成する。その後、本発明トランジスタ形成領域のみ前記第１のシリコン酸化膜を除去する。その後、急速ランプ加熱法にて所望の膜厚の第２のシリコン酸化膜を形成する。以降の工程は前述した本発明のトランジスタの形成方法と同様の工程を経て作製する。

このように作製した半導体装置は、大電流で駆動されるトランジスタが要求される領域に本発明で作製した高性能なトランジスタが形成され、全体として優れた半導体装置になる。従来、例えば高速論理デバイスにおいては、図１９に示すように周辺回路部分（Ｉ／Ｏ部）をバイポーラトランジスタで形成し、内部論理回路をＣＭＯＳトランジスタで形成し、高速化を図った。

本発明を用いることで、ＣＭＯＳのプロセスのみで作製が可能になり、安価に高性能な素子を実現することができた。

また、本発明のトランジスタは、ゲート絶縁膜が２．５ｎｍ未満と非常に薄いため、ＬＳＩ動作時において、突発的なゲート電圧の印加、ノイズ等により、過度の即ち電源電圧を超える電圧が印加される状況が生じた場合、ゲート破壊と称される絶縁破壊を生じ、ＭＯＳＦＥＴとして良好な作用ができなくなるという問題が起こる。

図２９は本発明のトランジスタ９のゲートに絶縁破壊の保護回路として金属／シリコン層からなるショットキーダイオード１１を接続した構造を示す。このショットキーダイオードは、本発明のトランジスタ９よりも耐圧が低いものである。

ショットキーダイオード９としてはｎ型シリコンあるいはｐ型シリコンいずれを用いることができる。金属としてはＡｌ，Ｗ，Ｔｉ，Ｍｏ，Ｎｉ，Ｖ，Ｃｏ等を主成分とするものを用いることもできる。

ショットキーダイオードのない構造に比べ、ノイズ等の過度の電圧が印加された場合において、ショットキーダイオードが破壊し、過電流を生ずることにより、本発明のトランジスタ９のゲート絶縁膜が破壊されることを防ぐことができる。
即ち、本発明のトランジスタを用いた静電破壊に強い半導体装置が実現できる。

本実施例においては、特にｎＭＯＳＦＥＴの例を用いて説明したが、本構造は同様にｐＭＯＳＦＥＴにも応用ができる。この場合、ゲート側壁部はＢＳＧ（Ｂ（ボロン）含有シリコン酸化膜）で形成し、浅いｐ型のソース／ドレイン領域を形成すればよい。これは文献（著者M.Saito,T.Yoshitomi,H.Hara,M.Ono,Y.Akasaka,H.Nii,S.Matsuda,H.S.Momose,Y.Katsumata,and H.Iwai；論文名P-MOSFETs with Ultra-Shallow Solid-Phase-Diffused Drain Structure Produced by Diffusion from BSG Gate-Sidewall ；出典IEEE Trans.Electron Devices,vol.ED-40,no.12,pp.2264-2272,December,1993）において報告されている。

また、上述のように、ＢＳＧ側壁からの固相拡散技術でなく、通常のＢ（ボロン）原子のイオン打込み法によりソース／ドレイン拡散層を作製しても良い。

図２４は、イオン打込み法でソース／ドレイン拡散層を形成したｐ型ＭＯＳＦＥＴの電気的特性である。このときゲート酸化膜厚は１．５ｎｍ、ゲート長は０．２μｍである。本発明で作製されたｐＭＯＳＦＥＴは１．５Ｖ電源で０．４１ｍＡ／μｍの電流駆動力、及び４０８ｍＳ／ｍｍの相互コンダクタンスを有し、文献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.A.Jenkins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignano,M.G.R.Thomson,and M.Polcari；論文名“High Performance 0.1μｍCMOS Devices with 1.5V Power Supply;出典IEDM Tech. Dig.,pp.127-130,1993)において報告されている０．２μｍゲート長ｐＭＯＳＦＥＴの性能値約２００ｍＳ／ｍｍを大幅に上回る高い性能を持つ。またこのＴｒは、０．５Ｖ電源で０．０６ｍＡ／μｍの駆動力と約３５０ｍＳ／ｍｍの相互コンダクタンスが得られている。

また、本実施例においては、拡散層深さ３０ｎｍの例を用いて説明したが、拡散及び活性化のためのアニール条件を７００℃から１，１００℃の間で適宜温度と時間を選択することにより、所望の拡散層深さを自由に選ぶことができる。

図２３はチャネル電流Ｉd に占めるゲート電流Ｉg の比率Ｉg ／Ｉd が酸化膜厚Ｔoxとゲート長Ｌg でどう変化するか示したものである。比率Ｉg ／Ｉd が同一になるのは酸化膜厚１．５ｎｍの場合に比べ、２０％厚い１．８ｎｍの場合では、ゲート長は膜厚１．５ｎｍのときの１／２まで短くした場合に、同じ量のリーク電流を生ずることが解る。

図１２に示すように、Ｉg ／Ｉd が急激に増大するポイントである６×１０^-5を限界値として、それ以下の特性となるゲート長Ｌg 、絶縁膜厚Ｔoxが好ましいとすると、下記の式が成立する。限界の６×１０^-5Ｉg ／Ｉd 比のあるとき、
Ｔox（ｎｍ）＝ｌｏｇＬg （μｍ）＋２．０２
したがって、ある絶縁膜厚Ｔox（ｎｍ）のときに許容されるゲート長Ｌg （μｍ）は、
Ｌg ≦１０^(Tox-2.02)
ＬＳＩの集積度向上のために消費電力となるゲート電流をさらに低減し、１００万個（１Ｍ（メガ）ｂｉｔ）のメモリに応用される場合、ＬＳＩとしての消費電力への影響を１０ｍＡ程度とする。１個あたりのトランジスタのゲート電流として許容されるのは１０^-8Ａ／μｍとすると、図６より、この図は１０μｍゲート幅あたりのゲート電流で記述してあるので、１０^-8Ａ／μｍとなるのはＴox＝１．５ｎｍのとき、０．１５μｍ、Ｔox＝１．８ｎｍのとき０．３０μｍである。
Ｔox（ｎｍ）＝ｌｏｇＬg （μｍ）＋２．３２
したがって、ある膜厚で許容されるゲート長Ｌg （μｍ）の値は
Ｌg ≦１０^(Tox-2.32)
であれば、さらに性能が向上し、集積度の高いＬＳＩに応用できる。

図２７は通常のトンネルゲート酸化膜ＭＯＳＦＥＴに用いられる各種厚さＴｏｘを有するゲート絶縁膜についてＩｇ−Ｖｇ特性を示すもので、同図（ａ）と同図（ｂ）とは横軸（Ｖｇ軸）が前者よりも後者を伸長させたものとしている。これにより、同図（ａ）は同図（ｂ）よりも、より多くの種類のゲート絶縁膜について特性を示している。また、同図（ｂ）は同図（ａ）よりもゲート絶縁膜の種類を限定しその限定された種類のゲート絶縁膜についての特性を詳細に示している。本特性は比較的広い面積（１１０μｍ×１００μｍ）のＭＯＳキャパシタにて測定されたもので、この特性の絶縁膜をＭＯＳＦＥＴに用いる際には図２８に示すようにゲート面積の微細化によって本リーク電流は減少することが知られている。

図２９はトンネルゲート酸化膜をＭＯＳＦＥＴに適用した場合のゲートリーク電流とゲート長との関係を示すものである。この図に示すようにＭＯＳＦＥＴに用いる場合にはゲート長Ｌｇに応じてリーク電流が減少することが知られているが、Ｌｇの−１乗よりＬｇに対する依存性が大きい。したがって、短いゲート長のみで回路を構成する場合、長いＬｇのトランジスタに比べリーク電流による消費電力の増大を抑制できる。

図３０は本発明のＭＯＳＦＥＴを従来のものと対比して示すものであり、同図（ａ）は本発明に係るＭＯＳＦＥＴ、同図（ｂ）は従来のＭＯＳＦＥＴである。同図（ｂ）に示すゲート長のＭＯＳＦＥＴ１３と同等の性能を持ち、かつ消費電力の少ない回路を構成する場合、同図（ａ）に示すように、微細ゲート長ＭＯＳＦＥＴ１２を適宜直列に繋げることによって、所望の駆動力を有する回路を実現することができる。本構成により、従来構造で問題であったリーク電流を十分抑え、低消費電力に適した半導体装置を実現できることとなる。

本発明の一実施例に係るＭＯＳ型トランジスタの構造を示す素子断面図。 図１に示すトランジスタの不純物濃度プロファイル図。 同トランジスタのホットキャリアストレス（Ｖｄ＝２．５Ｖ、Isubmax 、１０００秒ストレス印加）下のトランスコンダクタンスの劣化量のゲート酸化膜厚依存性を示す曲線図。 同トランジスタのトンネル電流Ｉg のゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。 同トランジスタのドレイン電流Ｉd0のゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。 同トランジスタのトンネル電流Ｉg のゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。 同トランジスタのコンダクタンスｇｍのゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。 同トランジスタの基板最大電流Ｉsubmaxのゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）（ａ）及びトランジスタの基板電流Ｉsub のゲート電圧依存性を示す曲線図（Ｗ＝１０μｍ）（ｂ）。 同トランジスタのインパクトイオン化率のゲート長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。 同トランジスタの電流Ｉg ，Ｉd の電源電圧Ｖd ＝Ｖg 依存性を示す曲線図（Ｌｇ＝０．１４μｍ，Ｗ＝１０μｍ）。 同トランジスタのドレイン電流Ｉd の電源電圧Ｖd ＝Ｖg 依存性を示す曲線図。 同トランジスタのＩg ／Ｉd の電源電圧（Ｖd ＝Ｖｇ）依存性を示す曲線図。 同トランジスタのＩd −Ｖd 特性のゲート長依存性を示す曲線図。 同トランジスタのコンダクタンスｇｍのゲート長依存性を示す曲線図。 本発明のトランジスタの主要な特性について従来のトランジスタの特性を対比して示す曲線図（電源電圧０．５Ｖ）。 キャリア移動度の実効電界依存性を示す曲線図。 本発明の一実施例に係るＭＯＳ型トランジスタのコンダクタンスｇｍの劣化（ストレス時間に対するトランスコンダクタンスの劣化）特性を示す曲線図。 本発明による半導体装置の例、全領域の半導体装置を本発明のＭＯＳＦＥＴで作製した半導体装置（ａ）、一部の領域で本発明のＭＯＳＦＥＴを作製した半導体装置（ｂ）、及び周辺部領域で本発明のＭＯＳＦＥＴを作製した半導体装置（ｃ）の構成を示す概略説明図。 バイポーラトランジスタとＣＭＯＳトランジスタで形成した高速半導体装置の従来例の構成を示す概略説明図。 Ｌg ＝０．０９μｍ、Ｔox＝１．５ｎｍトランジスタの相互コンダクタンスの電圧依存性を示す曲線図。 相互コンダクタンスの電源電圧依存性を示す曲線図。 単位あたり電流駆動力の電源電圧依存性を示す曲線図。 ゲート長Ｌg に対するチャネル電流に対するゲート電流比Ｉg ／Ｉd を示す曲線図。 Ｔox＝１．５ｎｍ、Ｌg ＝０．２μｍ ｐＭＯＳトランジスタの特性（Ｉd −Ｖd 特性（ａ）、ｇｍ−Ｖg 特性（ｂ））を示す曲線図。 Ｌg ＝０．４μｍ、Ｔox＝９ｎｍトランジスタ（従来例）、Ｌg ＝０．１μｍ、Ｔox＝３ｎｍトランジスタ（従来例）、Ｌg ＝０．１４μｍ及びＬg ＝０．０９μｍ、Ｔox＝１．５ｎｍトランジスタ（本発明）について、クロック周波数と電荷の蓄積消去及びサブスレショルドリークで決まる消費電力との関係（ａ）、クロック周波数とゲートリーク電流で決まる消費電力成分との関係（ｂ）をそれぞれ示す曲線図。 Ｌg ＝０．４μｍ、Ｔox＝９ｎｍトランジスタ（従来例）、Ｌg ＝０．１μｍ、Ｔox＝３ｎｍトランジスタ（従来例）、Ｌg ＝０．１４μｍ及びＬg ＝０．０９μｍ、Ｔox＝１．５ｎｍトランジスタ（本発明）について、全てのトランジスタと同一消費電力、あるいは同一クロック周波数条件としたときの消費電力とクロック周波数との関係を示す曲線図。 通常のトンネルゲート酸化膜ＭＯＳＦＥＴに用いられる各種厚さＴｏｘを有するゲート絶縁膜についてＩｇ−Ｖｇ特性を示すもので、より多くの種類のゲート絶縁膜について示す曲線図（ａ）及びゲート絶縁膜厚の種類を限定しその限定された種類のゲート絶縁膜について詳細に示す曲線図（ｂ）。 本発明によるゲート絶縁膜保護を図ったＭＯＳＦＥＴを用いた半導体装置の構造を示す回路図。 ゲート絶縁膜Ｔoxが１．５ｎｍのＭＯＳＦＥＴについてＬg −Ｉg 特性を示す曲線図。 本発明によるゲートリーク電流の減少を図ったＭＯＳＦＥＴを用いた半導体装置の構造を示す回路図。

符号の説明

１ 半導体基板
２ ゲート電極
３ ゲート酸化膜
４ チャネル形成領域
５ ソース領域
６ ドレイン領域
７ ゲート電源
８ ドレイン電源
９ 通常のゲート長を有するＭＯＳＦＥＴ
１０ 低電圧電源
１１ ショットキーダイオード
１２ 微細ゲート長を有するＭＯＳＦＥＴ

Claims (3)

1. 第一導電型の半導体基板と、
   該半導体基板上に形成されたゲート絶縁膜と、
   このゲート絶縁膜を介して前記半導体基板上に形成されたゲート電極と、
   該半導体基板のゲート電極直下に位置するチャネル形成領域の両側に形成された第二導電型のソース／ドレイン領域とを備えたＭＯＳ型半導体装置において、
   前記ゲート絶縁膜の厚さが酸化膜換算で２．５ｎｍ未満、前記ゲート電極のゲート長が０．３μｍ以下で、前記ゲート電極のチャネル方向の長さ（Ｌｇ）と前記ゲート絶縁膜のシリコン膜換算厚さ（Ｔox）の関係が以下の関係
   Ｌg ≦１０^(Tox-2.02) このときＬg の単位は（μｍ）
   Ｔoxの単位は（ｎｍ）
   を満足することを特徴とする半導体装置。
2. 前記ゲート電極のチャネル方向の長さ（Ｌｇ）と前記ゲート絶縁膜のシリコン膜換算厚さ（Ｔox）の関係が以下の関係
   Ｌg ≦１０^(Tox-2.３2) このときＬg の単位は（μｍ）
   Ｔoxの単位は（ｎｍ）
   を満足することを特徴とする請求項１に記載の半導体装置。
3. 一部に請求項１または２の半導体装置を含むことを特徴とする半導体集積回路装置。

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