JPH11111978A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11111978A JPH11111978A JP9267035A JP26703597A JPH11111978A JP H11111978 A JPH11111978 A JP H11111978A JP 9267035 A JP9267035 A JP 9267035A JP 26703597 A JP26703597 A JP 26703597A JP H11111978 A JPH11111978 A JP H11111978A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- film
- oxide film
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＬＳＩのスタンバイ電流を低減させ、高集積
化を可能にする。 【解決手段】 ＭＯＳ構造においてゲート絶縁膜（１
５）の厚さを３ｎｍ未満とし、ゲート電極（１６）をト
ランジスタの導電型いかんにかかわらず高濃度にドープ
されたｐ型不純物を含むシリコン膜により形成してい
る。ダイレクトトンネリングリーク電流を減少させるこ
とができ、高集積化した場合でもスタンバイ電流を減少
させることができる。
化を可能にする。 【解決手段】 ＭＯＳ構造においてゲート絶縁膜（１
５）の厚さを３ｎｍ未満とし、ゲート電極（１６）をト
ランジスタの導電型いかんにかかわらず高濃度にドープ
されたｐ型不純物を含むシリコン膜により形成してい
る。ダイレクトトンネリングリーク電流を減少させるこ
とができ、高集積化した場合でもスタンバイ電流を減少
させることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関す
るもので、特に低電源電圧下での動作に適したＭＯＳ型
トランジスタに関する。
るもので、特に低電源電圧下での動作に適したＭＯＳ型
トランジスタに関する。
【０００２】
【従来の技術】電子機器の携帯化や省エネルギー化の観
点から、消費電力を低減させる要求が厳しくなってお
り、このために、低電圧で動作する半導体装置の開発が
行われている。一つの解決手段として、ゲート絶縁膜３
ｎｍ以下で、いわゆるダイレクトトンネリング電流を生
ずる領域の絶縁をＭＯＳ型トランジスタに適用すること
が提案されている。例えば、著者Ｈ．Ｓ．Ｍｏｍｏｓｅ
他、出典ＩＥＤＭ技術ダイジェスト、ｐｐ．５９３−５
９６、１９９４、あるいは、同じ著者の出典ＩＥＥＥ紀
要、電子装置（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、
ｖｏｌ．４３、Ｎｏ．８、ｐｐ．１２３３−１２４２、
１９９６などである。
点から、消費電力を低減させる要求が厳しくなってお
り、このために、低電圧で動作する半導体装置の開発が
行われている。一つの解決手段として、ゲート絶縁膜３
ｎｍ以下で、いわゆるダイレクトトンネリング電流を生
ずる領域の絶縁をＭＯＳ型トランジスタに適用すること
が提案されている。例えば、著者Ｈ．Ｓ．Ｍｏｍｏｓｅ
他、出典ＩＥＤＭ技術ダイジェスト、ｐｐ．５９３−５
９６、１９９４、あるいは、同じ著者の出典ＩＥＥＥ紀
要、電子装置（Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、
ｖｏｌ．４３、Ｎｏ．８、ｐｐ．１２３３−１２４２、
１９９６などである。
【０００３】このようなＭＯＳ構造では、ゲート長が短
くなるにつれてゲート電流が減少するが、逆にチャネル
電流が増大するため、微細ゲート長のＭＯＳＦＥＴでも
正常なトランジスタ動作をすることが知られている。
くなるにつれてゲート電流が減少するが、逆にチャネル
電流が増大するため、微細ゲート長のＭＯＳＦＥＴでも
正常なトランジスタ動作をすることが知られている。
【０００４】これらの報告に記載された装置の場合、ゲ
ート電極はｎ＋型ポリシリコンとなっている。これは、
ｎチャネルＭＯＳＦＥＴにおける閾値制御が容易である
ためである。
ート電極はｎ＋型ポリシリコンとなっている。これは、
ｎチャネルＭＯＳＦＥＴにおける閾値制御が容易である
ためである。
【０００５】図４および図５に従来のｎ＋ゲートを採用
したＭＯＳＦＥＴの特性を示す。図４はゲート電圧をパ
ラメータとしてドレイン電圧を変化させたときのｎチャ
ネルＭＯＳＦＥＴのゲート電流を示すグラフ、図５はゲ
ート電圧をパラメータとしてドレイン電圧を変化させた
ときのｐチャネルＭＯＳＦＥＴのゲート電流を示すグラ
フである。
したＭＯＳＦＥＴの特性を示す。図４はゲート電圧をパ
ラメータとしてドレイン電圧を変化させたときのｎチャ
ネルＭＯＳＦＥＴのゲート電流を示すグラフ、図５はゲ
ート電圧をパラメータとしてドレイン電圧を変化させた
ときのｐチャネルＭＯＳＦＥＴのゲート電流を示すグラ
フである。
【０００６】
【発明が解決しようとする課題】しかしながら、図４お
よび図５から明らかなように、このようなｎ＋型ポリシ
リコンを用いた従来の微細ＭＯＳＦＥＴではゲート電流
の減少が見られるものの、電源電圧１．５Ｖを用いた場
合、ゲート長が０．１μｍオーダーのデバイスにおいて
も、５×１０−９Ａ／μｍ程度のリーク電流が存在す
る。このリーク電流はこのような微細なＭＯＳＦＥＴを
多数集積してＬＳＩを形成しようとすると、スタンバイ
電流を増加させ、集積化を困難にするという問題があ
る。
よび図５から明らかなように、このようなｎ＋型ポリシ
リコンを用いた従来の微細ＭＯＳＦＥＴではゲート電流
の減少が見られるものの、電源電圧１．５Ｖを用いた場
合、ゲート長が０．１μｍオーダーのデバイスにおいて
も、５×１０−９Ａ／μｍ程度のリーク電流が存在す
る。このリーク電流はこのような微細なＭＯＳＦＥＴを
多数集積してＬＳＩを形成しようとすると、スタンバイ
電流を増加させ、集積化を困難にするという問題があ
る。
【０００７】本発明はこのような問題を解決するために
なされたもので、微細トランジスタのスタンバイ電流を
低減させ、高集積化を可能にすることを目的とする。
なされたもので、微細トランジスタのスタンバイ電流を
低減させ、高集積化を可能にすることを目的とする。
【０００８】
【課題を解決するための手段】本発明によれば、半導体
基板上にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極直下に位置するチャネル形成領域の
両側の基板中に形成されたソース／ドレイン領域とを備
えた半導体装置において、前記ゲート絶縁膜の厚さがシ
リコン酸化膜換算で３ｎｍ未満で、かつ前記ゲート電極
がｐ型不純物を含有するシリコン酸化膜からなることを
特徴とするものである。
基板上にゲート絶縁膜を介して形成されたゲート電極
と、このゲート電極直下に位置するチャネル形成領域の
両側の基板中に形成されたソース／ドレイン領域とを備
えた半導体装置において、前記ゲート絶縁膜の厚さがシ
リコン酸化膜換算で３ｎｍ未満で、かつ前記ゲート電極
がｐ型不純物を含有するシリコン酸化膜からなることを
特徴とするものである。
【０００９】半導体装置は、前記ソース／ドレイン領域
がｐ型不純物拡散層であるｐチャネルＭＯＳトランジス
タあるいは相補型ＭＯＳ半導体装置であることが好まし
い。
がｐ型不純物拡散層であるｐチャネルＭＯＳトランジス
タあるいは相補型ＭＯＳ半導体装置であることが好まし
い。
【００１０】ゲート絶縁膜はシリコン酸化膜、シリコン
窒化膜、シリコン窒化酸化膜、タンタルオキサイド膜、
チタン酸ストロンチウム膜のいずれかあるいはそれらの
積層膜からなることが好ましい。
窒化膜、シリコン窒化酸化膜、タンタルオキサイド膜、
チタン酸ストロンチウム膜のいずれかあるいはそれらの
積層膜からなることが好ましい。
【００１１】
【発明の実施の形態】以下本発明の実施の形態のいくつ
かを説明する。
かを説明する。
【００１２】図１は本発明の第１の実施の形態にかかる
ＭＯＳトランジスタの構造を示すものであり、ここでは
ＣＭＯＳ構成となっている。ｐ型半導体基板１１の表面
部にはｐウェル１２およびｎウェル１３が形成されてお
り、これらの境界部には素子分離膜１４が形成されてい
る。
ＭＯＳトランジスタの構造を示すものであり、ここでは
ＣＭＯＳ構成となっている。ｐ型半導体基板１１の表面
部にはｐウェル１２およびｎウェル１３が形成されてお
り、これらの境界部には素子分離膜１４が形成されてい
る。
【００１３】各ウェルの表面の一部には厚さ２．５ｎｍ
のゲート酸化膜１５を介してボロンイオンを高濃度に含
むポリシリコンでなるゲート電極１６が形成されてお
り、このゲート直下の半導体基板内のチャネル領域の両
側にはそれぞれソース／ドレインとなる不純物拡散領域
が形成されている。すなわち、ｐウェル１２内にはそれ
ぞれソース、ドレインとなるｎ＋不純物拡散領域１７、
１８がチャネル領域分離隔して形成されてｎチャネルＭ
ＯＳトランジスタを形成しており、ｎウェル１３内には
それぞれソース、ドレインとなるｐ＋不純物拡散領域１
９、２０がチャネル領域分離隔して形成されてｐチャネ
ルＭＯＳトランジスタを形成している。なお、ゲート電
極１６の上面に低抵抗化のために高融点金属シリサイド
膜２１を形成するようにしても良い。
のゲート酸化膜１５を介してボロンイオンを高濃度に含
むポリシリコンでなるゲート電極１６が形成されてお
り、このゲート直下の半導体基板内のチャネル領域の両
側にはそれぞれソース／ドレインとなる不純物拡散領域
が形成されている。すなわち、ｐウェル１２内にはそれ
ぞれソース、ドレインとなるｎ＋不純物拡散領域１７、
１８がチャネル領域分離隔して形成されてｎチャネルＭ
ＯＳトランジスタを形成しており、ｎウェル１３内には
それぞれソース、ドレインとなるｐ＋不純物拡散領域１
９、２０がチャネル領域分離隔して形成されてｐチャネ
ルＭＯＳトランジスタを形成している。なお、ゲート電
極１６の上面に低抵抗化のために高融点金属シリサイド
膜２１を形成するようにしても良い。
【００１４】このような位置関係は従来のＭＯＳトラン
ジスタと類似するが、この実施の形態にあっては、ゲー
ト酸化膜の厚さＴoxはシリコン酸化膜換算で３ｎｍ未満
であること、およびゲート電極がトランジスタの導電型
にかかわらずｐ＋型不純物を含有するものとなっている
点に特徴がある。
ジスタと類似するが、この実施の形態にあっては、ゲー
ト酸化膜の厚さＴoxはシリコン酸化膜換算で３ｎｍ未満
であること、およびゲート電極がトランジスタの導電型
にかかわらずｐ＋型不純物を含有するものとなっている
点に特徴がある。
【００１５】図１に示す半導体装置は周知の製造技術を
用いて次のようにして製造することができる。
用いて次のようにして製造することができる。
【００１６】ｐ型シリコン基板の表面部にｐウェルおよ
びｎウェルを形成した後、選択酸化法であるＬＯＣＯＳ
法により素子分離を行い、チャネル形成予定領域に所望
の閾値電圧が得られるように不純物を導入する。
びｎウェルを形成した後、選択酸化法であるＬＯＣＯＳ
法により素子分離を行い、チャネル形成予定領域に所望
の閾値電圧が得られるように不純物を導入する。
【００１７】次にゲート酸化を行う。薄いゲート酸化膜
を得るために、ゲート酸化は急速ランプ加熱法（ＲＴ
Ｏ：Rapid Thermal Oxidation ）により行う。酸化の条
件は例えば、次の条件であり、 ９００℃ ５秒 では Ｔox＝２．５ｎｍ ９００℃ ２０秒 では Ｔox＝２．８ｎｍ ８００℃ １０秒 では Ｔox＝１．５ｎｍ のように３ｎｍ未満のゲート酸化膜が得られる。
を得るために、ゲート酸化は急速ランプ加熱法（ＲＴ
Ｏ：Rapid Thermal Oxidation ）により行う。酸化の条
件は例えば、次の条件であり、 ９００℃ ５秒 では Ｔox＝２．５ｎｍ ９００℃ ２０秒 では Ｔox＝２．８ｎｍ ８００℃ １０秒 では Ｔox＝１．５ｎｍ のように３ｎｍ未満のゲート酸化膜が得られる。
【００１８】次に、ボロン（Ｂ）を含有させながら、ポ
リシリコン膜をＣＶＤ法等により１００ｎｍの厚さに堆
積する。このような不純物を含有させるには、例えばＣ
ＶＤ法によりポリシリコンを堆積させる際、ジボラン
（Ｂ２Ｈ６）等のドーピングガスを適量混入させること
により実現させることができる。
リシリコン膜をＣＶＤ法等により１００ｎｍの厚さに堆
積する。このような不純物を含有させるには、例えばＣ
ＶＤ法によりポリシリコンを堆積させる際、ジボラン
（Ｂ２Ｈ６）等のドーピングガスを適量混入させること
により実現させることができる。
【００１９】次に、レジストを塗布してこれをパターニ
ングし、パターニングされたレジストをエッチングマス
クとしてポリシリコン膜をエッチングすれば、ｐ＋型の
ゲート電極が形成される。
ングし、パターニングされたレジストをエッチングマス
クとしてポリシリコン膜をエッチングすれば、ｐ＋型の
ゲート電極が形成される。
【００２０】その後、得られたゲート電極をイオン注入
マスクとしてＮＭＯＳ、ＰＭＯＳのソース／ドレイン領
域にそれぞれｎ型、ｐ型の不純物をイオン注入により高
濃度に導入し、活性化のための熱処理を施すことにより
ソース／ドレイン領域を形成する。
マスクとしてＮＭＯＳ、ＰＭＯＳのソース／ドレイン領
域にそれぞれｎ型、ｐ型の不純物をイオン注入により高
濃度に導入し、活性化のための熱処理を施すことにより
ソース／ドレイン領域を形成する。
【００２１】続いて層間絶縁膜を堆積し、各電極部にコ
ンタクト孔を開口し、配線を形成する。この配線は不純
物を拡散させたポリシリコンが通常使用されるが、配線
上に金属を貼り付ける技術あるいは高融点金属膜を形成
したのちシリサイド化する技術を用いて低抵抗化するこ
とにより高周波における高速動作を可能にしている。
ンタクト孔を開口し、配線を形成する。この配線は不純
物を拡散させたポリシリコンが通常使用されるが、配線
上に金属を貼り付ける技術あるいは高融点金属膜を形成
したのちシリサイド化する技術を用いて低抵抗化するこ
とにより高周波における高速動作を可能にしている。
【００２２】本発明では、このような微小ゲート構造に
ｐ型シリコンゲート電極を採用したことにより、ゲート
電流の低減を図っている。
ｐ型シリコンゲート電極を採用したことにより、ゲート
電流の低減を図っている。
【００２３】図２はｎチャネルＭＯＳトランジスタ（Ｎ
−ＭＯＳＦＥＴＳ）およびｐチャネルＭＯＳトランジス
タ（Ｐ−ＭＯＳＦＥＴＳ）のそれぞれについてゲート電
極をｎ＋ゲート電極およびｐ＋ゲート電極としたときの
ゲート長に対するゲート電流の変化を示すグラフ、図３
は同様の組み合わせに対して、ゲート長を変化させたと
きのゲート電流とドレイン電流の比（Ｉｇ／Ｉｄ）、す
なわちリーク電流の変化を示すグラフである。
−ＭＯＳＦＥＴＳ）およびｐチャネルＭＯＳトランジス
タ（Ｐ−ＭＯＳＦＥＴＳ）のそれぞれについてゲート電
極をｎ＋ゲート電極およびｐ＋ゲート電極としたときの
ゲート長に対するゲート電流の変化を示すグラフ、図３
は同様の組み合わせに対して、ゲート長を変化させたと
きのゲート電流とドレイン電流の比（Ｉｇ／Ｉｄ）、す
なわちリーク電流の変化を示すグラフである。
【００２４】これらのグラフによれば、０．１５μｍの
ゲート幅を有する微細デバイスでは、ｎチャネルＭＯＳ
トランジスタでは０．１μＡ／μｍのオーダのリーク電
流が観測される。しかしながら、ｐーチャネルＭＯＳト
ランジスタにおいては、リーク電流のレベルは非常に小
さく、１ｐＡ／μｍオーダであり、ｎチャネルＭＯＳに
比べれば同一トランジスタで約５桁の差がある。これ
は、薄いゲート酸化膜に伴うダイレクトトンネリングに
より、ｎチャネルＭＯＳトランジスタにおける電子がド
レインに流れ込むことを防止するため、全体のリーク電
流を低減させるためである。また、ｐ型シリコン電極を
用いたのは、ｎ型シリコン電極の場合と比べ、バンドギ
ャップが異なるため電流が流れにくく、リーク電流をさ
らに減少させるためである。
ゲート幅を有する微細デバイスでは、ｎチャネルＭＯＳ
トランジスタでは０．１μＡ／μｍのオーダのリーク電
流が観測される。しかしながら、ｐーチャネルＭＯＳト
ランジスタにおいては、リーク電流のレベルは非常に小
さく、１ｐＡ／μｍオーダであり、ｎチャネルＭＯＳに
比べれば同一トランジスタで約５桁の差がある。これ
は、薄いゲート酸化膜に伴うダイレクトトンネリングに
より、ｎチャネルＭＯＳトランジスタにおける電子がド
レインに流れ込むことを防止するため、全体のリーク電
流を低減させるためである。また、ｐ型シリコン電極を
用いたのは、ｎ型シリコン電極の場合と比べ、バンドギ
ャップが異なるため電流が流れにくく、リーク電流をさ
らに減少させるためである。
【００２５】上記の実施の形態においては、ＣＭＯＳ型
半導体装置を例にとって説明したが、ｎチャネルＭＯＳ
トランジスタあるいはｐチャネルＭＯＳトランジスタの
一方だけが形成されている半導体装置にも本発明は適用
することができる。これらのいずれの場合であっても、
ゲート絶縁膜の厚さは３ｎｍ未満であり、ゲート電極は
ｐ型ポリシリコンにより構成される。
半導体装置を例にとって説明したが、ｎチャネルＭＯＳ
トランジスタあるいはｐチャネルＭＯＳトランジスタの
一方だけが形成されている半導体装置にも本発明は適用
することができる。これらのいずれの場合であっても、
ゲート絶縁膜の厚さは３ｎｍ未満であり、ゲート電極は
ｐ型ポリシリコンにより構成される。
【００２６】また、実施の形態ではゲート絶縁膜として
シリコン酸化膜を用いたが、同等のゲート容量を有する
絶縁膜を用いることもできる。このような絶縁膜として
は、シリコン窒化膜（Ｓｉ３Ｏ４）、シリコン窒化酸化
膜（ＳｉＯｘＮｙ）、シリコン窒化膜と酸化膜の積層膜
（たとえば、ＳｉＯ２／Ｓｉ３Ｎ４，Ｓｉ３Ｎ４／Ｓｉ
Ｏ２，ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２，Ｓｉ３Ｎ４／
ＳｉＯ２／Ｓｉ３Ｎ４など）、あるいはタンタルオキサ
イド（ＴａＯｘ）、チタン酸ストロンチウム（ＴｉＳｒ
ｘＯｙ）、これらとシリコン酸化膜あるいはシリコン窒
化膜との積層膜等を用いることができる。これらの絶縁
膜の容量がシリコン酸化膜換算で３．０ｎｍ未満である
ことが必要である。シリコン酸化膜への換算は材料の誘
電率を周知の変換式に代入することにより容易に求める
ことができる。
シリコン酸化膜を用いたが、同等のゲート容量を有する
絶縁膜を用いることもできる。このような絶縁膜として
は、シリコン窒化膜（Ｓｉ３Ｏ４）、シリコン窒化酸化
膜（ＳｉＯｘＮｙ）、シリコン窒化膜と酸化膜の積層膜
（たとえば、ＳｉＯ２／Ｓｉ３Ｎ４，Ｓｉ３Ｎ４／Ｓｉ
Ｏ２，ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＯ２，Ｓｉ３Ｎ４／
ＳｉＯ２／Ｓｉ３Ｎ４など）、あるいはタンタルオキサ
イド（ＴａＯｘ）、チタン酸ストロンチウム（ＴｉＳｒ
ｘＯｙ）、これらとシリコン酸化膜あるいはシリコン窒
化膜との積層膜等を用いることができる。これらの絶縁
膜の容量がシリコン酸化膜換算で３．０ｎｍ未満である
ことが必要である。シリコン酸化膜への換算は材料の誘
電率を周知の変換式に代入することにより容易に求める
ことができる。
【００２７】これらの各種の膜のうち、シリコン酸化膜
は最も一般的で製造が容易であり、シリコン窒化膜はこ
れに次ぎ、タンタルオキサイド膜は誘電率が高いために
厚く形成することができ、膜の信頼性および歩留まりを
向上させることができる。
は最も一般的で製造が容易であり、シリコン窒化膜はこ
れに次ぎ、タンタルオキサイド膜は誘電率が高いために
厚く形成することができ、膜の信頼性および歩留まりを
向上させることができる。
【００２８】上記実施の形態ではｎチャネルＭＯＳＦＥ
ＴとｐチャネルＭＯＳＦＥＴとでゲート絶縁膜の厚さは
同じであったが、特性を最適化するために変えることも
できる。例えば、ｐチャネルＭＯＳＦＥＴでは１０００
℃、１０秒の条件によりほぼ３．０ｎｍのゲート絶縁膜
圧を得た後、ｎチャネルＭＯＳＦＥＴ形成領域のみゲー
ト絶縁膜を剥離し、例えば８００℃、１０秒の条件によ
りＴox＝１．５ｎｍを得るようにすることができる。こ
れはｐチャネルＭＯＳＦＥＴでダイレクトトンネリング
の効果が顕著であるためである。
ＴとｐチャネルＭＯＳＦＥＴとでゲート絶縁膜の厚さは
同じであったが、特性を最適化するために変えることも
できる。例えば、ｐチャネルＭＯＳＦＥＴでは１０００
℃、１０秒の条件によりほぼ３．０ｎｍのゲート絶縁膜
圧を得た後、ｎチャネルＭＯＳＦＥＴ形成領域のみゲー
ト絶縁膜を剥離し、例えば８００℃、１０秒の条件によ
りＴox＝１．５ｎｍを得るようにすることができる。こ
れはｐチャネルＭＯＳＦＥＴでダイレクトトンネリング
の効果が顕著であるためである。
【００２９】
【発明の効果】以上のように、本発明によれば、ＭＯＳ
構造においてゲート絶縁膜の厚さを３ｎｍ未満とし、ゲ
ート電極をトランジスタの導電型いかんにかかわらず高
濃度にドープされたｐ型不純物を含むシリコン膜により
形成しているので、シリコン電極／絶縁膜／シリコン基
板間のバンド構造が変わり、ダイレクトトンネルリーク
電流を減少させることができ、高集積化した場合でもス
タンバイ電流を減少させることができる。
構造においてゲート絶縁膜の厚さを３ｎｍ未満とし、ゲ
ート電極をトランジスタの導電型いかんにかかわらず高
濃度にドープされたｐ型不純物を含むシリコン膜により
形成しているので、シリコン電極／絶縁膜／シリコン基
板間のバンド構造が変わり、ダイレクトトンネルリーク
電流を減少させることができ、高集積化した場合でもス
タンバイ電流を減少させることができる。
【図１】本発明のかかる半導体装置の実施の一形態を示
す素子断面図である。
す素子断面図である。
【図２】ｎチャネルＭＯＳトランジスタおよびｐチャネ
ルＭＯＳトランジスタのそれぞれについてゲートをｎ＋
ゲート電極およびｐ＋ゲートとしたときのゲート長に対
するゲート電流の変化を示すことにより、本発明におけ
るｐ＋ゲート採用の効果を示すグラフである。
ルＭＯＳトランジスタのそれぞれについてゲートをｎ＋
ゲート電極およびｐ＋ゲートとしたときのゲート長に対
するゲート電流の変化を示すことにより、本発明におけ
るｐ＋ゲート採用の効果を示すグラフである。
【図３】ゲート長を変化させたときのゲート電流とドレ
イン電流の比、すなわちリーク電流の変化を示すことに
より、本発明におけるｐ＋ゲート採用の効果を示すグラ
フである。
イン電流の比、すなわちリーク電流の変化を示すことに
より、本発明におけるｐ＋ゲート採用の効果を示すグラ
フである。
【図４】ゲート電圧をパラメータとしてドレイン電圧を
変化させたときのｎチャネルＭＯＳＦＥＴのゲート電流
を示すグラフである。
変化させたときのｎチャネルＭＯＳＦＥＴのゲート電流
を示すグラフである。
【図５】ゲート電圧をパラメータとしてドレイン電圧を
変化させたときのｐチャネルＭＯＳＦＥＴのゲート電流
を示すグラフである。
変化させたときのｐチャネルＭＯＳＦＥＴのゲート電流
を示すグラフである。
１１ ｐ型半導体基板 １２ ｐウェル １３ ｎウェル １４ 素子分離膜 １５ ゲート絶縁膜 １６ ゲート電極 １７、１８ ｎ＋拡散層 １９、２０ ｐ＋拡散層 ２１ 金属シリサイド膜
Claims (4)
- 【請求項１】半導体基板上にゲート絶縁膜を介して形成
されたゲート電極と、このゲート電極直下に位置するチ
ャネル形成領域の両側の基板中に形成されたソース／ド
レイン領域とを備えた半導体装置において、 前記ゲート絶縁膜の厚さがシリコン酸化膜換算で３ｎｍ
未満で、かつ前記ゲート電極がｐ型不純物を含有するポ
リシリコン酸化膜からなることを特徴とする半導体装
置。 - 【請求項２】前記半導体装置は、前記ソース／ドレイン
領域がｐ型不純物拡散層であるｐチャネルＭＯＳトラン
ジスタであることを特徴とする請求項１に記載の半導体
装置。 - 【請求項３】前記半導体装置は、前記ソース／ドレイン
領域がｐ型不純物拡散層であるｐチャネルＭＯＳトラン
ジスタと、前記ソース／ドレイン領域がｎ型不純物拡散
層であるｎチャネルＭＯＳトランジスタとを同一基板上
に備えた相補型ＭＯＳ半導体装置であり、いずれの導電
型のＭＯＳトランジスタもゲート電極はｐ型不純物を含
有するポリシリコン酸化膜からなるものであることを特
徴とする請求項１に記載の半導体装置。 - 【請求項４】ゲート絶縁膜がシリコン酸化膜、シリコン
窒化膜、シリコン窒化酸化膜、タンタルオキサイド膜、
チタン酸ストロンチウム膜のいずれかあるいはそれらの
積層膜からなることを特徴とする請求項１ないし３のい
ずれかに記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267035A JPH11111978A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9267035A JPH11111978A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11111978A true JPH11111978A (ja) | 1999-04-23 |
Family
ID=17439153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9267035A Pending JPH11111978A (ja) | 1997-09-30 | 1997-09-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11111978A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380594B1 (en) | 1999-10-19 | 2002-04-30 | Nec Corporation | Semiconductor device |
| JP2002299470A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| JP2003007847A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2003007841A (ja) * | 2001-06-19 | 2003-01-10 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2003124340A (ja) * | 2000-09-01 | 2003-04-25 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置およびその製造方法 |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2008277836A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置 |
| JP2017055004A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
-
1997
- 1997-09-30 JP JP9267035A patent/JPH11111978A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008277836A (ja) * | 1999-04-26 | 2008-11-13 | Renesas Technology Corp | 半導体集積回路装置 |
| US6380594B1 (en) | 1999-10-19 | 2002-04-30 | Nec Corporation | Semiconductor device |
| JP2003124340A (ja) * | 2000-09-01 | 2003-04-25 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置およびその製造方法 |
| JP2002299470A (ja) * | 2001-04-04 | 2002-10-11 | Seiko Instruments Inc | 半導体装置 |
| JP2003007841A (ja) * | 2001-06-19 | 2003-01-10 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2003007847A (ja) * | 2001-06-21 | 2003-01-10 | Seiko Instruments Inc | 半導体装置の製造方法 |
| JP2006351626A (ja) * | 2005-06-13 | 2006-12-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2017055004A (ja) * | 2015-09-11 | 2017-03-16 | 株式会社東芝 | 半導体装置 |
| US10319828B2 (en) | 2015-09-11 | 2019-06-11 | Kabushiki Kaisha Toshiba | Semiconductor device with diffusion prevention layer |
| US10672882B2 (en) | 2015-09-11 | 2020-06-02 | Kabushiki Kaisha Toshiba | Semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7141858B2 (en) | Dual work function CMOS gate technology based on metal interdiffusion | |
| US9349816B2 (en) | Method of manufacturing semiconductor device with offset sidewall structure | |
| US6544873B1 (en) | Methods of fabricating integrated circuit field effect transistors including multilayer gate electrodes having narrow and wide conductive layers | |
| JP3249292B2 (ja) | デュアルゲート構造の相補形ｍｉｓ半導体装置 | |
| US5314832A (en) | Process for the production of a high voltage MIS integrated circuit | |
| US20010029074A1 (en) | Semiconductor device and process of producing the same | |
| JPH04147629A (ja) | 半導体装置およびその製造方法 | |
| JPH0521726A (ja) | ＢｉＣＭＯＳ装置及びその製造方法 | |
| JPH09162417A (ja) | シリコン・オン・インシュレータ基板上のｃｍｏｓ集積回路およびシリコン・オン・インシュレータ基板上に集積回路を形成する方法 | |
| US6596593B2 (en) | Method of manufacturing semiconductor device employing oxygen implantation | |
| JPH11111978A (ja) | 半導体装置 | |
| JP2002217410A (ja) | 半導体装置 | |
| JP2876866B2 (ja) | 半導体装置 | |
| JPH10303412A (ja) | 半導体装置及びその製造方法 | |
| JP2000223670A (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPH10335640A (ja) | 半導体装置およびその製造方法 | |
| US20060255405A1 (en) | Fully-depleted SOI MOSFET device and process for fabricating the same | |
| JP2001196467A (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2877587B2 (ja) | 半導体集積回路およびその作製方法 | |
| JPH1126766A (ja) | Ｍｏｓ型電界効果トランジスタおよびその製造方法 | |
| US20060124975A1 (en) | Dual work function gate in CMOS device | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| JPH11251587A (ja) | 半導体装置及びその製造方法 | |
| JPH04127538A (ja) | 半導体装置の製造方法 | |
| JPH04364073A (ja) | Ｍｏｓトランジスタの製造方法 |