JPH08213595A - 半導体装置 - Google Patents
半導体装置Info
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- JPH08213595A JPH08213595A JP30390094A JP30390094A JPH08213595A JP H08213595 A JPH08213595 A JP H08213595A JP 30390094 A JP30390094 A JP 30390094A JP 30390094 A JP30390094 A JP 30390094A JP H08213595 A JPH08213595 A JP H08213595A
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- gate electrode
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Abstract
(57)【要約】
【目的】 ＭＩＳ型ＦＥＴの駆動力向上。
【構成】 ｐ型半導体基板１上に絶縁膜３を介してゲー
ト電極２が形成される。この基板１のゲート電極２直下
に位置するチャネル形成領域４の両側にはｎ型ソース／
ドレイン領域５，６が形成される。絶縁膜３は厚さＴox
が２．５ｎｍ未満とされ、ゲート電極２のゲート長Ｌg
は０．３μｍ以下とされる。また、このＦＥＴは、電源
電圧が１．５Ｖ以下の回路で使用されるのが望ましい。 【効果】 駆動電力Ｉ及びコンダクタンスｇｍが向上
し、トンネル電流Ｉd2を減少させることができる。
ト電極２が形成される。この基板１のゲート電極２直下
に位置するチャネル形成領域４の両側にはｎ型ソース／
ドレイン領域５，６が形成される。絶縁膜３は厚さＴox
が２．５ｎｍ未満とされ、ゲート電極２のゲート長Ｌg
は０．３μｍ以下とされる。また、このＦＥＴは、電源
電圧が１．５Ｖ以下の回路で使用されるのが望ましい。 【効果】 駆動電力Ｉ及びコンダクタンスｇｍが向上
し、トンネル電流Ｉd2を減少させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関するも
ので、特に低電源電圧下での使用に適した微細、高性能
ＭＯＳ型トランジスタに係わる。
ので、特に低電源電圧下での使用に適した微細、高性能
ＭＯＳ型トランジスタに係わる。
【０００２】
【従来の技術】ＭＯＳ型トランジスタは、特に、ＭＯＳ
ＦＥＴの集積化技術の向上に伴い、ゲート長０．５μｍ
以下の領域の検討が各所で進められている。１９７４年
にはデナード（R.L.Dennard ）氏らによりＭＯＳＦＥＴ
の微細化のためのいわゆるスケーリング則が提唱されて
いる。これは、素子のある構成要素（例えば、チャネル
長）のサイズを縮小する場合、その他の構成要素も同じ
比率で縮小することによって、トランジスタとしての動
作特性を確保するという法則である。基本的に１９７０
年代から９０年代初めにかけて続いてきたＭＯＳＬＳＩ
の高集積化は、この法則を基本にして実現されてきた。
ＦＥＴの集積化技術の向上に伴い、ゲート長０．５μｍ
以下の領域の検討が各所で進められている。１９７４年
にはデナード（R.L.Dennard ）氏らによりＭＯＳＦＥＴ
の微細化のためのいわゆるスケーリング則が提唱されて
いる。これは、素子のある構成要素（例えば、チャネル
長）のサイズを縮小する場合、その他の構成要素も同じ
比率で縮小することによって、トランジスタとしての動
作特性を確保するという法則である。基本的に１９７０
年代から９０年代初めにかけて続いてきたＭＯＳＬＳＩ
の高集積化は、この法則を基本にして実現されてきた。
【０００３】しかし、より微細化が進み、各種の構成要
素においても“物理的限界値”と言われるような限界値
が近付き、その値を越えての縮小化は困難になりつつあ
る。例えば、ゲート絶縁膜厚は３〜４ｎｍ程度が薄膜化
の限界と一般には言われており、この膜厚以下では、ゲ
ート電極とソース／ドレイン電極間のトネリング電流が
増大し、トランジスタとしての正常動作は実現できない
ことが知られている。
素においても“物理的限界値”と言われるような限界値
が近付き、その値を越えての縮小化は困難になりつつあ
る。例えば、ゲート絶縁膜厚は３〜４ｎｍ程度が薄膜化
の限界と一般には言われており、この膜厚以下では、ゲ
ート電極とソース／ドレイン電極間のトネリング電流が
増大し、トランジスタとしての正常動作は実現できない
ことが知られている。
【０００４】そこで、ゲート絶縁膜は３ｎｍ程度に固定
し、その他の構成要素の縮小を考えるという手法が１９
９３年フィエナ(Fiena）らにより提案されている（著者
C.Fiegna,H.Iwai,T.Wada,T.Saito,E.Sangiorgio, and
B.Ricco；論文名A new scaling methodology for the
0.1-0.025 um MOSFET,'Dig.of Tech. Papers,VLSISym
p.；出典Technol.,Kyoto,pp.33-34,1993.)。その手法に
より同年小野(Ono）らにより０．０４μｍゲート長のト
ランジスタが実現されるに至っている（著者M.Ono,M.Sa
ito,T.Yoshitomi,C.Fiegna,T.Ohguro,and H.Iwai；論文
名Sub-50 nm gate length n-MOSFETs with 10 nm phosp
horus source and drain junction ；出典IEDMTech.Di
g.,pp.119-122,1993)。
し、その他の構成要素の縮小を考えるという手法が１９
９３年フィエナ(Fiena）らにより提案されている（著者
C.Fiegna,H.Iwai,T.Wada,T.Saito,E.Sangiorgio, and
B.Ricco；論文名A new scaling methodology for the
0.1-0.025 um MOSFET,'Dig.of Tech. Papers,VLSISym
p.；出典Technol.,Kyoto,pp.33-34,1993.)。その手法に
より同年小野(Ono）らにより０．０４μｍゲート長のト
ランジスタが実現されるに至っている（著者M.Ono,M.Sa
ito,T.Yoshitomi,C.Fiegna,T.Ohguro,and H.Iwai；論文
名Sub-50 nm gate length n-MOSFETs with 10 nm phosp
horus source and drain junction ；出典IEDMTech.Di
g.,pp.119-122,1993)。
【０００５】ゲート絶縁膜厚３ｎｍかつゲート長０．０
４μｍのトランジスタは次のように製造される。まず、
ｐ型シリコン基板上に、ＬＯＣＯＳ法により、素子領域
と、素子分離領域を形成した後、所望の閾値電圧が得ら
れるようにチャネル形成領域にｐ型不純物（例えばＢ
（ボロン））を導入する。
４μｍのトランジスタは次のように製造される。まず、
ｐ型シリコン基板上に、ＬＯＣＯＳ法により、素子領域
と、素子分離領域を形成した後、所望の閾値電圧が得ら
れるようにチャネル形成領域にｐ型不純物（例えばＢ
（ボロン））を導入する。
【０００６】その後、ゲート酸化膜としてシリコン基板
表面に３ｎｍの酸化膜を例えばＤｒｙＯ2 雰囲気中で８
００℃、１０分の酸化により形成する。その後、Ｐ（リ
ン）含有条件で例えばポリシリコンを１００ｎｍ堆積し
た後、レジストを塗布してパターニングでゲート電極を
所望の長さに加工する。ソース／ドレイン形成領域への
ｎ型不純物の導入は、ゲート電極側壁部に残したＰＳＧ
膜（Ｐ（リン）含有シリコン酸化膜）からのＰの固相拡
散により形成する。金属配線部と良好に接続をとるこ
と、及びトランジスタの短チャネル効果に影響しない部
分の拡散層を低抵抗にする目的で、この後、ｎ型不純物
をイオン注入法で例えば、５×１０15cm-2導入する。こ
のときの不純物拡散及び活性化のためのアニールは例え
ば１０００℃、１０秒という条件とする。その後、コン
タクト部を開孔し、金属配線を施す。
表面に３ｎｍの酸化膜を例えばＤｒｙＯ2 雰囲気中で８
００℃、１０分の酸化により形成する。その後、Ｐ（リ
ン）含有条件で例えばポリシリコンを１００ｎｍ堆積し
た後、レジストを塗布してパターニングでゲート電極を
所望の長さに加工する。ソース／ドレイン形成領域への
ｎ型不純物の導入は、ゲート電極側壁部に残したＰＳＧ
膜（Ｐ（リン）含有シリコン酸化膜）からのＰの固相拡
散により形成する。金属配線部と良好に接続をとるこ
と、及びトランジスタの短チャネル効果に影響しない部
分の拡散層を低抵抗にする目的で、この後、ｎ型不純物
をイオン注入法で例えば、５×１０15cm-2導入する。こ
のときの不純物拡散及び活性化のためのアニールは例え
ば１０００℃、１０秒という条件とする。その後、コン
タクト部を開孔し、金属配線を施す。
【０００７】このように製造したトランジスタは、ゲー
ト側壁部下のソース／ドレイン拡散層のシート抵抗（ρ
ｓ）が６．２ｋΩ／□、拡散長（つまり、ソース／ドレ
イン領域の深さ）はＳＩＭＳ分析の結果１０ｎｍであっ
た。
ト側壁部下のソース／ドレイン拡散層のシート抵抗（ρ
ｓ）が６．２ｋΩ／□、拡散長（つまり、ソース／ドレ
イン領域の深さ）はＳＩＭＳ分析の結果１０ｎｍであっ
た。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来のトランジスタはソース／ドレイン領域が浅いことに
よってその寄生抵抗が相対的に大きくなる。そのため、
ゲート長縮小に相応する駆動力の向上が得られなかっ
た。
来のトランジスタはソース／ドレイン領域が浅いことに
よってその寄生抵抗が相対的に大きくなる。そのため、
ゲート長縮小に相応する駆動力の向上が得られなかっ
た。
【０００９】本発明は上記従来技術の有する問題点に鑑
みてなされたもので、その目的とするところは、駆動力
が向上したＭＯＳ型半導体装置を提供することにある。
みてなされたもので、その目的とするところは、駆動力
が向上したＭＯＳ型半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
第一導電型の半導体基板と、該半導体基板上に絶縁膜を
介して形成されたゲート電極と、該半導体基板のゲート
電極直下に位置するチャネル形成領域の両側に形成され
た第二導電型のソース／ドレイン領域とを備え、前記絶
縁膜の厚さが２．５μｍ未満、好ましくは２．０ｎｍ以
下、前記ゲート電極のゲート長が０．３μｍ以下である
ことを特徴とする。
第一導電型の半導体基板と、該半導体基板上に絶縁膜を
介して形成されたゲート電極と、該半導体基板のゲート
電極直下に位置するチャネル形成領域の両側に形成され
た第二導電型のソース／ドレイン領域とを備え、前記絶
縁膜の厚さが２．５μｍ未満、好ましくは２．０ｎｍ以
下、前記ゲート電極のゲート長が０．３μｍ以下である
ことを特徴とする。
【００１１】また、この半導体装置は、電源電圧が１．
５Ｖ以下の回路で使用されるとより望ましい特性が得ら
れる。
５Ｖ以下の回路で使用されるとより望ましい特性が得ら
れる。
【００１２】
【作用】本発明によると、ゲート膜絶縁膜を２．５ｎｍ
未満にすることにより、図３に示すようにホットキャリ
アストレス下での信頼性が大幅に向上する。また２ｎｍ
以下にすれば一層向上する。
未満にすることにより、図３に示すようにホットキャリ
アストレス下での信頼性が大幅に向上する。また２ｎｍ
以下にすれば一層向上する。
【００１３】また、図４に示すように、チャネル長を
０．３μｍ以下にすることにより、ゲート電流が大幅に
減少し、良好なトランジスタ特性を持つようになる。
０．３μｍ以下にすることにより、ゲート電流が大幅に
減少し、良好なトランジスタ特性を持つようになる。
【００１４】したがって、本発明のゲート長０．３μｍ
以下かつゲート絶縁膜厚２．５ｎｍ未満にすると、良好
なトランジスタ動作をし、かつホットキャリア信頼性に
強いトランジスタが実現できた。
以下かつゲート絶縁膜厚２．５ｎｍ未満にすると、良好
なトランジスタ動作をし、かつホットキャリア信頼性に
強いトランジスタが実現できた。
【００１５】
【実施例】以下に本発明の実施例について図面を参照し
つつ説明する。図１（ａ）は本発明の一実施例に係るＭ
ＯＳ型トランジスタの構造を示すものである。この図に
おいて、１は第一導電型（例えば、ｐ型）の半導体基板
であり、この基板１上には酸化膜３を介してゲート電極
２が形成されている。基板１におけるゲート電極２直下
のチャネル形成領域４各側にはソース領域５及びドレイ
ン領域６となる第一導電型とは逆導電型（例えば、ｎ+
型）高濃度拡散層が形成されている。ゲート電極２には
電源７、ドレイン領域６には電源８がそれぞれ接続され
て使用されるものである。ゲート電極２のチャネル形成
領域４の長さ方向の寸法となるゲート長Ｌg は０．３μ
ｍ以下とされ、ゲート絶縁膜３の厚さＴoxは２．５ｎｍ
未満とされる。本発明のゲート長Ｌg のトランジスタは
コンダクタンスｇm の向上を図ると同時に、ドレイン領
域６に流れ込むべき電流Ｉd1，Ｉd2のうちゲートへ流れ
込むトンネル電流Ｉd2を減少させたものとなる。
つつ説明する。図１（ａ）は本発明の一実施例に係るＭ
ＯＳ型トランジスタの構造を示すものである。この図に
おいて、１は第一導電型（例えば、ｐ型）の半導体基板
であり、この基板１上には酸化膜３を介してゲート電極
２が形成されている。基板１におけるゲート電極２直下
のチャネル形成領域４各側にはソース領域５及びドレイ
ン領域６となる第一導電型とは逆導電型（例えば、ｎ+
型）高濃度拡散層が形成されている。ゲート電極２には
電源７、ドレイン領域６には電源８がそれぞれ接続され
て使用されるものである。ゲート電極２のチャネル形成
領域４の長さ方向の寸法となるゲート長Ｌg は０．３μ
ｍ以下とされ、ゲート絶縁膜３の厚さＴoxは２．５ｎｍ
未満とされる。本発明のゲート長Ｌg のトランジスタは
コンダクタンスｇm の向上を図ると同時に、ドレイン領
域６に流れ込むべき電流Ｉd1，Ｉd2のうちゲートへ流れ
込むトンネル電流Ｉd2を減少させたものとなる。
【００１６】図１（ｂ）に本発明の実施例の代表的な構
造図及び各部の寸法を示す。ゲート電極のゲート長（Ｌ
g ）は０．０９μｍ、ゲート絶縁膜厚（Ｔox）は１．５
ｎｍ、ソース／ドレイン間の実効チャネル長（Ｌeff ）
は０．０５μｍ、チャネル近傍の拡散深さ（Ｘj ）はソ
ース、ドレインの他の領域に比べて浅く、３０ｎｍであ
る。この実施例ではこのチャネル近傍の拡散層は、ゲー
ト側壁に形成されたＰＳＧ膜から固相拡散により形成さ
れており、いわゆるＳＰＤＤ（Solid Phase Diffused D
rain) 構造のＭＯＳトランジスタとなっている。
造図及び各部の寸法を示す。ゲート電極のゲート長（Ｌ
g ）は０．０９μｍ、ゲート絶縁膜厚（Ｔox）は１．５
ｎｍ、ソース／ドレイン間の実効チャネル長（Ｌeff ）
は０．０５μｍ、チャネル近傍の拡散深さ（Ｘj ）はソ
ース、ドレインの他の領域に比べて浅く、３０ｎｍであ
る。この実施例ではこのチャネル近傍の拡散層は、ゲー
ト側壁に形成されたＰＳＧ膜から固相拡散により形成さ
れており、いわゆるＳＰＤＤ（Solid Phase Diffused D
rain) 構造のＭＯＳトランジスタとなっている。
【００１７】ここで本発明トランジスタの主要部の製造
法についてまず説明する。ゲート酸化膜は、従来法によ
り半導体基板１上に素子領域及び素子分離領域を形成し
た後、急速ランプ加熱法にて８００℃、１０秒の条件で
酸化を行う。これにより、１．５ｎｍという上記条件に
適合した膜厚のゲート絶縁膜３を形成することができ
た。また、８５０℃１０秒の条件でゲート絶縁膜１．８
ｎｍが形成できた。９００℃ ５秒の条件でゲート絶縁
膜２．０ｎｍのものが形成できた。温度及び時間を選択
することにより、２．５ｎｍ未満の所望の膜厚のゲート
絶縁膜を形成することができた。その後、リン含有ポリ
シリコン膜を約１００ｎｍ堆積後、異方性エッチングに
よりパターニングし、所望のゲート長Ｌg のゲート電極
を形成する。
法についてまず説明する。ゲート酸化膜は、従来法によ
り半導体基板１上に素子領域及び素子分離領域を形成し
た後、急速ランプ加熱法にて８００℃、１０秒の条件で
酸化を行う。これにより、１．５ｎｍという上記条件に
適合した膜厚のゲート絶縁膜３を形成することができ
た。また、８５０℃１０秒の条件でゲート絶縁膜１．８
ｎｍが形成できた。９００℃ ５秒の条件でゲート絶縁
膜２．０ｎｍのものが形成できた。温度及び時間を選択
することにより、２．５ｎｍ未満の所望の膜厚のゲート
絶縁膜を形成することができた。その後、リン含有ポリ
シリコン膜を約１００ｎｍ堆積後、異方性エッチングに
よりパターニングし、所望のゲート長Ｌg のゲート電極
を形成する。
【００１８】ＨＦ処理を施した後、ＰＳＧ膜（リン含有
シリコン酸化膜）からの固相拡散により３０ｎｍ拡散長
のソース／ドレイン領域５，６が形成できた。図２はそ
のときの不純物濃度プロファイルを示すものである。そ
して、このような拡散層のシート抵抗ρｓは１．４ｋΩ
／□にすることができた。なお、ＨＦ処理を施さない場
合には６．２ｋΩ／□であった。
シリコン酸化膜）からの固相拡散により３０ｎｍ拡散長
のソース／ドレイン領域５，６が形成できた。図２はそ
のときの不純物濃度プロファイルを示すものである。そ
して、このような拡散層のシート抵抗ρｓは１．４ｋΩ
／□にすることができた。なお、ＨＦ処理を施さない場
合には６．２ｋΩ／□であった。
【００１９】以降の工程は従来例と同様の方法にて作製
する。上述した方法によりゲート長は最小のもので０．
０６μｍが実現され、１０μｍ以下０．０６μｍまで、
所望のサイズのゲート長のトランジスタが作製できた。
また、ゲート酸化膜は厚さ１．５ｎｍをはじめ、２．５
ｎｍ未満の所望の膜厚のものが実現された。なお、この
ゲート長及びゲート絶縁膜厚の値は透過型電子顕微鏡：
ＴＥＭ（TransmissionElectron Microscope）観察によ
り確認することができる。
する。上述した方法によりゲート長は最小のもので０．
０６μｍが実現され、１０μｍ以下０．０６μｍまで、
所望のサイズのゲート長のトランジスタが作製できた。
また、ゲート酸化膜は厚さ１．５ｎｍをはじめ、２．５
ｎｍ未満の所望の膜厚のものが実現された。なお、この
ゲート長及びゲート絶縁膜厚の値は透過型電子顕微鏡：
ＴＥＭ（TransmissionElectron Microscope）観察によ
り確認することができる。
【００２０】以上のように形成したＭＩＳ型ＦＥＴにつ
いて各種特性評価を行った結果を以下に説明する。
いて各種特性評価を行った結果を以下に説明する。
【００２１】図３はホットキャリアストレス（Ｖｄ＝
２．５Ｖ、Isubmax 条件）でのトランスコンダクタンス
劣化のゲート酸化膜厚依存性を示している。この図に示
すように、ゲート酸化膜厚が２．５ｍｍ未満の場合には
相互コンダクタンスｇｍの劣化は、トンネル電流が生ず
る限界値と従来称されてきた３ｎｍの場合の劣化量の１
／２になり、トランジスタの寿命が２倍以上向上するた
め、２．５ｎｍ未満で使用されることが望ましい。
２．５Ｖ、Isubmax 条件）でのトランスコンダクタンス
劣化のゲート酸化膜厚依存性を示している。この図に示
すように、ゲート酸化膜厚が２．５ｍｍ未満の場合には
相互コンダクタンスｇｍの劣化は、トンネル電流が生ず
る限界値と従来称されてきた３ｎｍの場合の劣化量の１
／２になり、トランジスタの寿命が２倍以上向上するた
め、２．５ｎｍ未満で使用されることが望ましい。
【００２２】さらに、２．０ｎｍ以下で使用されれば、
トランジスタの寿命は３倍以上向上する。したがって、
２．０ｎｍで使用されればさらに望ましい。ゲート酸化
膜３の厚さＴoxが２ｎｍ以下の場合にはゲート長Ｌg ＝
０．１０μｍで１０％以下、ゲートＬg ＝０．１４μｍ
ｍで６％以下で落着くが、２．５ｎｍより大きくなると
急激な劣化が見られた。
トランジスタの寿命は３倍以上向上する。したがって、
２．０ｎｍで使用されればさらに望ましい。ゲート酸化
膜３の厚さＴoxが２ｎｍ以下の場合にはゲート長Ｌg ＝
０．１０μｍで１０％以下、ゲートＬg ＝０．１４μｍ
ｍで６％以下で落着くが、２．５ｎｍより大きくなると
急激な劣化が見られた。
【００２３】図４はトンネル電流Ｉg のゲート長Ｌg 依
存性を示すものである。この図において、ゲート長Ｌg
０．３μｍ以下の場合、ゲート幅Ｗ＝１０μｍで酸化膜
厚Ｔox＝１．５ｎｍで０．５μＡ未満、酸化膜厚Ｔox＝
１．８ｎｍでは０．１未満に安定した。これに対し、ゲ
ート長Ｌg ＝０．３μｍを越えると急激なゲート電流の
増大が見られた。
存性を示すものである。この図において、ゲート長Ｌg
０．３μｍ以下の場合、ゲート幅Ｗ＝１０μｍで酸化膜
厚Ｔox＝１．５ｎｍで０．５μＡ未満、酸化膜厚Ｔox＝
１．８ｎｍでは０．１未満に安定した。これに対し、ゲ
ート長Ｌg ＝０．３μｍを越えると急激なゲート電流の
増大が見られた。
【００２４】図５はドレイン電流Ｉd0のゲート長Ｌg 依
存性を示すものである。この図においては、Ｔox＝１．
５ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝１．
８ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝３．
０ｎｍ，ｘj ＝１２ｎｍの場合（従来例）についてそれ
ぞれ示している。この図に示すように、従来のものに比
べて駆動力が約２倍に向上していることがわかる。
存性を示すものである。この図においては、Ｔox＝１．
５ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝１．
８ｎｍ，ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝３．
０ｎｍ，ｘj ＝１２ｎｍの場合（従来例）についてそれ
ぞれ示している。この図に示すように、従来のものに比
べて駆動力が約２倍に向上していることがわかる。
【００２５】図６はトンネル電流Ｉg のゲート長Ｌg 依
存性、図７はコンダクタンスｇｍのゲート長Ｌg 依存
性、をそれぞれ示すものである。これらの図において
は、ゲート酸化膜厚Ｔox＝１．５ｎｍ，拡散長ｘj ＝３
０ｎｍの場合（本発明）、Ｔox＝１．８ｎｍ，拡散長ｘ
j ＝３０ｎｍの場合（本発明）、Ｔox＝３．０ｎｍ，拡
散長ｘj ＝１２ｎｍの場合（従来技術）についてぞれぞ
れ示している。これらの図から明らかなように本発明の
トランジスタは、同一ゲート長の従来のトランジスタと
比べて１．５〜２倍良好な駆動力及びトランスコンダク
タンスが得られていることが解る。さらに、このときの
ゲート電流はＬｇが０．３μｍ以下で駆動力に比べ１０
4 以下（４桁小さい）になり、動作上問題ないことが確
認された。
存性、図７はコンダクタンスｇｍのゲート長Ｌg 依存
性、をそれぞれ示すものである。これらの図において
は、ゲート酸化膜厚Ｔox＝１．５ｎｍ，拡散長ｘj ＝３
０ｎｍの場合（本発明）、Ｔox＝１．８ｎｍ，拡散長ｘ
j ＝３０ｎｍの場合（本発明）、Ｔox＝３．０ｎｍ，拡
散長ｘj ＝１２ｎｍの場合（従来技術）についてぞれぞ
れ示している。これらの図から明らかなように本発明の
トランジスタは、同一ゲート長の従来のトランジスタと
比べて１．５〜２倍良好な駆動力及びトランスコンダク
タンスが得られていることが解る。さらに、このときの
ゲート電流はＬｇが０．３μｍ以下で駆動力に比べ１０
4 以下（４桁小さい）になり、動作上問題ないことが確
認された。
【００２６】図８は基板電流Ｉsub のゲート長Ｌg 依存
性、図９は基板電流インパクトイオン化率のゲート長Ｌ
g 依存性について示すもので、これらはそれぞれトラン
ジスタの信頼性に関する一つの指標となるものである。
特に基板電流Ｉsub については図８（ｂ）において更に
ゲート長Ｌg をパラメータとし、Ｖg −Ｉsub 特性とし
て表した。ここでは、ゲート酸化膜厚Ｔox＝１．５ｎ
ｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝
１．８ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、
Ｔox＝３．０ｎｍ，拡散長ｘj ＝１２ｎｍの場合（従
来）についてぞれぞれ示している。本発明のトランジス
タは、従来のトランジスタに比べ基板電流、インパクト
イオン化率は大きい。
性、図９は基板電流インパクトイオン化率のゲート長Ｌ
g 依存性について示すもので、これらはそれぞれトラン
ジスタの信頼性に関する一つの指標となるものである。
特に基板電流Ｉsub については図８（ｂ）において更に
ゲート長Ｌg をパラメータとし、Ｖg −Ｉsub 特性とし
て表した。ここでは、ゲート酸化膜厚Ｔox＝１．５ｎ
ｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、Ｔox＝
１．８ｎｍ，拡散長ｘj ＝３０ｎｍの場合（本発明）、
Ｔox＝３．０ｎｍ，拡散長ｘj ＝１２ｎｍの場合（従
来）についてぞれぞれ示している。本発明のトランジス
タは、従来のトランジスタに比べ基板電流、インパクト
イオン化率は大きい。
【００２７】図１７はトランスコンダクタンスｇｍの劣
化（ストレス時間に対するトランスコンダクタンスの劣
化）特性を示すものである。ここでは、従来のトランジ
スタとして、酸化膜厚Ｔox＝３．０ｎｍ、拡散長ｘj ＝
１２ｎｍ、ゲート長Ｌg ＝０．１０μｍのものと、酸化
膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝
０．１７μｍのものとを対象とし、本発明のトランジス
タとしては、酸化膜厚Ｔox＝１．５ｎｍ、拡散長ｘj ＝
３０ｎｍ、ゲート長Ｌg ＝０．０９μｍのものと、酸化
膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝
０．１４μｍのものとを対象として試験を行った結果を
示している。従来のトランジスタと本発明のトランジス
タはおおむね同程度の時間依存性を有しているが、本発
明のトランジスタはΔｇm ／ｇm の値自体が低く、ｇm
の劣化特性の向上が確認された。
化（ストレス時間に対するトランスコンダクタンスの劣
化）特性を示すものである。ここでは、従来のトランジ
スタとして、酸化膜厚Ｔox＝３．０ｎｍ、拡散長ｘj ＝
１２ｎｍ、ゲート長Ｌg ＝０．１０μｍのものと、酸化
膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝
０．１７μｍのものとを対象とし、本発明のトランジス
タとしては、酸化膜厚Ｔox＝１．５ｎｍ、拡散長ｘj ＝
３０ｎｍ、ゲート長Ｌg ＝０．０９μｍのものと、酸化
膜厚Ｔox及び拡散長ｘj は同サイズでゲート長Ｌg ＝
０．１４μｍのものとを対象として試験を行った結果を
示している。従来のトランジスタと本発明のトランジス
タはおおむね同程度の時間依存性を有しているが、本発
明のトランジスタはΔｇm ／ｇm の値自体が低く、ｇm
の劣化特性の向上が確認された。
【００２８】図１６はキャリア移動度の実効電界依存性
を示すもので、これもトランジスタの信頼性の指標とな
るものである。Y.Toyoshima,H.Iwai,F.Matusoka,H.Haya
shida,K,Maeguchi,and K.Kanzaki,'Analysis on gate-o
xidethickness dependence of hot-carrior-induceddeg
radation in thin-gate oxide nMOSFETs,'IEEETrans.El
ectron Devices,vol.37,No.6,pp.1496-1503,1990. ）キ
ャリア移動度（１／μeff ）を決定する要因としては、
表面ラフネス散乱（１／μsr）、フォノン散乱（１／μ
ph）、クーロン散乱（１／μｃ）があり、全体の移動度
（１／μeff ）は、 ｌｎ（１／μeff ）＝ｌｎ（（１／μc ）＋（１／μs
r）＋（１／μph）） で表される。グラフ中の破線は各要因によるキャリア移
動度を示し、実線はそれらを総合したキャリア移動度を
示している。
を示すもので、これもトランジスタの信頼性の指標とな
るものである。Y.Toyoshima,H.Iwai,F.Matusoka,H.Haya
shida,K,Maeguchi,and K.Kanzaki,'Analysis on gate-o
xidethickness dependence of hot-carrior-induceddeg
radation in thin-gate oxide nMOSFETs,'IEEETrans.El
ectron Devices,vol.37,No.6,pp.1496-1503,1990. ）キ
ャリア移動度（１／μeff ）を決定する要因としては、
表面ラフネス散乱（１／μsr）、フォノン散乱（１／μ
ph）、クーロン散乱（１／μｃ）があり、全体の移動度
（１／μeff ）は、 ｌｎ（１／μeff ）＝ｌｎ（（１／μc ）＋（１／μs
r）＋（１／μph）） で表される。グラフ中の破線は各要因によるキャリア移
動度を示し、実線はそれらを総合したキャリア移動度を
示している。
【００２９】これは、図１７において、本発明のトラン
ジスタが従来発明のトランジスタに比べてホットキャリ
ア信頼性に優れていたのは、即ち劣化量（Δｇm ／ｇm
）が小さかったのは、図１２に示すように、ホットキ
ャリアストレスによって生じた界面準位の増大が、モビ
リティの劣化による駆動力の低下を引き起こす効果が、
ゲート酸化膜厚が薄くなるほど見えにくくなることによ
る。酸化膜厚の薄い場合には、チャネルの縦方向の電界
が非常に強いため、モビリティは、表面ラフネス散乱に
主に支配され、界面準位によるクーロン散乱の影響は、
モビリティに現れにくくなる。
ジスタが従来発明のトランジスタに比べてホットキャリ
ア信頼性に優れていたのは、即ち劣化量（Δｇm ／ｇm
）が小さかったのは、図１２に示すように、ホットキ
ャリアストレスによって生じた界面準位の増大が、モビ
リティの劣化による駆動力の低下を引き起こす効果が、
ゲート酸化膜厚が薄くなるほど見えにくくなることによ
る。酸化膜厚の薄い場合には、チャネルの縦方向の電界
が非常に強いため、モビリティは、表面ラフネス散乱に
主に支配され、界面準位によるクーロン散乱の影響は、
モビリティに現れにくくなる。
【００３０】したがって、薄膜ゲート酸化膜ＭＯＳＦＥ
Ｔの場合、基板電流、インパクトイオン化率が大きいに
もかかわらず、ストレス後の劣化の少ない良好な信頼性
のトランジスタになったことが解る。
Ｔの場合、基板電流、インパクトイオン化率が大きいに
もかかわらず、ストレス後の劣化の少ない良好な信頼性
のトランジスタになったことが解る。
【００３１】図１０は電流Ｉg ，Ｉd の電源電圧Ｖd ＝
Ｖg 依存性を示すものである。ここでは、酸化膜厚Ｔox
＝１．５ｎｍ、ゲート長Ｌg ＝０．１４μｍ、拡散長ｘ
j ＝３０ｎｍの場合を示している。本発明のトランジス
タは、さらに、２．０Ｖ以下ではＩｇ／Ｉｄの比は、１
×１０-4以下となり、動作上問題ないことがわかる。ま
た、１．５Ｖ以下では、上記の比は６×１０-5程度以下
となり、さらに高信頼性のトランジスタが実現できた。
Ｖg 依存性を示すものである。ここでは、酸化膜厚Ｔox
＝１．５ｎｍ、ゲート長Ｌg ＝０．１４μｍ、拡散長ｘ
j ＝３０ｎｍの場合を示している。本発明のトランジス
タは、さらに、２．０Ｖ以下ではＩｇ／Ｉｄの比は、１
×１０-4以下となり、動作上問題ないことがわかる。ま
た、１．５Ｖ以下では、上記の比は６×１０-5程度以下
となり、さらに高信頼性のトランジスタが実現できた。
【００３２】図１１はドレイン電流Ｉd のゲート電圧Ｖ
g 依存性を示すものである。これは図１０に示す特性を
持つトランジスタと同じトランジスタについて測定した
ものである。本発明のトランジスタは低電圧下において
も従来報告例に比べ３〜５倍良好な駆動力が得られてい
ることが確認された。
g 依存性を示すものである。これは図１０に示す特性を
持つトランジスタと同じトランジスタについて測定した
ものである。本発明のトランジスタは低電圧下において
も従来報告例に比べ３〜５倍良好な駆動力が得られてい
ることが確認された。
【００３３】図１２はＩg ／Ｉd のドレイン電圧Ｖd 依
存性を示すものである。この図に示すように、ドレイン
電圧Ｖd が１．５Ｖ以下で６．０×１０-5以下の良好な
値が得られた。これに対し、ドレイン電圧Ｖd が１．５
Ｖを越えると急激にトンネル電流Ｉg が増加し、特性が
劣化していることがわかる。
存性を示すものである。この図に示すように、ドレイン
電圧Ｖd が１．５Ｖ以下で６．０×１０-5以下の良好な
値が得られた。これに対し、ドレイン電圧Ｖd が１．５
Ｖを越えると急激にトンネル電流Ｉg が増加し、特性が
劣化していることがわかる。
【００３４】したがって、１．５Ｖ以下の回路で使用さ
れれば、本発明のトランジスタは良好な特性を持つこと
が解る。
れれば、本発明のトランジスタは良好な特性を持つこと
が解る。
【００３５】また、本発明のトランジスタは１．２Ｖ以
下の回路で使用された場合、チャネル電流に対するゲー
ト電流Ｉg ／Ｉd は１．５Ｖ電源時に比べ約２５％低減
し、性能が著しく向上する。図１０において、Ｉg ／Ｉ
d の値は１．５Ｖで約６×１０-5に対して１．２Ｖに下
げれば、４．５×１０-5に低減する。ゲート電流Ｉgの
値も約５０％低減した。
下の回路で使用された場合、チャネル電流に対するゲー
ト電流Ｉg ／Ｉd は１．５Ｖ電源時に比べ約２５％低減
し、性能が著しく向上する。図１０において、Ｉg ／Ｉ
d の値は１．５Ｖで約６×１０-5に対して１．２Ｖに下
げれば、４．５×１０-5に低減する。ゲート電流Ｉgの
値も約５０％低減した。
【００３６】しかし、トランジスタの性能である相互コ
ンダクタンスの値は、図２１に示すように１．５Ｖ
１．０１０ｍｓ／ｍｍに対し、１．２Ｖに電圧を下げて
も９９５ｍｓ／ｍｍの値を持ち、１．５％の低下に留ま
る。したがって、１．２Ｖ以下の回路で使用されれば、
１．５Ｖ電源時に比べ２５％のＩg ／Ｉd の向上によ
り、さらに性能が飛躍的に向上する。
ンダクタンスの値は、図２１に示すように１．５Ｖ
１．０１０ｍｓ／ｍｍに対し、１．２Ｖに電圧を下げて
も９９５ｍｓ／ｍｍの値を持ち、１．５％の低下に留ま
る。したがって、１．２Ｖ以下の回路で使用されれば、
１．５Ｖ電源時に比べ２５％のＩg ／Ｉd の向上によ
り、さらに性能が飛躍的に向上する。
【００３７】また、本発明のトランジスタは、０．５Ｖ
以下の回路で使用されれば、図１０に示すように、ゲー
トリーク電流が１．５Ｖ動作時に比べ、１／２０以下に
低減することが解る。また、チャネル電流に対するゲー
ト電流も約８０％低減する。したがって、０．５Ｖ以下
の回路にて本発明のトランジスタが使用されれば、さら
に低消費電力で高性能のトランジスタが実現される。
以下の回路で使用されれば、図１０に示すように、ゲー
トリーク電流が１．５Ｖ動作時に比べ、１／２０以下に
低減することが解る。また、チャネル電流に対するゲー
ト電流も約８０％低減する。したがって、０．５Ｖ以下
の回路にて本発明のトランジスタが使用されれば、さら
に低消費電力で高性能のトランジスタが実現される。
【００３８】図１３はＩd −Ｖd 特性のゲート長依存
性、図１４はコンダクタンスｇｍのゲート長依存性を示
すものである。ここでは、ゲート長Ｌg が１０μｍ
（ａ）、０．１４μｍ（ｂ）、０．０９μｍ（ｃ）のと
きのＩｄ−Ｖｄ特性、ｇｍサブスレッショルド特性をそ
れぞれ示している。ゲート長１０μｍの従来のトランジ
スタに見られる顕著なゲートリーク電流が本発明の微細
デバイスにおいては抑制され、しかもＬｇ＝０．０９μ
ｍで、ｇｍ＝１０１０ｍＳ／ｍｍという高性能が得られ
ていることがわかる。
性、図１４はコンダクタンスｇｍのゲート長依存性を示
すものである。ここでは、ゲート長Ｌg が１０μｍ
（ａ）、０．１４μｍ（ｂ）、０．０９μｍ（ｃ）のと
きのＩｄ−Ｖｄ特性、ｇｍサブスレッショルド特性をそ
れぞれ示している。ゲート長１０μｍの従来のトランジ
スタに見られる顕著なゲートリーク電流が本発明の微細
デバイスにおいては抑制され、しかもＬｇ＝０．０９μ
ｍで、ｇｍ＝１０１０ｍＳ／ｍｍという高性能が得られ
ていることがわかる。
【００３９】図１５は電源電圧０．５Ｖ以下でのトラン
ジスタ特性を示すものである。このときの電源電圧は
０．５Ｖである。主要な特性について本発明及び従来の
トランジスタの特性を対比して示す。同図（ａ）は本発
明のトランジスタ特性、（ｂ）は従来のトランジスタ特
性であって、それぞれについて、駆動力（Ｉd −Ｖd 特
性、サブスレッショルド特性、（log Ｉd −Ｖg ）、ト
ランスコンダクタンス（ｇm −Ｖg ）特性を示してい
る。この図から明らかなように、本発明のトランジスタ
は従来のものよりも小さな電源電圧で大きなドレイン電
流Ｉd が流れ、またコンダクタンスｇm も大きな値が得
られており、総合的に特性が向上している。本発明のト
ランジスタは、その０．５Ｖという低い電源電圧におい
ても７４６ｍＳ／ｍｍという優れたトランスコンダクタ
ンスが得られている。
ジスタ特性を示すものである。このときの電源電圧は
０．５Ｖである。主要な特性について本発明及び従来の
トランジスタの特性を対比して示す。同図（ａ）は本発
明のトランジスタ特性、（ｂ）は従来のトランジスタ特
性であって、それぞれについて、駆動力（Ｉd −Ｖd 特
性、サブスレッショルド特性、（log Ｉd −Ｖg ）、ト
ランスコンダクタンス（ｇm −Ｖg ）特性を示してい
る。この図から明らかなように、本発明のトランジスタ
は従来のものよりも小さな電源電圧で大きなドレイン電
流Ｉd が流れ、またコンダクタンスｇm も大きな値が得
られており、総合的に特性が向上している。本発明のト
ランジスタは、その０．５Ｖという低い電源電圧におい
ても７４６ｍＳ／ｍｍという優れたトランスコンダクタ
ンスが得られている。
【００４０】図２０はゲート長０．０９μｍ、ゲート酸
化膜厚１．５ｎｍのときの本発明のトランジスタの相互
コンダクタンスの電源電圧依存性である。０．５Ｖ動作
においても８６０ｍｓ／ｍｍの非常に優れた相互コンダ
クタンスが得られている。
化膜厚１．５ｎｍのときの本発明のトランジスタの相互
コンダクタンスの電源電圧依存性である。０．５Ｖ動作
においても８６０ｍｓ／ｍｍの非常に優れた相互コンダ
クタンスが得られている。
【００４１】図２１、２２は本発明のトランジスタの相
互コンダクタンス及び電流駆動力の電源電圧依存性を
０．４μｍゲート長の従来トランジスタと比較したもの
である。０．４μｍトランジスタのゲート膜厚は９ｎｍ
である。
互コンダクタンス及び電流駆動力の電源電圧依存性を
０．４μｍゲート長の従来トランジスタと比較したもの
である。０．４μｍトランジスタのゲート膜厚は９ｎｍ
である。
【００４２】現在汎用の１５０ＭＨｚで動作するマイク
ロプロセッサでは、約０．４μｍのゲート長のＭＯＳＦ
ＥＴが用いられており、このＦＥＴの場合、３．３Ｖ電
源下で、２００ｍＳ／ｍｍ程度のトランスコンダクタン
スを持っている。よって、配線容量や抵抗が低減しない
と、当然高速化は図れないが、素子のトランスコンダク
タンスからの類推でいくと、今回実現した高駆動力のＭ
ＯＳＦＥＴは、現状の３．３Ｖ動作のトランジスタに比
べ、１．５の低電圧下で、約５．７倍の高速化の可能性
を持っていることになる。０．５Ｖの低電圧動作におい
ても、８６０ｍＳ／ｍｍのトランスコンダクタンスを有
することから、現在の３．３Ｖ動作に比べ、消費電力が
約１／９になり、トランスコンダクタンスの比から５倍
の高速化の可能性がある。
ロプロセッサでは、約０．４μｍのゲート長のＭＯＳＦ
ＥＴが用いられており、このＦＥＴの場合、３．３Ｖ電
源下で、２００ｍＳ／ｍｍ程度のトランスコンダクタン
スを持っている。よって、配線容量や抵抗が低減しない
と、当然高速化は図れないが、素子のトランスコンダク
タンスからの類推でいくと、今回実現した高駆動力のＭ
ＯＳＦＥＴは、現状の３．３Ｖ動作のトランジスタに比
べ、１．５の低電圧下で、約５．７倍の高速化の可能性
を持っていることになる。０．５Ｖの低電圧動作におい
ても、８６０ｍＳ／ｍｍのトランスコンダクタンスを有
することから、現在の３．３Ｖ動作に比べ、消費電力が
約１／９になり、トランスコンダクタンスの比から５倍
の高速化の可能性がある。
【００４３】現在、商品化されているＬＳＩ（例えばＭ
ＰＵマイクロプロセッサ等）は、３．Ｖの電源電圧で、
２００ＭＨｚのクロック周波数で動作している。
ＰＵマイクロプロセッサ等）は、３．Ｖの電源電圧で、
２００ＭＨｚのクロック周波数で動作している。
【００４４】本発明のトランジスタは、低い電源電圧
（例えば１．５Ｖあるいは０．５Ｖ）においても高い電
流駆動力を持つ。したがって電源の低電圧化による低電
源電圧化（注：消費電力（Ｐ）は、電圧（Ｖ）の２乗に
比例するため、低消費電力動作には、電源電圧を下げる
ことが有効である。しかし、一般には、電圧の低下は、
トランジスタの電流駆動力の減少をもたらし、ＬＳＩと
しては、動作速度の低下をまねく。）においてはも、Ｌ
ＳＩ動作の一層の高速化が可能である。
（例えば１．５Ｖあるいは０．５Ｖ）においても高い電
流駆動力を持つ。したがって電源の低電圧化による低電
源電圧化（注：消費電力（Ｐ）は、電圧（Ｖ）の２乗に
比例するため、低消費電力動作には、電源電圧を下げる
ことが有効である。しかし、一般には、電圧の低下は、
トランジスタの電流駆動力の減少をもたらし、ＬＳＩと
しては、動作速度の低下をまねく。）においてはも、Ｌ
ＳＩ動作の一層の高速化が可能である。
【００４５】ＬＳＩの消費電力は次の式で表現すること
ができる。 Ｐ＝ｋｆｃＶdd 2 ＋（Ｉls＋Ｉlg）Ｖdd ここで、 Ｐ：消費電力 ｆ：クロック周波数 ｃ：容量 Ｖdd：電源電圧 Ｉls：サブスレショルド特性できまるリーク電流 Ｉlg：ゲートリーク電流 この式において、第一項 ｋｆｃＶdd 2 は、電荷の蓄積
および消去（charge−discharge ）によって消費される
電力であり、第二項（Ｉls＋Ｉlg）は、トランジスタの
リーク電流成分によって消費される電力である。
ができる。 Ｐ＝ｋｆｃＶdd 2 ＋（Ｉls＋Ｉlg）Ｖdd ここで、 Ｐ：消費電力 ｆ：クロック周波数 ｃ：容量 Ｖdd：電源電圧 Ｉls：サブスレショルド特性できまるリーク電流 Ｉlg：ゲートリーク電流 この式において、第一項 ｋｆｃＶdd 2 は、電荷の蓄積
および消去（charge−discharge ）によって消費される
電力であり、第二項（Ｉls＋Ｉlg）は、トランジスタの
リーク電流成分によって消費される電力である。
【００４６】尚、クロック周波数ｆは、トランジスタの
電流駆動力Ｉによって決まる値である。
電流駆動力Ｉによって決まる値である。
【００４７】電荷蓄積時間ｔは、
【００４８】 ｔ＝Ｑ／Ｉ＝ＣＶ／Ｉであり、ｆ＝Ｉ／ＣＶ で示すことができる。
【００４９】ここで、チップあたりの消費電力を１０
Ｗ、チップ用トランジスタ数を３×１０6 個として、本
発明のトランジスタ及び従来構造のトランジスタの消費
電力及びクロック周波数の関係を示す（図２５）。
Ｗ、チップ用トランジスタ数を３×１０6 個として、本
発明のトランジスタ及び従来構造のトランジスタの消費
電力及びクロック周波数の関係を示す（図２５）。
【００５０】ここで各トランジスタのしきい値電圧の設
計は、しきい電圧１μＡ／μｍとして３．３Ｖ電源で
０．６Ｖ、２．０Ｖ電源で０．４Ｖ、１．５Ｖ電源で
０．３Ｖ、１．０Ｖ電源で０．２Ｖ、０．５Ｖ電源で
０．１５Ｖ、０．３Ｖ電源で０．１Ｖとした。
計は、しきい電圧１μＡ／μｍとして３．３Ｖ電源で
０．６Ｖ、２．０Ｖ電源で０．４Ｖ、１．５Ｖ電源で
０．３Ｖ、１．０Ｖ電源で０．２Ｖ、０．５Ｖ電源で
０．１５Ｖ、０．３Ｖ電源で０．１Ｖとした。
【００５１】消費電力（Ｐ）とクロック周波数（ｆ）の
関係は、電荷の蓄積、消去で決まる領域及びリーク電流
で決まる領域に分けることができる。
関係は、電荷の蓄積、消去で決まる領域及びリーク電流
で決まる領域に分けることができる。
【００５２】そして、図２５（ｂ）に示すように、リー
ク電流のうち、サブスレショルド特性で決まる成分は、
各々のしきい値電圧から、値１．５Ｖ電源電圧では、し
きい値電圧０．３Ｖであり、リーク電流による消費電力
は、４．５ｍＷである。同様に、 １．０Ｖ電源電圧で ３０ｍＷ、 ０．５Ｖ電源電圧で ４５ｍＷ、 ０．３Ｖ電源電圧で １００ｍＷ である。
ク電流のうち、サブスレショルド特性で決まる成分は、
各々のしきい値電圧から、値１．５Ｖ電源電圧では、し
きい値電圧０．３Ｖであり、リーク電流による消費電力
は、４．５ｍＷである。同様に、 １．０Ｖ電源電圧で ３０ｍＷ、 ０．５Ｖ電源電圧で ４５ｍＷ、 ０．３Ｖ電源電圧で １００ｍＷ である。
【００５３】一方、本発明のトンネルゲート酸化膜を用
いた場合（Ｌg ＝０．１４μｍ、Ｔox＝１．５ｎｍ）の
リーク電流は、１．５Ｖ電源で、６×１０-8Ａ／μｍで
あり、１個あたりのトランジスタのゲート幅を１０μ
ｍ、トランジスタ数を３×１０6 個のとき、リーク電流
による消費電力成分は、２．７Ｗとなる。
いた場合（Ｌg ＝０．１４μｍ、Ｔox＝１．５ｎｍ）の
リーク電流は、１．５Ｖ電源で、６×１０-8Ａ／μｍで
あり、１個あたりのトランジスタのゲート幅を１０μ
ｍ、トランジスタ数を３×１０6 個のとき、リーク電流
による消費電力成分は、２．７Ｗとなる。
【００５４】それぞれの場合についてまとめると、ゲー
ト酸化膜厚１．５ｎｍで Ｌg ＝０．１４μｍのとき、 １．５Ｖ電源電圧で ２．７ｍＷ、 １．０Ｖ電源電圧で ６００ｍＷ、 ０．５Ｖ電源電圧で ４５ｍＷ、 ０．３Ｖ電源電圧で ６．３ｍＷ Ｌg ＝０．０９μｍのとき、 １．５Ｖ電源電圧で ５４０ｍＷ、 １．０Ｖ電源電圧で １２０ｍＷ、 ０．５Ｖ電源電圧で ９ｍＷ、 ０．３Ｖ電源電圧で １．３ｍＷ である。
ト酸化膜厚１．５ｎｍで Ｌg ＝０．１４μｍのとき、 １．５Ｖ電源電圧で ２．７ｍＷ、 １．０Ｖ電源電圧で ６００ｍＷ、 ０．５Ｖ電源電圧で ４５ｍＷ、 ０．３Ｖ電源電圧で ６．３ｍＷ Ｌg ＝０．０９μｍのとき、 １．５Ｖ電源電圧で ５４０ｍＷ、 １．０Ｖ電源電圧で １２０ｍＷ、 ０．５Ｖ電源電圧で ９ｍＷ、 ０．３Ｖ電源電圧で １．３ｍＷ である。
【００５５】一方図２５（ａ）に示すように、電荷の蓄
積、消去によって決まる消費電力は、通常のＬg ＝０．
４μｍ、Ｔox＝９ｎｍのトランジスタの３．３Ｖ動作を
基準にすると、このトランジスタの駆動は０．４０ｍＡ
／μｍである。
積、消去によって決まる消費電力は、通常のＬg ＝０．
４μｍ、Ｔox＝９ｎｍのトランジスタの３．３Ｖ動作を
基準にすると、このトランジスタの駆動は０．４０ｍＡ
／μｍである。
【００５６】本発明のトランジスタは、Ｌg ＝０．１４
μｍ、Ｔox＝１．５ｎｍのトランジスタでは、１．５Ｖ
電源で消費電力は、１．２倍、クロック周波数は５．７
倍である。０．５Ｖ動作では、消費電力は、０．０４７
倍、クロック周波数は２．１倍である。
μｍ、Ｔox＝１．５ｎｍのトランジスタでは、１．５Ｖ
電源で消費電力は、１．２倍、クロック周波数は５．７
倍である。０．５Ｖ動作では、消費電力は、０．０４７
倍、クロック周波数は２．１倍である。
【００５７】また、Ｌg ＝０．０９μｍ、Ｔox＝１．５
ｎｍのトランジスタでは、１．５Ｖ動作で１．８倍の消
費電力、８．６倍のクロック周波数になる。０．５Ｖ動
作で０．１１倍の消費電力、４．９倍のクロック周波数
になる。
ｎｍのトランジスタでは、１．５Ｖ動作で１．８倍の消
費電力、８．６倍のクロック周波数になる。０．５Ｖ動
作で０．１１倍の消費電力、４．９倍のクロック周波数
になる。
【００５８】また、上述のゲートリーク電流成分は、電
荷の蓄積消去によって消費される本質的な消費電力成分
に比べ約１桁小さく問題にならない。
荷の蓄積消去によって消費される本質的な消費電力成分
に比べ約１桁小さく問題にならない。
【００５９】したがって、図２５（ｃ）に示すように、
２００ＭＨｚ、３．３Ｖ動作のＬＳＩに比べ、本発明の
トランジスタでは、１．５Ｖ動作では、同じ消費電力で
５倍の高周波動作（約１０００ＧＨｚ）０．５Ｖ動作で
は１／９の低消費電力化で５倍の高クロック動作が可能
である。
２００ＭＨｚ、３．３Ｖ動作のＬＳＩに比べ、本発明の
トランジスタでは、１．５Ｖ動作では、同じ消費電力で
５倍の高周波動作（約１０００ＧＨｚ）０．５Ｖ動作で
は１／９の低消費電力化で５倍の高クロック動作が可能
である。
【００６０】また、２００ＭＨｚで動作させるならば、
０．３Ｖまで電源電圧を下げ、消費電力を１／１００の
１００ｍＷ以下にすることができる。
０．３Ｖまで電源電圧を下げ、消費電力を１／１００の
１００ｍＷ以下にすることができる。
【００６１】また、本トランジスタは、低電圧下でも高
い相互コンダクタンスを持っている（１．５Ｖで１，０
１０ｍＳ／ｍｍ、０．５Ｖで８６０ｍＳ／ｍｍ、従来は
３．３Ｖで２００ｍＳ／ｍｍ程度）ため、現行の５倍程
度の高周波アナログ動作が低電圧下で可能となる。
い相互コンダクタンスを持っている（１．５Ｖで１，０
１０ｍＳ／ｍｍ、０．５Ｖで８６０ｍＳ／ｍｍ、従来は
３．３Ｖで２００ｍＳ／ｍｍ程度）ため、現行の５倍程
度の高周波アナログ動作が低電圧下で可能となる。
【００６２】例えば、１〜数１０ＧＨｚ動作の通信用の
高周波アナログＩＣは、主にバイポーラやＧａＡｓなど
のトランジスタを用いているが、これを本発明のＣＭＯ
Ｓで置き換えることが可能になる。
高周波アナログＩＣは、主にバイポーラやＧａＡｓなど
のトランジスタを用いているが、これを本発明のＣＭＯ
Ｓで置き換えることが可能になる。
【００６３】ＬＳＩの高集積化、高速化を達成するため
に、ＭＯＳ型トランジスタの微細化が、従来より行われ
てきている。もちろん高速化のためには、配線の低容量
化、低抵抗化や、素子の寄生容量や寄生抵抗の低減化が
重要であるが、素子自身の微細化も高駆動力化の大きな
カギになる。今後、低消費電力化のために、より低電圧
下でのデバイスの利用が求められているが、いかに低電
圧下で高駆動力のトランジスタを形成するかが、重要な
課題となる。
に、ＭＯＳ型トランジスタの微細化が、従来より行われ
てきている。もちろん高速化のためには、配線の低容量
化、低抵抗化や、素子の寄生容量や寄生抵抗の低減化が
重要であるが、素子自身の微細化も高駆動力化の大きな
カギになる。今後、低消費電力化のために、より低電圧
下でのデバイスの利用が求められているが、いかに低電
圧下で高駆動力のトランジスタを形成するかが、重要な
課題となる。
【００６４】また、通常は、例えば文献（著者Ｇ．Ｇ．
Shahidi ,J.Warnock,A.Acovic,P.Agnello,C.Blair,C.Bu
celot,A.Burghartz,E.Crabbe,J.Cressler,P.Coane,J.Co
mfort,B.Davarl,S.Fischer,E.Ganin,S.Gittleman,J.Kel
ler,K.Jenkins,D.Klans,K.Kiewtniak,T.Lu,P.A.McFarla
nd,T.Ning,M.Polcari,S.Subbana,J.Y.Sun,D.Sunderlan
d,A.C.Warren,C.Wong；論文名A HIGH PERFORMANCE 0.15
μｍ CMOS ；出典Dig.of Tech. Papers,VLSI Symp. on
Tech.,Kyoto,PP.93-94,1993＝以下文献［ａ］という）
に示されるように、通常、１．８Ｖ電源では、ｎＭＯＳ
は４８０ｍｓ／ｍｍ以下、ｐＭＯＳは２５０ｍｓ／ｍｍ
以下の相互コンダクタンスｇｍが得られているにすぎな
い。したがって、この文献［ａ］のトランジスタでは
１．５Ｖ電源においても、せいぜい上述の４８０ｍｓ／
ｍｍ，２５０ｍｓ／ｍｍの値が得られるにすぎない。一
方、文献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.
A.Jenkins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignan
o,M.Rosenfield,M.G.R.Thomson,and M.Polcari ；論文
名 High Performance 0.1μｍCMOS Device with 1.5VP
ower Supply；出典 IEDM Tech.Dig.,pp.127-130,1993
＝以下文献［Ｃ］という）に示されるものでは１．５Ｖ
電源でｎＭＯＳは６２０ｍｓ／ｍｍ、ｐＭＯＳは２９０
ｍｓ／ｍｍの値が得られているにすぎない。また、文献
（著者Y.Mii.S.Rishton,Y.Teur,D.Kern,T.Lii,K.Lee,K.
Jenkins,D.Quinlan,T.Brown Jr.,D.Danner,F.Sewell,an
d M.Polcari ；論文名High Performance 0.1μｍ nMOSF
ET's with10ps/stage Delay(85K) at 1.5Ｖ Power Supp
ly ；出典Dig. of Tech.Pater,VLSI Symp. on Tech.,Ky
oto,pp91-92,1993 ）では電源電圧の記述がないが、ｎ
ＭＯＳで７４０ｍｓ／ｍｍの値が得られていることが示
されている。また、例えば、文献（著者Y.Mii,S.Wind,
Y.Lii,D.Klaus,and J.Bucchignano；論文名An Ultra-Lo
w Power 0.1μｍ CMOS ；出典Dig. of Tech.Papers,VLS
I Symp. on Tech.,Hawaii,pp.9-10,1994 ＝以下文献
［Ｂ］という）に示されているものは、０．５Ｖ電源で
はｎＭＯＳで３４０ｍｓ／ｍｍ，ｐＭＯＳで１４０ｍｓ
／ｍｍ以下の相互コンダクタンスｇｍが得られているに
すぎない。したがって、１．５Ｖ以上電源でｎＭＯＳが
６２０ｍｓ／ｍｍ以上、ｐＭＯＳが２９０ｍｓ／ｍｍ以
上、１．２Ｖ以上の電源でｎＭＯＳが５４０ｍｓ／ｍｍ
以上、ｐＭＯＳが２４５ｍｓ／ｍｍ以上、０．５Ｖ以上
の電源でｎＭＯＳが３４０ｍｓ／ｍｍ以上、ｐＭＯＳが
１４０ｍｓ／ｍｍ以上の性能を有するためには、トラン
ジスタの構造として本発明の構成を有することが必要で
ある。
Shahidi ,J.Warnock,A.Acovic,P.Agnello,C.Blair,C.Bu
celot,A.Burghartz,E.Crabbe,J.Cressler,P.Coane,J.Co
mfort,B.Davarl,S.Fischer,E.Ganin,S.Gittleman,J.Kel
ler,K.Jenkins,D.Klans,K.Kiewtniak,T.Lu,P.A.McFarla
nd,T.Ning,M.Polcari,S.Subbana,J.Y.Sun,D.Sunderlan
d,A.C.Warren,C.Wong；論文名A HIGH PERFORMANCE 0.15
μｍ CMOS ；出典Dig.of Tech. Papers,VLSI Symp. on
Tech.,Kyoto,PP.93-94,1993＝以下文献［ａ］という）
に示されるように、通常、１．８Ｖ電源では、ｎＭＯＳ
は４８０ｍｓ／ｍｍ以下、ｐＭＯＳは２５０ｍｓ／ｍｍ
以下の相互コンダクタンスｇｍが得られているにすぎな
い。したがって、この文献［ａ］のトランジスタでは
１．５Ｖ電源においても、せいぜい上述の４８０ｍｓ／
ｍｍ，２５０ｍｓ／ｍｍの値が得られるにすぎない。一
方、文献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.
A.Jenkins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignan
o,M.Rosenfield,M.G.R.Thomson,and M.Polcari ；論文
名 High Performance 0.1μｍCMOS Device with 1.5VP
ower Supply；出典 IEDM Tech.Dig.,pp.127-130,1993
＝以下文献［Ｃ］という）に示されるものでは１．５Ｖ
電源でｎＭＯＳは６２０ｍｓ／ｍｍ、ｐＭＯＳは２９０
ｍｓ／ｍｍの値が得られているにすぎない。また、文献
（著者Y.Mii.S.Rishton,Y.Teur,D.Kern,T.Lii,K.Lee,K.
Jenkins,D.Quinlan,T.Brown Jr.,D.Danner,F.Sewell,an
d M.Polcari ；論文名High Performance 0.1μｍ nMOSF
ET's with10ps/stage Delay(85K) at 1.5Ｖ Power Supp
ly ；出典Dig. of Tech.Pater,VLSI Symp. on Tech.,Ky
oto,pp91-92,1993 ）では電源電圧の記述がないが、ｎ
ＭＯＳで７４０ｍｓ／ｍｍの値が得られていることが示
されている。また、例えば、文献（著者Y.Mii,S.Wind,
Y.Lii,D.Klaus,and J.Bucchignano；論文名An Ultra-Lo
w Power 0.1μｍ CMOS ；出典Dig. of Tech.Papers,VLS
I Symp. on Tech.,Hawaii,pp.9-10,1994 ＝以下文献
［Ｂ］という）に示されているものは、０．５Ｖ電源で
はｎＭＯＳで３４０ｍｓ／ｍｍ，ｐＭＯＳで１４０ｍｓ
／ｍｍ以下の相互コンダクタンスｇｍが得られているに
すぎない。したがって、１．５Ｖ以上電源でｎＭＯＳが
６２０ｍｓ／ｍｍ以上、ｐＭＯＳが２９０ｍｓ／ｍｍ以
上、１．２Ｖ以上の電源でｎＭＯＳが５４０ｍｓ／ｍｍ
以上、ｐＭＯＳが２４５ｍｓ／ｍｍ以上、０．５Ｖ以上
の電源でｎＭＯＳが３４０ｍｓ／ｍｍ以上、ｐＭＯＳが
１４０ｍｓ／ｍｍ以上の性能を有するためには、トラン
ジスタの構造として本発明の構成を有することが必要で
ある。
【００６５】同様に電流駆動力については、通常は例え
ば文献［Ｂ］に示されるように、０．５Ｖ電源ではｎＭ
ＯＳは０．０５２ｍＡ／μｍ、ｐＭＯＳは０．０３２ｍ
Ａ／μｍに留まっている。また、１．５Ｖ電源では文献
［Ｃ］に示されるように、ｎＭＯＳは０．６５ｍＡ／μ
ｍ，ｐＭＯＳは０．３ｍＡ／μｍに留まっている。した
がって、１．５Ｖ以上の電源でｎＭＯＳが０．６５ｍＡ
／μｍ以上、ｐＭＯＳが０．３０ｍＡ／μｍ以上、１．
２Ｖ以上の電源でｎＭＯＳが０．４７ｍＡ／μｍ以上、
ｐＭＯＳが０．２２ｍＡ／μｍ以上、０．５Ｖ以上の電
源でｎＭＯＳが０．０５２ｍＡ／μｍ以上、ｐＭＯＳが
０．０３２ｍＡ／μｍ以上の駆動力を得るには、トラン
ジスタの構造として本発明の構成を有することが必要で
ある。
ば文献［Ｂ］に示されるように、０．５Ｖ電源ではｎＭ
ＯＳは０．０５２ｍＡ／μｍ、ｐＭＯＳは０．０３２ｍ
Ａ／μｍに留まっている。また、１．５Ｖ電源では文献
［Ｃ］に示されるように、ｎＭＯＳは０．６５ｍＡ／μ
ｍ，ｐＭＯＳは０．３ｍＡ／μｍに留まっている。した
がって、１．５Ｖ以上の電源でｎＭＯＳが０．６５ｍＡ
／μｍ以上、ｐＭＯＳが０．３０ｍＡ／μｍ以上、１．
２Ｖ以上の電源でｎＭＯＳが０．４７ｍＡ／μｍ以上、
ｐＭＯＳが０．２２ｍＡ／μｍ以上、０．５Ｖ以上の電
源でｎＭＯＳが０．０５２ｍＡ／μｍ以上、ｐＭＯＳが
０．０３２ｍＡ／μｍ以上の駆動力を得るには、トラン
ジスタの構造として本発明の構成を有することが必要で
ある。
【００６６】上述の相互コンダクタンス及び電流駆動力
の値はいずれも室温における特性値である。
の値はいずれも室温における特性値である。
【００６７】したがって、ある電源電圧（ＶDD）下でｎ
ＭＯＳにおいて、 ｇｍ≧２８０ＶDD＋２００ ｐＭＯＳにおいて ｇｍ≧１５０ＶDD＋６５ となる構造が本発明の特徴となる。単位はＶDD（Ｖ）、
ｇｍ（ｍｓ／ｍｍ）である。
ＭＯＳにおいて、 ｇｍ≧２８０ＶDD＋２００ ｐＭＯＳにおいて ｇｍ≧１５０ＶDD＋６５ となる構造が本発明の特徴となる。単位はＶDD（Ｖ）、
ｇｍ（ｍｓ／ｍｍ）である。
【００６８】また、電流駆動力としては ｎＭＯＳがＩd ≧０．５９８ＶDD−０．２４７ ｐＭＯＳがＩd ≧０．２６８ＶDD−０．１０２ となる構造が本発明の特徴となる。単位はＶDD（Ｖ）、
Ｉd （ｍＡ）である。
Ｉd （ｍＡ）である。
【００６９】また、これらの値については特にゲート長
の値を記述していないが、いずれも０．１μｍ近辺の大
きさである。
の値を記述していないが、いずれも０．１μｍ近辺の大
きさである。
【００７０】ＭＯＳＦＥＴの駆動力はゲート長を短く
し、チャネルの電界を強くすることにより、電子や正孔
の速度を上げる手法が駆動力向上に有効であることは、
よく知られているが、ゲート長を短くし、チャネル電界
を強くする方法においては、ゲート長が０．１μｍ、あ
るいは、それ以下で、原理的には、速度飽和（チャネル
の電界がある程度強くなると、それ以上電界が強くなっ
ていても電子や正孔の速度が飽和し向上しないという現
象。）が生じ、高速化が飽和しつつあった。
し、チャネルの電界を強くすることにより、電子や正孔
の速度を上げる手法が駆動力向上に有効であることは、
よく知られているが、ゲート長を短くし、チャネル電界
を強くする方法においては、ゲート長が０．１μｍ、あ
るいは、それ以下で、原理的には、速度飽和（チャネル
の電界がある程度強くなると、それ以上電界が強くなっ
ていても電子や正孔の速度が飽和し向上しないという現
象。）が生じ、高速化が飽和しつつあった。
【００７１】微細ゲートのＭＯＳＦＥＴとして、昨年、
ゲート長０．０４μｍの世界最小のｎＭＯＳＦＥＴを作
製し、その室温動作を報告したが、その電流駆動力は、
０．１μｍゲート長のトランジスタと比べて、２〜３割
の向上に留まるものであった。
ゲート長０．０４μｍの世界最小のｎＭＯＳＦＥＴを作
製し、その室温動作を報告したが、その電流駆動力は、
０．１μｍゲート長のトランジスタと比べて、２〜３割
の向上に留まるものであった。
【００７２】したがって、前述した相互コンダクタンス
及び駆動力の値は、特にゲート長を規定しなくとも、従
来の方法では実現できず、本発明の構成を持つトランジ
スタで実現できるものである。
及び駆動力の値は、特にゲート長を規定しなくとも、従
来の方法では実現できず、本発明の構成を持つトランジ
スタで実現できるものである。
【００７３】以上のように、本発明により従来に比べ駆
動力、信頼性ともに良いトランジスタが実現できた。
動力、信頼性ともに良いトランジスタが実現できた。
【００７４】以上はシリコン酸化膜をゲート絶縁膜に用
いる説明してきたが、本発明はそれと同等のゲート容量
を有する絶縁膜、を用いても、同様の効果がある。絶縁
膜としては、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、
シリコン窒化酸化膜（ＳｉＯx Ｎy ）シリコン窒化膜と
シリコン酸化膜の積層膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ，Ｓｉ
3 Ｎ4 ／ＳｉＯ2 ，ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，
ＳｉＮ4 ／ＳｉＯ2 ／Ｎ4 ）あるいはタンタルオキサイ
ド（Ｔa Ｏx ）、チタン酸ストロンチウム膜（ＴｉＳｒ
ｘＯy ）それらとシリコン酸化膜、シリコン窒化膜との
積層膜等がある。これらの絶縁膜のゲート容量がシリコ
ン酸化膜換算で、シリコン酸化膜厚２．５ｎｍ未満と同
等であれば、本発明の効果が得られる。例えば、シリコ
ン窒化膜の比誘電率７．９はシリコン酸化膜３．９の約
２倍であり、シリコン窒化膜を用いる場合は、膜厚５ｎ
ｍ未満の場合において本発明の効果が得られる。前述し
たいずれの絶縁膜を用いる場合において、このゲート絶
縁膜中をトンネルリーク電流が流れても、シリコン酸化
膜中をトンネル電流が流れる絶縁膜厚でトランジスタを
構成するという要旨と一致しており、同等の効果があ
る。また、上述のシリコン酸化膜２．５ｎｍ未満と同等
のゲート容量を有する絶縁膜であれば、トンネル電流が
流れないため、消費電力が低減し、さらに低消費電力で
高性能なトランジスタが実現できる。
いる説明してきたが、本発明はそれと同等のゲート容量
を有する絶縁膜、を用いても、同様の効果がある。絶縁
膜としては、例えば、シリコン窒化膜（Ｓｉ3 Ｎ4 ）、
シリコン窒化酸化膜（ＳｉＯx Ｎy ）シリコン窒化膜と
シリコン酸化膜の積層膜（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ，Ｓｉ
3 Ｎ4 ／ＳｉＯ2 ，ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／ＳｉＯ2 ，
ＳｉＮ4 ／ＳｉＯ2 ／Ｎ4 ）あるいはタンタルオキサイ
ド（Ｔa Ｏx ）、チタン酸ストロンチウム膜（ＴｉＳｒ
ｘＯy ）それらとシリコン酸化膜、シリコン窒化膜との
積層膜等がある。これらの絶縁膜のゲート容量がシリコ
ン酸化膜換算で、シリコン酸化膜厚２．５ｎｍ未満と同
等であれば、本発明の効果が得られる。例えば、シリコ
ン窒化膜の比誘電率７．９はシリコン酸化膜３．９の約
２倍であり、シリコン窒化膜を用いる場合は、膜厚５ｎ
ｍ未満の場合において本発明の効果が得られる。前述し
たいずれの絶縁膜を用いる場合において、このゲート絶
縁膜中をトンネルリーク電流が流れても、シリコン酸化
膜中をトンネル電流が流れる絶縁膜厚でトランジスタを
構成するという要旨と一致しており、同等の効果があ
る。また、上述のシリコン酸化膜２．５ｎｍ未満と同等
のゲート容量を有する絶縁膜であれば、トンネル電流が
流れないため、消費電力が低減し、さらに低消費電力で
高性能なトランジスタが実現できる。
【００７５】例えば、トランジスタ１個あたり、１０-8
Ａのゲートトンネルリークを持つＭＯＳＦＥＴを１００
万個集積した場合、１０ｍＡの電力が消費される。一
方、トンネル電流が流れないトランジスタを使用した場
合には、この１０ｍＡの消費電力が抑えられ、ＬＳＩと
しての性能の向上を図ることができる。
Ａのゲートトンネルリークを持つＭＯＳＦＥＴを１００
万個集積した場合、１０ｍＡの電力が消費される。一
方、トンネル電流が流れないトランジスタを使用した場
合には、この１０ｍＡの消費電力が抑えられ、ＬＳＩと
しての性能の向上を図ることができる。
【００７６】また本発明のトランジスタは、半導体装置
の一部に使用されると、高性能かつ安価な半導体装置が
実現する。
の一部に使用されると、高性能かつ安価な半導体装置が
実現する。
【００７７】図１８は、半導体装置の一部に本発明のト
ランジスタを使用した半導体装置の概略図である。特に
大電流で駆動することが要求される周辺回路の部分に、
図１８（ｂ）に示すように本発明トランジスタを用いる
と良い。このような半導体装置は、次のような製造法で
作製できる。
ランジスタを使用した半導体装置の概略図である。特に
大電流で駆動することが要求される周辺回路の部分に、
図１８（ｂ）に示すように本発明トランジスタを用いる
と良い。このような半導体装置は、次のような製造法で
作製できる。
【００７８】従来法により半導体基板上に素子領域及び
素子分離領域を形成したのち、例えば炉酸化法にて８０
０℃酸素雰囲気でシリコン表面を酸化し、４ｎｍの第１
のシリコン酸化膜を形成する。その後、本発明トランジ
スタ形成領域のみ前記第１のシリコン酸化膜を除去す
る。その後、急速ランプ加熱法にて所望の膜厚の第２の
シリコン酸化膜を形成する。以降の工程は前述した本発
明のトランジスタの形成方法と同様の工程を経て作製す
る。
素子分離領域を形成したのち、例えば炉酸化法にて８０
０℃酸素雰囲気でシリコン表面を酸化し、４ｎｍの第１
のシリコン酸化膜を形成する。その後、本発明トランジ
スタ形成領域のみ前記第１のシリコン酸化膜を除去す
る。その後、急速ランプ加熱法にて所望の膜厚の第２の
シリコン酸化膜を形成する。以降の工程は前述した本発
明のトランジスタの形成方法と同様の工程を経て作製す
る。
【００７９】このように作製した半導体装置は、大電流
で駆動されるトランジスタが要求される領域に本発明で
作製した高性能なトランジスタが形成され、全体として
優れた半導体装置になる。従来、例えば高速論理デバイ
スにおいては、図１９に示すように周辺回路部分（Ｉ／
Ｏ部）をバイポーラトランジスタで形成し、内部論理回
路をＣＭＯＳトランジスタで形成し、高速化を図った。
で駆動されるトランジスタが要求される領域に本発明で
作製した高性能なトランジスタが形成され、全体として
優れた半導体装置になる。従来、例えば高速論理デバイ
スにおいては、図１９に示すように周辺回路部分（Ｉ／
Ｏ部）をバイポーラトランジスタで形成し、内部論理回
路をＣＭＯＳトランジスタで形成し、高速化を図った。
【００８０】本発明を用いることで、ＣＭＯＳのプロセ
スのみで作製が可能になり、安価に高性能な素子を実現
することができた。
スのみで作製が可能になり、安価に高性能な素子を実現
することができた。
【００８１】本実施例においては、特にｎＭＯＳＦＥＴ
の例を用いて説明したが、本構造は同様にｐＭＯＳＦＥ
Ｔにも応用ができる。この場合、ゲート側壁部はＢＳＧ
（Ｂ（ボロン）含有シリコン酸化膜）で形成し、浅いｐ
型のソース／ドレイン領域を形成すればよい。これは文
献（著者M.Saito,T.Yoshitomi,H.Hara,M.Ono,Y.Akasak
a,H.Nii,S.Matsuda,H.S.Momose,Y.Katsumata,and H.Iwa
i；論文名P-MOSFETs with Ultra-Shallow Solid-Phase-
Diffused Drain StructureProduced by Diffusion from
BSG Gate-Sidewall ；出典IEEE Trans.Electron Devic
es,vol.ED-40,no.12,pp.2264-2272,December,1993）に
おいて報告されている。
の例を用いて説明したが、本構造は同様にｐＭＯＳＦＥ
Ｔにも応用ができる。この場合、ゲート側壁部はＢＳＧ
（Ｂ（ボロン）含有シリコン酸化膜）で形成し、浅いｐ
型のソース／ドレイン領域を形成すればよい。これは文
献（著者M.Saito,T.Yoshitomi,H.Hara,M.Ono,Y.Akasak
a,H.Nii,S.Matsuda,H.S.Momose,Y.Katsumata,and H.Iwa
i；論文名P-MOSFETs with Ultra-Shallow Solid-Phase-
Diffused Drain StructureProduced by Diffusion from
BSG Gate-Sidewall ；出典IEEE Trans.Electron Devic
es,vol.ED-40,no.12,pp.2264-2272,December,1993）に
おいて報告されている。
【００８２】また、上述のように、ＢＳＧ側壁からの固
相拡散技術でなく、通常のＢ（ボロン）原子のイオン打
込み法によりソース／ドレイン拡散層を作製しても良
い。
相拡散技術でなく、通常のＢ（ボロン）原子のイオン打
込み法によりソース／ドレイン拡散層を作製しても良
い。
【００８３】図２４は、イオン打込み法でソース／ドレ
イン拡散層を形成したｐ型ＭＯＳＦＥＴの電気的特性で
ある。このときゲート酸化膜厚は１．５ｎｍ、ゲート長
は０．２μｍである。本発明で作製されたｐＭＯＳＦＥ
Ｔは１．５Ｖ電源で０．４１ｍＡ／μｍの電流駆動力、
及び４０８ｍｓ／ｍｍの相互コンダクタンスを有し、文
献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.A.Jenk
ins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignano,M.G.
R.Thomson,and M.Polcari；論文名“High Performance
0.1μｍCMOS Devices with 1.5V Power Supply;出典IED
M Tech. Dig.,pp.127-130,1993)において報告されてい
る０．２μｍゲート長ｐＭＯＳＦＥＴの性能値約２００
ｍｓ／ｍｍを大幅に上回る高い性能を持つ。またこのＴ
ｒは、０．５Ｖ電源で０．０６ｍＡ／μｍの駆動力と約
３５０ｍｓ／ｍｍの相互コンダクタンスが得られてい
る。
イン拡散層を形成したｐ型ＭＯＳＦＥＴの電気的特性で
ある。このときゲート酸化膜厚は１．５ｎｍ、ゲート長
は０．２μｍである。本発明で作製されたｐＭＯＳＦＥ
Ｔは１．５Ｖ電源で０．４１ｍＡ／μｍの電流駆動力、
及び４０８ｍｓ／ｍｍの相互コンダクタンスを有し、文
献（著者Y.Taur,S.Wind,Y.J.Mii,Y.Lii,D.Moy,K.A.Jenk
ins,C.L.Chen,P.J.Coane,D.Klaus,J.Bucchignano,M.G.
R.Thomson,and M.Polcari；論文名“High Performance
0.1μｍCMOS Devices with 1.5V Power Supply;出典IED
M Tech. Dig.,pp.127-130,1993)において報告されてい
る０．２μｍゲート長ｐＭＯＳＦＥＴの性能値約２００
ｍｓ／ｍｍを大幅に上回る高い性能を持つ。またこのＴ
ｒは、０．５Ｖ電源で０．０６ｍＡ／μｍの駆動力と約
３５０ｍｓ／ｍｍの相互コンダクタンスが得られてい
る。
【００８４】また、本実施例においては、拡散層深さ３
０ｎｍの例を用いて説明したが、拡散及び活性化のため
のアニール条件を７００℃から１，１００℃の間で適宜
温度と時間を選択することにより、所望の拡散層深さを
自由に選ぶことができる。
０ｎｍの例を用いて説明したが、拡散及び活性化のため
のアニール条件を７００℃から１，１００℃の間で適宜
温度と時間を選択することにより、所望の拡散層深さを
自由に選ぶことができる。
【００８５】図２３はチャネル電流Ｉd に占めるゲート
電流Ｉg の比率Ｉg ／Ｉd が酸化膜厚Ｔoxとゲート長Ｌ
g でどう変化するか示したものである。比率Ｉg ／Ｉd
が同一になるのは酸化膜厚１．５ｎｍの場合に比べ、２
０％厚い１．８ｎｍの場合では、ゲート長は膜厚１．５
ｎｍのときの１／２まで短くした場合に、同じ量のリー
ク電流を生ずることが解る。
電流Ｉg の比率Ｉg ／Ｉd が酸化膜厚Ｔoxとゲート長Ｌ
g でどう変化するか示したものである。比率Ｉg ／Ｉd
が同一になるのは酸化膜厚１．５ｎｍの場合に比べ、２
０％厚い１．８ｎｍの場合では、ゲート長は膜厚１．５
ｎｍのときの１／２まで短くした場合に、同じ量のリー
ク電流を生ずることが解る。
【００８６】図１２に示すように、Ｉg ／Ｉd が急激に
増大するポイントである６×１０-5を限界値として、そ
れ以下の特性となるゲート長Ｌg 、絶縁膜厚Ｔoxが好ま
しいとすると、下記の式が成立する。限界の６×１０-5
Ｉg ／Ｉd 比のあるとき、 Ｔox（ｎｍ）＝ｌｏｇＬg （μｍ）＋２．０２ したがって、ある絶縁膜厚Ｔox（ｎｍ）のときに許容さ
れるゲート長Ｌg （μｍ）は、 Ｌg ≦１０(Tox-2.02) ＬＳＩの集積度向上のために消費電力となるゲート電流
をさらに低減し、１００万個（１Ｍ（メガ）ｂｉｔ）の
メモリに応用される場合、ＬＳＩとしての消費電力への
影響を１０ｍＡ程度とする。１個あたりのトランジスタ
のゲート電流として許容されるのは１０-8Ａ／μｍとす
ると、図６より、この図は１０μｍゲート幅あたりのゲ
ート電流で記述してあるので、１０-8Ａ／μｍとなるの
はＴox＝１．５ｎｍのとき、０．１５μｍ、Ｔox＝１．
８ｎｍのとき０．３０μｍである。
増大するポイントである６×１０-5を限界値として、そ
れ以下の特性となるゲート長Ｌg 、絶縁膜厚Ｔoxが好ま
しいとすると、下記の式が成立する。限界の６×１０-5
Ｉg ／Ｉd 比のあるとき、 Ｔox（ｎｍ）＝ｌｏｇＬg （μｍ）＋２．０２ したがって、ある絶縁膜厚Ｔox（ｎｍ）のときに許容さ
れるゲート長Ｌg （μｍ）は、 Ｌg ≦１０(Tox-2.02) ＬＳＩの集積度向上のために消費電力となるゲート電流
をさらに低減し、１００万個（１Ｍ（メガ）ｂｉｔ）の
メモリに応用される場合、ＬＳＩとしての消費電力への
影響を１０ｍＡ程度とする。１個あたりのトランジスタ
のゲート電流として許容されるのは１０-8Ａ／μｍとす
ると、図６より、この図は１０μｍゲート幅あたりのゲ
ート電流で記述してあるので、１０-8Ａ／μｍとなるの
はＴox＝１．５ｎｍのとき、０．１５μｍ、Ｔox＝１．
８ｎｍのとき０．３０μｍである。
【００８７】 Ｔox（ｎｍ）＝ｌｏｇＬg （μｍ）＋２．３２ したがって、ある膜厚で許容されるゲート長Ｌg （μ
ｍ）の値は Ｌg ≦１０(Tox-2.32) であれば、さらに性能が向上し、集積度の高いＬＳＩに
応用できる。
ｍ）の値は Ｌg ≦１０(Tox-2.32) であれば、さらに性能が向上し、集積度の高いＬＳＩに
応用できる。
【００８８】
【発明の効果】以上説明したように本発明によれば、ゲ
ート絶縁膜の厚さを２．５ｎｍ未満とすることにより、
ホットキャリアストレス下での信頼性が向上するととも
に、ゲート長を０．３μｍ以下にすることで、ソース／
ドレイン電極からゲート電極へのトンネル電流Ｉg を減
少させることができ、トランジスタ特性の向上を図るこ
とができる。また、電源電圧１．５Ｖ以下で使用すれ
ば、さらに信頼性の高いトランジスタが実現できる。
ート絶縁膜の厚さを２．５ｎｍ未満とすることにより、
ホットキャリアストレス下での信頼性が向上するととも
に、ゲート長を０．３μｍ以下にすることで、ソース／
ドレイン電極からゲート電極へのトンネル電流Ｉg を減
少させることができ、トランジスタ特性の向上を図るこ
とができる。また、電源電圧１．５Ｖ以下で使用すれ
ば、さらに信頼性の高いトランジスタが実現できる。
【図１】本発明の一実施例に係るＭＯＳ型トランジスタ
の構造を示す素子断面図。
の構造を示す素子断面図。
【図２】図１に示すトランジスタの不純物濃度プロファ
イル図。
イル図。
【図３】同トランジスタのホットキャリアストレス（Ｖ
ｄ＝２．５Ｖ、Isubmax 、１０００秒ストレス印加）下
のトランスコンダクタンスの劣化量のゲート酸化膜厚依
存性を示す曲線図。
ｄ＝２．５Ｖ、Isubmax 、１０００秒ストレス印加）下
のトランスコンダクタンスの劣化量のゲート酸化膜厚依
存性を示す曲線図。
【図４】同トランジスタのトンネル電流Ｉg のゲート長
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
【図５】同トランジスタのドレイン電流Ｉd0のゲート長
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
【図６】同トランジスタのトンネル電流Ｉg のゲート長
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
【図７】同トランジスタのコンダクタンスｇｍのゲート
長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
【図８】同トランジスタの基板最大電流Ｉsubmaxのゲー
ト長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）（ａ）及
びトランジスタの基板電流Ｉsub のゲート電圧依存性を
示す曲線図（Ｗ＝１０μｍ）（ｂ）。
ト長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）（ａ）及
びトランジスタの基板電流Ｉsub のゲート電圧依存性を
示す曲線図（Ｗ＝１０μｍ）（ｂ）。
【図９】同トランジスタのインパクトイオン化率のゲー
ト長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
ト長Ｌg 依存性を示す曲線図（Ｗ＝１０μｍ）。
【図１０】同トランジスタの電流Ｉg ，Ｉd の電源電圧
Ｖd ＝Ｖg 依存性を示す曲線図（Ｌｇ＝０．１４μｍ，
Ｗ＝１０μｍ）。
Ｖd ＝Ｖg 依存性を示す曲線図（Ｌｇ＝０．１４μｍ，
Ｗ＝１０μｍ）。
【図１１】同トランジスタのドレイン電流Ｉd の電源電
圧Ｖd ＝Ｖg 依存性を示す曲線図。
圧Ｖd ＝Ｖg 依存性を示す曲線図。
【図１２】同トランジスタのＩg ／Ｉd の電源電圧（Ｖ
d ＝Ｖｇ）依存性を示す曲線図。
d ＝Ｖｇ）依存性を示す曲線図。
【図１３】同トランジスタのＩd −Ｖd 特性のゲート長
依存性を示す曲線図。
依存性を示す曲線図。
【図１４】同トランジスタのコンダクタンスｇｍのゲー
ト長依存性を示す曲線図。
ト長依存性を示す曲線図。
【図１５】本発明のトランジスタの主要な特性について
従来のトランジスタの特性を対比して示す曲線図（電源
電圧０．５Ｖ）。
従来のトランジスタの特性を対比して示す曲線図（電源
電圧０．５Ｖ）。
【図１６】キャリア移動度の実効電界依存性を示す曲線
図。
図。
【図１７】本発明の一実施例に係るＭＯＳ型トランジス
タのコンダクタンスｇｍの劣化（ストレス時間に対する
トランスコンダクタンスの劣化）特性を示す曲線図。
タのコンダクタンスｇｍの劣化（ストレス時間に対する
トランスコンダクタンスの劣化）特性を示す曲線図。
【図１８】本発明による半導体装置の例、全領域の半導
体装置を本発明のＭＯＳＦＥＴで作製した半導体装置
（ａ）、一部の領域で本発明のＭＯＳＦＥＴを作製した
半導体装置（ｂ）、及び周辺部領域で本発明のＭＯＳＦ
ＥＴを作製した半導体装置（ｃ）の構成を示す概略説明
図。
体装置を本発明のＭＯＳＦＥＴで作製した半導体装置
（ａ）、一部の領域で本発明のＭＯＳＦＥＴを作製した
半導体装置（ｂ）、及び周辺部領域で本発明のＭＯＳＦ
ＥＴを作製した半導体装置（ｃ）の構成を示す概略説明
図。
【図１９】バイポーラトランジスタとＣＭＯＳトランジ
スタで形成した高速半導体装置の従来例の構成を示す概
略説明図。
スタで形成した高速半導体装置の従来例の構成を示す概
略説明図。
【図２０】Ｌg ＝０．０９μｍ、Ｔox＝１．５ｎｍトラ
ンジスタの相互コンダクタンスの電圧依存性を示す曲線
図。
ンジスタの相互コンダクタンスの電圧依存性を示す曲線
図。
【図２１】相互コンダクタンスの電源電圧依存性を示す
曲線図。
曲線図。
【図２２】単位あたり電流駆動力の電源電圧依存性を示
す曲線図。
す曲線図。
【図２３】ゲート長Ｌg に対するチャネル電流に対する
ゲート電流比Ｉg ／Ｉd を示す曲線図。
ゲート電流比Ｉg ／Ｉd を示す曲線図。
【図２４】Ｔox＝１．５ｎｍ、Ｌg ＝０．２μｍ ｐＭ
ＯＳトランジスタの特性（Ｉd −Ｖd 特性（ａ）、ｇｍ
−Ｖg 特性（ｂ））を示す曲線図。
ＯＳトランジスタの特性（Ｉd −Ｖd 特性（ａ）、ｇｍ
−Ｖg 特性（ｂ））を示す曲線図。
【図２５】Ｌg ＝０．４μｍ、Ｔox＝９ｎｍトランジス
タ（従来例）、Ｌg ＝０．１μｍ、Ｔox＝３ｎｍトラン
ジスタ（従来例）、Ｌg ＝０．１４μｍ及びＬg ＝０．
０９μｍ、Ｔox＝１．５ｎｍトランジスタ（本発明）に
ついて、クロック周波数と電荷の蓄積消去及びサブスレ
ショルドリークで決まる消費電力との関係（ａ）、クロ
ック周波数とゲートリーク電流で決まる消費電力成分と
の関係（ｂ）、全てのトランジスタを同一消費電力、あ
るいは同一クロック周波数条件としたときの消費電力と
クロック周波数との関係（ｃ）とそれぞれ示す曲線図。
タ（従来例）、Ｌg ＝０．１μｍ、Ｔox＝３ｎｍトラン
ジスタ（従来例）、Ｌg ＝０．１４μｍ及びＬg ＝０．
０９μｍ、Ｔox＝１．５ｎｍトランジスタ（本発明）に
ついて、クロック周波数と電荷の蓄積消去及びサブスレ
ショルドリークで決まる消費電力との関係（ａ）、クロ
ック周波数とゲートリーク電流で決まる消費電力成分と
の関係（ｂ）、全てのトランジスタを同一消費電力、あ
るいは同一クロック周波数条件としたときの消費電力と
クロック周波数との関係（ｃ）とそれぞれ示す曲線図。
１ 半導体基板 ２ ゲート電極 ３ ゲート酸化膜 ４ チャネル形成領域 ５ ソース領域 ６ ドレイン領域 ７ ゲート電源 ８ ドレイン電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大 黒 達 也 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 小 野 瑞 城 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 吉 富 崇 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内 (72)発明者 中 村 新 一 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝研究開発センター内
Claims (14)
- 【請求項１】第一導電型の半導体基板と、 該半導体基板上に絶縁膜を介して形成されたゲート電極
と、 該半導体基板のゲート電極直下に位置するチャネル形成
領域の両側に形成された第二導電型のソース／ドレイン
領域とを備え、 前記絶縁膜の厚さが２．０ｎｍ以下、前記ゲート電極の
ゲート長が０．３μｍ以下であることを特徴とする半導
体装置。 - 【請求項２】半導体装置の一部に請求項１記載の半導体
装置を含むことを特徴とする半導体装置。 - 【請求項３】前記半導体装置の動作時、前記絶縁膜にト
ンネル電流が流れることを特徴とする請求項１記載の半
導体装置。 - 【請求項４】前記絶縁膜の膜厚は酸化膜厚換算で２．０
ｎｍ以下であることを特徴とする請求項１記載の半導体
装置。 - 【請求項５】第一導電型の半導体基板と、 該半導体基板上にゲート絶縁膜を介して形成されたゲー
ト電極と、 該半導体基板のゲート電極直下に位置するチャネル形成
領域の両側に形成された第二導電型のソース／ドレイン
領域とを備えたＭＯＳ型半導体装置において、 前記ゲート電極のチャネル方向の長さ（Ｌｇ）と前記ゲ
ート絶縁膜の厚さ（ｔｏｘ）の関係が以下の関係を満足
することを特徴とする半導体装置。 Ｌg ≦１０(Tox-2.02) このときＬg の単位は（μｍ） Ｔoxの単位は（ｎｍ） - 【請求項６】第一導電型の半導体基板と、 該半導体基板上に絶縁膜を介して形成されたゲート電極
と、 該半導体基板のゲート電極直下に位置するチャネル形成
領域の両側に形成された第二導電型のソース／ドレイン
領域とを備え、 前記絶縁膜の厚さが２．０ｎｍ以下、前記ゲート電極の
ゲート長が０．３μｍ以下であって、前記ゲート電極及
びドレイン領域への印加電圧を１．５Ｖ以下としたこと
を特徴とする半導体装置。 - 【請求項７】前記ゲート電極への印加電圧を０．５Ｖ以
下としたことを特徴とする請求項６記載の半導体装置。 - 【請求項８】半導体装置の一部に請求項６記載の半導体
装置を含むことを特徴とする半導体装置。 - 【請求項９】前記半導体装置の動作時、前記絶縁膜にト
ンネル電流が流れることを特徴とする請求項６記載の半
導体装置。 - 【請求項１０】前記絶縁膜の膜厚は酸化膜厚換算で２．
０ｎｍ以下であることを特徴とする請求項６記載の半導
体装置。 - 【請求項１１】第一導電型の半導体基板と、 該半導体基板上に絶縁膜を介して形成されたゲート電極
と、 該半導体基板のゲート電極直下に位置するチャネル形成
領域の両側に形成された第二導電型のソース／ドレイン
領域とを備え、 相互コンダクタンス（ｇｍ）が ｎＭＯＳにおいてｇｍ≧２８０ＶDD＋２００ ｐＭＯＳにおいてｇｍ≧１５０ＶDD＋６５ 単位はＶDD（Ｖ）、ｇｍ（ｍｓ／ｍｍ）であることを特
徴とする半導体装置。 - 【請求項１２】前記ゲート電極及びドレイン領域への印
加電圧を１．５Ｖ以下としたことを特徴とする請求項１
１記載の半導体装置。 - 【請求項１３】前記ゲート電極及びドレイン領域への印
加電圧を０．５Ｖ以下としたことを特徴とする請求項１
２記載の半導体装置。 - 【請求項１４】前記半導体装置の動作時、前記絶縁膜に
トンネル電流が流れることを特徴とする請求項１１記載
の半導体装置。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30390094A JPH08213595A (ja) | 1994-09-13 | 1994-12-07 | 半導体装置 |
| KR1019950029817A KR960012413A (ko) | 1994-09-13 | 1995-09-13 | 경사 입사 다중스펙트럼 간섭계 장치와 그를 이용한 기판 표면내의 전체 표면 높이 에러 측정 및 기판의 총 두께 측정 방법 |
| KR1019950029799A KR100286490B1 (ko) | 1994-09-13 | 1995-09-13 | 반도체장치 |
| US08/527,562 US5990516A (en) | 1994-09-13 | 1995-09-13 | MOSFET with a thin gate insulating film |
| US09/440,938 US6229164B1 (en) | 1994-09-13 | 1999-11-16 | MOSFET with a thin gate insulating film |
| US09/828,205 US6410952B2 (en) | 1994-09-13 | 2001-04-09 | MOSFET with a thin gate insulating film |
| US10/160,036 US6642560B2 (en) | 1994-09-13 | 2002-06-04 | MOSFET with a thin gate insulating film |
| US10/681,318 US6929990B2 (en) | 1994-09-13 | 2003-10-09 | MOSFET with a thin gate insulating film |
| US11/143,594 US7282752B2 (en) | 1994-09-13 | 2005-06-03 | MOSFET with a thin gate insulating film |
| US11/846,369 US20080048250A1 (en) | 1994-09-13 | 2007-08-28 | Mosfet with a thin gate insulating film |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21893994 | 1994-09-13 | ||
| JP6-218939 | 1994-09-13 | ||
| JP30234294 | 1994-12-06 | ||
| JP6-302342 | 1994-12-06 | ||
| JP30390094A JPH08213595A (ja) | 1994-09-13 | 1994-12-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005082462A Division JP2005217436A (ja) | 1994-09-13 | 2005-03-22 | 半導体装置および半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08213595A true JPH08213595A (ja) | 1996-08-20 |
Family
ID=27330218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30390094A Withdrawn JPH08213595A (ja) | 1994-09-13 | 1994-12-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08213595A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004025732A1 (ja) * | 2002-09-12 | 2004-03-25 | Matsushita Electric Industrial Co., Ltd. | 固体撮像装置およびその製造方法 |
-
1994
- 1994-12-07 JP JP30390094A patent/JPH08213595A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004025732A1 (ja) * | 2002-09-12 | 2004-03-25 | Matsushita Electric Industrial Co., Ltd. | 固体撮像装置およびその製造方法 |
| JPWO2004025732A1 (ja) * | 2002-09-12 | 2006-01-12 | 松下電器産業株式会社 | 固体撮像装置およびその製造方法 |
| EP1542285A4 (en) * | 2002-09-12 | 2007-02-28 | Matsushita Electric Industrial Co Ltd | STIRRING FREE IMAGE RECORDING DEVICE AND MANUFACTURING METHOD THEREFOR |
| US7352020B2 (en) | 2002-09-12 | 2008-04-01 | Matsushita Electric Industrial Co., Ltd. | Solid-state image pickup device, and manufacturing method thereof |
| CN100431160C (zh) * | 2002-09-12 | 2008-11-05 | 松下电器产业株式会社 | 固态成像装置及其制造方法 |
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Legal Events
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|---|---|---|---|
| A131 | Notification of reasons for refusal |
Effective date: 20050118 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20050322 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061107 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20061207 |