JP2006242569A - 試験装置、及び試験方法 - Google Patents

Abstract

【課題】誤った出力データ信号を用いて被試験デバイスを試験することを防ぐことができる試験装置を提供する。
【解決手段】被試験デバイスを試験する試験装置であって、被試験デバイスに出力するべきデータを格納するパターンメモリと、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定するデバイス判定部と、パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数情報格納部と、パターンメモリが被試験デバイスに出力する出力データを受け取り、出力データに含まれるＨ論理データの個数を計数するカウンタと、個数情報格納部が格納した入力データの個数情報と、カウンタが計数したＨ論理データの個数とが一致した場合に、パターンメモリが格納したデータが正しいと判定するパターンメモリ判定部とを備える試験装置を提供する。
【選択図】図２

Description

本発明は、被試験デバイスを試験する試験装置及び試験方法に関する。

従来、半導体メモリ等の被試験デバイスを試験する試験装置として、タイミング発生器、パターン発生器、波形整形器、論理比較器、不良解析メモリ、及びパターンメモリを備える装置が知られている。

タイミング発生器は、試験装置の動作を規定する基準クロックを発生し、パターン発生器は、被試験デバイスに与えるアドレス信号、データ信号、及び制御信号を発生する。波形整形器は、これらの信号に基づいて試験信号を生成し、被試験デバイスに供給する。また、パターンメモリは、予め与えられるデータ信号及び期待値信号を格納する。波形整形器は、パターンメモリが格納したデータ信号に基づいて、試験信号を生成する場合もある。論理比較器は、被試験デバイスの出力信号と期待値信号とを比較し、一致又は不一致を示すフェイルデータを生成する。当該フェイルデータは、不良解析メモリに格納される。

関連する特許文献等は、現在認識していないので、その記載を省略する。

近年、半導体メモリ等の容量が増加しており、パターンメモリが格納したデータを用いて試験を行う場合、パターンメモリは大きな容量を有する必要がある。このため、パターンメモリが格納した全てのデータについて、正しいデータであることを保証することが困難となっている。例えば、パターンメモリのソフトエラー等の要因で、格納したデータにエラーが生じる可能性が大きくなる。また、パターンメモリに格納したデータを複数回繰り返して使用して試験を行うと、エラーが生じたデータを繰り返して用いてしまう場合がある。

試験において、パターンメモリが格納したデータを、期待値信号としてのみ使用する場合には、期待値信号にエラーが生じていても、出力信号と期待値信号との不一致が検出されるので、試験時において当該エラーを検出することができる。しかし、ＲＯＭ（Read Only Memory）の試験において、パターンメモリが格納したデータを、ＲＯＭの書き込みデータとして使用し、当該データを期待値信号としても使用する場合、試験時においてはデータのエラーを検出することができず、誤ったデータをＲＯＭに書き込んでしまう。そして、当該ＲＯＭを実使用のシステムに組み込んだときに、当該システムが正しく動作しないことになり、大きな問題となる。

このため本発明は、上述した課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスに出力するべきデータを格納するパターンメモリと、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定するデバイス判定部と、パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数情報格納部と、パターンメモリが被試験デバイスに出力する出力データを受け取り、出力データに含まれるＨ論理データの個数を計数するカウンタと、個数情報格納部が格納した入力データの個数情報と、カウンタが計数したＨ論理データの個数とが一致した場合に、パターンメモリが格納したデータが正しいと判定するパターンメモリ判定部とを備える試験装置を提供する。

デバイス判定部は、パターンメモリ判定部が、パターンメモリが格納したデータが正しいと判定した場合に、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定してよい。

試験装置は、入力データ及び出力データを受け取り、パターンメモリに入力データが書き込まれる場合に、入力データを選択してカウンタに供給し、カウンタに入力データの個数情報を取得させ、パターンメモリが出力データを出力する場合に、出力データを選択してカウンタに供給する計数選択部を更に備え、個数情報格納部は、カウンタが取得した入力データの個数情報を格納してよい。

入力データ及び出力データの各ワードは複数のビットを有し、カウンタは、ワードにおけるビット位置毎に、Ｈ論理データを計数し、ビット位置毎のＨ論理データの計数値を個数情報として取得してよい。

カウンタは、ワードにおける複数のビット位置に対応して複数設けられ、対応するビット位置におけるＨ論理データを計数するカウンタを有し、個数情報格納部は、複数のカウンタに対応して複数設けられ、対応するカウンタが入力データに対して計数したＨ論理データの個数を格納してよい。

パターンメモリ判定部は、入力データの個数情報と、出力データの個数情報とを、ビット位置毎に比較する、複数のビット位置に対応して複数設けられた比較器と、複数の比較器における比較結果が全て一致を示した場合に、パターンメモリが格納したデータが正しいと判定する判定器とを有してよい。

本発明の第２の形態においては、被試験デバイスを試験する試験方法であって、被試験デバイスに出力するべきデータをパターンメモリに格納するデータ格納段階と、被試験デバイスが出力する出力信号に基づいて、被試験デバイスの良否を判定するデバイス判定段階と、パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数格納段階と、パターンメモリが被試験デバイスに出力する出力データを受け取り、出力データの個数情報を取得する計数段階と、個数格納段階において格納した入力データの個数情報と、計数段階において取得した出力データの個数情報を比較し、パターンメモリが格納したデータが正しいか否かを判定するパターンメモリ判定段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体メモリ等の被試験デバイス２００を試験する装置であって、タイミング発生部１０、パターン発生部１２、波形成形部１４、データ選択部１６、期待値選択部１８、デバイス判定部２０、フェイルメモリ２２、及びパターンメモリ部３０を備える。

タイミング発生部１０は、試験装置１００の動作を規定する基準クロックを生成し、試験装置１００のそれぞれの構成要素に供給する。パターン発生部１２は、被試験デバイス２００を試験する試験信号を生成するための、アドレス信号、制御信号、及びデータ信号を生成する。アドレス信号は、当該試験信号を与えるべき被試験デバイス２００のアドレスを指定し、データ信号は、試験信号のパターンを示し、制御信号は、波形成形部１４の動作を制御するための信号である。

パターンメモリ部３０は、予め与えられるデータ信号を格納する。当該データ信号は、外部から与えられてよく、またパターン発生部１２が生成してもよい。また、パターン発生部１２は、パターンメモリ部３０のアドレスを指定するアドレス信号を生成し、パターンメモリ部３０は、当該アドレス信号に応じたアドレスにデータ信号を格納する。データ選択部１６は、パターン発生部１２が生成するデータ信号、又はパターンメモリ部３０が格納したデータ信号のいずれかを選択し、波形成形部１４に供給する。

波形成形部１４は、制御信号及びデータ信号に基づいて、被試験デバイス２００に供給する試験信号を生成し、アドレス信号に応じた被試験デバイス２００のアドレスに、当該試験信号を供給する。期待値選択部１８は、パターン発生部１２が生成するデータ信号、又はパターンメモリ部３０が格納したデータ信号のうち、データ選択部１６が選択した方を選択し、期待値信号としてデバイス判定部２０に供給する。

デバイス判定部２０は、被試験デバイス２００から読み出した出力信号と、期待値信号とを比較して、被試験デバイス２００の良否を判定する。デバイス判定部２０には、被試験デバイス２００のそれぞれのアドレス毎に期待値信号が与えられ、被試験デバイス２００のそれぞれのアドレスを読み出した出力信号と比較することにより、被試験デバイス２００のアドレス毎に良否を判定する。フェイルメモリ２２は、被試験デバイス２００のそれぞれのアドレスの良否を示すフェイルデータを格納する。

図２は、パターンメモリ部３０の構成の一例を示す図である。本例におけるパターンメモリ部３０は、試験前に予め与えられる入力データ信号に含まれるＨ論理データの個数に基づく個数情報を格納し、試験時に出力する出力データ信号に含まれるＨ論理データの個数と、当該個数情報とを比較することにより、出力データ信号にエラーが生じていないかを判定する。ここで、Ｈ論理データとは、データ信号において１の値を示すデータには限定されない。つまり、データ信号において０の値を示すデータをＨ論理データとし、データ信号において１の値を示すデータをＬ論理データとして処理を行ってもよい。パターンメモリ部３０は、アドレスフォーマッタ３２、パターンメモリ３４、計数選択部３６、カウンタ３８、個数情報格納部４０、及びパターンメモリ判定部４２を有する。

まず、パターンメモリ３４に、データ信号を格納する場合の動作について説明する。アドレスフォーマッタ３２は、パターン発生部１２からアドレス信号を受け取り、データ信号をパターンメモリ３４に格納するアドレスを制御する。パターンメモリ３４は、被試験デバイス２００に出力するべき入力データ信号を受け取り、入力データ信号のそれぞれのワードを、アドレスフォーマッタが制御するそれぞれのアドレスに格納する。ここでワードとは、パターンメモリ３４のアドレス毎に格納されるべきデータの単位を示す。

また、パターンメモリ３４の入力データ信号及び出力データ信号における各ワードは複数のビットを有する。パターンメモリ３４の各アドレスは、入力データ信号の各ワードのビット数に応じたビット幅を有する。

計数選択部３６は、入力データ信号の各ワードにおけるビット位置毎に設けられる。例えば、入力データ信号の各ワードのデータ幅が９ビットである場合、パターンメモリ部３０は、９個の計数選択部３６を有する。それぞれの計数選択部３６は、パターンメモリ３４に入力される入力データ信号と、パターンメモリ３４が出力する出力データ信号とを受け取る。つまり、計数選択部３６は、入力データ信号及び出力データ信号のそれぞれのワードにおいて、対応するビット位置のデータをパラレルに受け取る。そして、それぞれの計数選択部３６は、入力データ信号を選択してカウンタ３８に供給する。

カウンタ３８は、入力データ信号の各ワードにおけるビット位置毎に設けられ、対応する計数選択部３６から受け取った入力データ信号のそれぞれのビット位置毎のデータにおけるＨ論理データを計数する。個数情報格納部４０は、パターンメモリ３４が格納するべき入力データ信号に含まれるＨ論理データの個数に基づく個数情報を格納する。本例において個数情報格納部４０は、入力データ信号の各ワードにおけるビット位置毎に設けられ、入力データ信号の各ワードにおけるビット位置毎の個数情報を格納する。例えば、個数情報格納部４０は、対応するカウンタ３８のカウンタ値を個数情報として格納してよく、対応するカウンタ３８の計数値が偶数であるか否かを示す個数情報を格納してもよい。当該個数情報は、それぞれのカウンタ３８が、自己の計数値に基づいて生成してよい。

次に、パターンメモリ３４が、データ信号を出力する場合の動作について説明する。パターンメモリ３４は、アドレスフォーマッタ３２により順次指定されるアドレスに格納したワードを、計数選択部３６、データ選択部１６、及び期待値選択部１８に、順次出力データ信号として出力する。計数選択部３６は、パターンメモリ３４が出力する出力データ信号を選択し、カウンタ３８に供給する。

カウンタ３８は、出力データ信号のビット位置毎のＨ論理データの個数を計数する。パターンメモリ判定部４２は、それぞれの個数情報格納部４０が格納したビット位置毎の個数情報と、対応するカウンタ３８の計数値とを比較し、出力データ信号が正しいか否かを判定する。パターンメモリ判定部４２は、出力データ信号が正しくないと判定した場合、エラー信号を出力して当該被試験デバイスに対する次の試験を中止させてよく、またＲＯＭ等の試験においては、当該ＲＯＭを不良と判定させてもよい。このような制御により、誤った出力データ信号を用いて被試験デバイス２００を試験することを防ぐことができる。また、被試験デバイス２００としてＲＯＭを試験する場合に、誤ったデータが書き込まれたＲＯＭを出荷することを防ぐことができる。

また、試験装置１００は、被試験デバイス２００に試験信号を供給する前に、パターンメモリ３４が格納したデータ信号が正しいか否かを、パターンメモリ判定部４２に判定させ、データ信号が正しいと判定された場合に、被試験デバイス２００の試験を開始してもよい。このような制御により、ＲＯＭ等に誤ったデータを書き込むことを防ぐことができる。

図３は、個数情報を説明する図である。前述したように、パターンメモリ３４は、アドレス毎に所定のビット幅のメモリ空間を有する。本例においては、パターンメモリ３４が、アドレス毎に９ビットのメモリ空間を有している場合について説明する。パターンメモリ３４に入力データ信号が与えられる場合、図に示すようにカウンタ３８は、パターンメモリ３４のそれぞれのビット位置毎にＨ論理データの個数を計数する。そして、個数情報格納部４０は、対応するカウンタ３８の計数値に基づいて、個数情報を格納する。

また、パターンメモリ３４の各アドレスに、それぞれのワードのパリティビットを格納するためのビットを設ける方式も考えられるが、通常、パターンメモリ３４は、使用するデータ信号のデータ幅の規格に応じた汎用品を用いている。このようなメモリのデータ幅は、例えば９、１８、３６ビットであり、９ビットの入力データ信号にパリティビットを付加したものを記憶することができない。このため、同一のアドレス領域を有するメモリを、パリティビットを記憶させるべく別個に設ける必要があり、コストがかかる。

これに対し本例においては、入力データ信号及び出力データ信号の垂直方向において、Ｈ論理データの個数を計数することにより、入力データ信号及び出力データ信号のワード数に関わらず、一定の個数の個数情報格納部４０により、個数情報を格納することができる。また、垂直方向におけるＨ論理データの個数が奇数であるか偶数であるかを個数情報として格納することにより、入力データのビット幅に対してそれぞれ１ビットのレジスタを設けることにより、個数情報を格納することができる。

図４は、パターンメモリ判定部４２の構成の一例を示す図である。パターンメモリ判定部４２は、入力データ信号の各ワードにおけるビット位置毎に設けられた複数の比較器（４４−１から４４−９、以下４４と総称する）、及び判定器４６を有する。

それぞれの比較器４４は、対応するカウンタ３８が出力する出力データ信号の個数情報と、対応する個数情報格納部４０が格納した入力データ信号の個数情報とを比較する。本例において、それぞれの比較器４４は排他的論理和回路であり、個数情報が一致した場合に０を出力し、個数情報が一致しない場合に１を出力する。

そして、判定器４６は、それぞれの比較器４４が出力する比較結果の論理和を算出する。本例において判定器４６は論理和回路であり、データ信号の全てのビット位置における個数情報が一致する場合に０を出力し、データ信号のそれぞれのビット位置における個数情報の少なくとも一つが一致しない場合に１を出力する。このような構成により、出力データ信号にエラーが生じているか否かを容易に判定することができる。

図５は、被試験デバイス２００を試験する試験方法の一例を示すフローチャートである。当該試験方法においては、図１から図４において説明した試験装置１００を用いて、被試験デバイス２００を試験する。

まず、入力データ信号をパターンメモリ３４に格納する（Ｓ３００）。そして、入力データ信号のＨ論理データの個数を計数し、個数情報を格納する（Ｓ３０２）。Ｓ３０２においては、前述したように、入力データ信号のビット位置毎の個数情報を格納することが好ましい。

次に、パターンメモリ３４が出力する出力データ信号のＨ論理データの個数を計数し、出力データ信号の個数情報と、入力データ信号の個数情報とを比較する（Ｓ３０４）。そして、個数情報が一致した場合、被試験デバイス２００の良否を判定し（Ｓ３０６）、個数情報が一致しない場合、被試験デバイス２００の試験を中止する（Ｓ３０８）。また、個数情報が一致しない場合、パターンメモリ３４に再度出力データ信号を出力させ、Ｓ３０４の処理を繰り返してもよい。出力データ信号の良否の判定を複数回繰り返すことにより、例えばノイズ等の影響でエラーが生じ、パターンメモリ３４が格納したデータ信号自体にエラーが無い場合を判定することができる。

また、パターンメモリ３４が、アドレス順にそれぞれのワードを出力しない場合、例えば、アドレスフォーマッタ３２が指定するアドレスが一部ループするような場合、カウンタ３８が計数する出力データ信号の個数情報は、入力データ信号の個数情報とは一致しない。このように、パターンメモリ３４が格納したデータ信号の一部を繰り返して使用する場合、アドレスフォーマッタ３２は、入力データ信号において繰り返し使用されるワードに対して、その使用回数をカウンタ３８に供給してよい。カウンタ３８は、当該使用回数を対応するワードの計数結果に乗算して、入力データ信号の個数情報を生成してよい。このような制御により、出力データ信号のパターンに応じた、入力データ信号の個数情報を格納することができる。

また、パターンメモリ３４が、アドレス順にそれぞれのワードを出力しない場合、個数情報格納部４０は、パターンメモリ３４が最初に出力する出力データ信号の個数情報を格納してもよい。試験装置１００が、同一の試験信号を繰り返して出力する場合、パターンメモリ３４は、同一の出力データ信号を繰り返して出力するので、最初に出力した出力データ信号の個数情報と、その後に出力する出力データ信号の個数情報とを比較することにより、当該その後の出力データ信号にエラーが生じたか否かを判定することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることができることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上説明した試験装置、試験方法によれば、誤った出力データ信号を用いて被試験デバイスを試験することを防ぐことができる。また、被試験デバイスとしてＲＯＭを試験する場合に、誤ったデータが書き込まれたＲＯＭを出荷することを防ぐことができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 パターンメモリ部３０の構成の一例を示す図である。 個数情報を説明する図である。 パターンメモリ判定部４２の構成の一例を示す図である。 被試験デバイス２００を試験する試験方法の一例を示すフローチャートである。

符号の説明

１０・・・タイミング発生部、１２・・・パターン発生部、１４・・・波形成形部、１６・・・データ選択部、１８・・・期待値選択部、２０・・・デバイス判定部、２２・・・フェイルメモリ、３０・・・パターンメモリ部、３２・・・アドレスフォーマッタ、３４・・・パターンメモリ、３６・・・計数選択部、３８・・・カウンタ、４０・・・個数情報格納部、４２・・・パターンメモリ判定部、４４・・・比較器、４６・・・判定器、１００・・・試験装置、２００・・・被試験デバイス

Claims (7)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスに出力するべきデータを格納するパターンメモリと、
   前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定するデバイス判定部と、
   前記パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数情報格納部と、
   前記パターンメモリが前記被試験デバイスに出力する出力データを受け取り、前記出力データに含まれるＨ論理データの個数を計数するカウンタと、
   前記個数情報格納部が格納した前記入力データの前記個数情報と、前記カウンタが計数した前記Ｈ論理データの個数とが一致した場合に、前記パターンメモリが格納したデータが正しいと判定するパターンメモリ判定部と
   を備える試験装置。
2. 前記デバイス判定部は、前記パターンメモリ判定部が、前記パターンメモリが格納したデータが正しいと判定した場合に、前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定する
   請求項１に記載の試験装置。
3. 前記入力データ及び前記出力データを受け取り、前記パターンメモリに前記入力データが書き込まれる場合に、前記入力データを選択して前記カウンタに供給し、前記カウンタに前記入力データの前記個数情報を取得させ、前記パターンメモリが前記出力データを出力する場合に、前記出力データを選択して前記カウンタに供給する計数選択部を更に備え、
   前記個数情報格納部は、前記カウンタが取得した前記入力データの前記個数情報を格納する
   請求項１に記載の試験装置。
4. 前記入力データ及び前記出力データの各ワードは複数のビットを有し、
   前記カウンタは、前記ワードにおけるビット位置毎に、前記Ｈ論理データを計数し、ビット位置毎の前記Ｈ論理データの計数値を前記個数情報として取得する
   請求項３に記載の試験装置。
5. 前記カウンタは、前記ワードにおける複数のビット位置に対応して複数設けられ、対応するビット位置における前記Ｈ論理データを計数するカウンタを有し、
   前記個数情報格納部は、前記複数のカウンタに対応して複数設けられ、対応するカウンタが前記入力データに対して計数した前記Ｈ論理データの個数を格納する
   請求項４に記載の試験装置。
6. 前記パターンメモリ判定部は、
   前記入力データの前記個数情報と、前記出力データの前記個数情報とを、前記ビット位置毎に比較する、前記複数のビット位置に対応して複数設けられた比較器と、
   前記複数の比較器における比較結果が全て一致を示した場合に、前記パターンメモリが格納したデータが正しいと判定する判定器と
   を有する
   請求項４に記載の試験装置。
7. 被試験デバイスを試験する試験方法であって、
   前記被試験デバイスに出力するべきデータをパターンメモリに格納するデータ格納段階と、
   前記被試験デバイスが出力する出力信号に基づいて、前記被試験デバイスの良否を判定するデバイス判定段階と、
   前記パターンメモリが格納するべき入力データに含まれるＨ論理データの個数に基づく個数情報を格納する個数格納段階と、
   前記パターンメモリが前記被試験デバイスに出力する出力データを受け取り、前記出力データの前記個数情報を取得する計数段階と、
   前記個数格納段階において格納した前記入力データの前記個数情報と、前記計数段階において取得した前記出力データの前記個数情報を比較し、前記パターンメモリが格納したデータが正しいか否かを判定するパターンメモリ判定段階と
   を備える試験方法。

Images