JPH0520206A - メモリのデータエラー検出方式 - Google Patents
メモリのデータエラー検出方式Info
- Publication number
- JPH0520206A JPH0520206A JP3174872A JP17487291A JPH0520206A JP H0520206 A JPH0520206 A JP H0520206A JP 3174872 A JP3174872 A JP 3174872A JP 17487291 A JP17487291 A JP 17487291A JP H0520206 A JPH0520206 A JP H0520206A
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- JP
- Japan
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- output
- circuit
- input
- data
- memory
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】メモリに入出力するデータのエラーを検出する
方式に関し、入出力データのエラー検出精度の高いメモ
リのデータエラー検出方式を実現することを目的とす
る。 【構成】メモリ１０と、メモリ１０に入力するデータ中
の「１」または「０」を検出する入力信号検出手段２０
と、入力信号検出手段２０で検出した「１」または
「０」の数を計数する入力信号計数手段３０と、入力信
号計数手段３０の出力を保持する保持手段４０と、メモ
リ１０から出力するデータ中の「１」または「０」を検
出する出力信号検出手段５０と、出力信号検出手段２０
で検出した「１」または「０」の数を計数する出力信号
計数手段６０と、出力信号計数手段６０の計数出力と保
持手段４０の計数出力とを比較する比較手段７０とを備
え構成する。
方式に関し、入出力データのエラー検出精度の高いメモ
リのデータエラー検出方式を実現することを目的とす
る。 【構成】メモリ１０と、メモリ１０に入力するデータ中
の「１」または「０」を検出する入力信号検出手段２０
と、入力信号検出手段２０で検出した「１」または
「０」の数を計数する入力信号計数手段３０と、入力信
号計数手段３０の出力を保持する保持手段４０と、メモ
リ１０から出力するデータ中の「１」または「０」を検
出する出力信号検出手段５０と、出力信号検出手段２０
で検出した「１」または「０」の数を計数する出力信号
計数手段６０と、出力信号計数手段６０の計数出力と保
持手段４０の計数出力とを比較する比較手段７０とを備
え構成する。
Description
【０００１】
【産業上の利用分野】本発明はメモリに入出力するデー
タのエラーを検出する方式に関する。ディジタル通信に
おいて、一方のクロックでメモリにデータを書き込み、
他方のクロックでメモリからデータを読み出すことによ
る速度変換が広く行われている。
タのエラーを検出する方式に関する。ディジタル通信に
おいて、一方のクロックでメモリにデータを書き込み、
他方のクロックでメモリからデータを読み出すことによ
る速度変換が広く行われている。
【０００２】かかるメモリへの入出力データが常に正確
であることを確認するためのエラー検出方式が要求され
ている。
であることを確認するためのエラー検出方式が要求され
ている。
【０００３】
【従来の技術】図４は従来例を説明する図を示す。図中
の１０はメモリ、１Ａ、１Ｂ、４Ａはフリップフロップ
回路（以下ＦＦ回路と称する）、２Ａ、２Ｂは排他的論
理和回路（以下ＥＸ−ＯＲ回路と称する）、３Ａ、３Ｂ
は否定論理和回路（以下ＮＯＲと称する）、５Ａは比較
回路である。
の１０はメモリ、１Ａ、１Ｂ、４Ａはフリップフロップ
回路（以下ＦＦ回路と称する）、２Ａ、２Ｂは排他的論
理和回路（以下ＥＸ−ＯＲ回路と称する）、３Ａ、３Ｂ
は否定論理和回路（以下ＮＯＲと称する）、５Ａは比較
回路である。
【０００４】上述の回路はメモリ１０に入出力するデー
タエラーの検出を入力側のパリティと出力側のパリティ
を比較することにより行うものである。ＦＦ回路１Ａ、
ＥＸ−ＯＲ２Ａ、ＮＯＲ回路３Ａで入力側のパリティの
演算回路を構成し、ＦＦ回路１Ｂ、ＥＸ−ＯＲ２Ｂ、Ｎ
ＯＲ回路３Ｂで出力側のパリティの演算回路を構成して
おり、同じ動作であるので、入力側を例として動作の説
明を行う。
タエラーの検出を入力側のパリティと出力側のパリティ
を比較することにより行うものである。ＦＦ回路１Ａ、
ＥＸ−ＯＲ２Ａ、ＮＯＲ回路３Ａで入力側のパリティの
演算回路を構成し、ＦＦ回路１Ｂ、ＥＸ−ＯＲ２Ｂ、Ｎ
ＯＲ回路３Ｂで出力側のパリティの演算回路を構成して
おり、同じ動作であるので、入力側を例として動作の説
明を行う。
【０００５】まず、フレームの先頭を示すフレームパル
スが入力すると、ＮＯＲ回路３Ａは「０」を出力し、最
初の入力データＤ１との排他的論理和をＥＸ−ＯＲ回路
２Ａでとる。ＥＸ−ＯＲ回路２Ａは２つの入力データが
一致しているときは「０」を出力するものであり、最初
の入力データＤ１とＮＯＲ回路３Ａの出力する「０」と
の排他的論理和をＥＸ−ＯＲ回路２Ａでとる。
スが入力すると、ＮＯＲ回路３Ａは「０」を出力し、最
初の入力データＤ１との排他的論理和をＥＸ−ＯＲ回路
２Ａでとる。ＥＸ−ＯＲ回路２Ａは２つの入力データが
一致しているときは「０」を出力するものであり、最初
の入力データＤ１とＮＯＲ回路３Ａの出力する「０」と
の排他的論理和をＥＸ−ＯＲ回路２Ａでとる。
【０００６】即ちＥＸ−ＯＲ回路２Ａからは入力データ
Ｄ１が「０」のときは「０」が出力され、入力データＤ
１が「１」のときは「１」が出力される。この出力をＦ
Ｆ回路１Ａで打ってその反転出力をＮＯＲ回路３Ａに入
力する。
Ｄ１が「０」のときは「０」が出力され、入力データＤ
１が「１」のときは「１」が出力される。この出力をＦ
Ｆ回路１Ａで打ってその反転出力をＮＯＲ回路３Ａに入
力する。
【０００７】第２のビット以降はフレームパルスは
「０」となっているので、ＮＯＲ回路３ＡはＦＦ回路１
Ａの反転出力を反転した信号がＥＸ−ＯＲ回路２Ａに入
力され、入力データＤ２との排他的論理和をとることよ
り、入力データが「１」であればＦＦ回路１Ａの状態を
反転し、入力データが「０」であればＦＦ回路１Ａの状
態をそのまま保持することによりパリティ演算を行う。
「０」となっているので、ＮＯＲ回路３ＡはＦＦ回路１
Ａの反転出力を反転した信号がＥＸ−ＯＲ回路２Ａに入
力され、入力データＤ２との排他的論理和をとることよ
り、入力データが「１」であればＦＦ回路１Ａの状態を
反転し、入力データが「０」であればＦＦ回路１Ａの状
態をそのまま保持することによりパリティ演算を行う。
【０００８】図５は従来例のタイムチャートを示す。丸
付き数字は図４の各点の信号波形を示す。 メモリ１０に書き込む入力データを示す。この例で
は１フレームは８ビットから構成されている例である。
図のＤ８以降は第２フレームのＤ１〜Ｄ８が入力され
る。
付き数字は図４の各点の信号波形を示す。 メモリ１０に書き込む入力データを示す。この例で
は１フレームは８ビットから構成されている例である。
図のＤ８以降は第２フレームのＤ１〜Ｄ８が入力され
る。
【０００９】 クロック信号を示す。 フレームの先頭を示すフレームパルスである。 ＮＯＲ回路３Ａの出力する入力側のパリティ演算結
果である。Ｐ１は入力データＤ１のパリティ、Ｐ２は入
力データＤ１、Ｄ２のパリティ演算結果、Ｐ３は入力デ
ータＤ１〜Ｄ３のパリティ演算結果、以下同様にしてＰ
７は入力データＤ１〜Ｄ７のパリティ演算結果、Ａが求
める入力データＤ１〜Ｄ８のパリティ演算結果である。
Ｂは次のフレームのＤ１〜Ｄ８のパリティ演算結果であ
る。
果である。Ｐ１は入力データＤ１のパリティ、Ｐ２は入
力データＤ１、Ｄ２のパリティ演算結果、Ｐ３は入力デ
ータＤ１〜Ｄ３のパリティ演算結果、以下同様にしてＰ
７は入力データＤ１〜Ｄ７のパリティ演算結果、Ａが求
める入力データＤ１〜Ｄ８のパリティ演算結果である。
Ｂは次のフレームのＤ１〜Ｄ８のパリティ演算結果であ
る。
【００１０】 ＮＯＲ回路３Ａの出力を保持する保持
クロックである。 ＮＯＲ回路３Ａの出力、すなわち入力データＤ１〜
Ｄ８のパリティ演算結果Ａを保持クロックで打った出
力である。
クロックである。 ＮＯＲ回路３Ａの出力、すなわち入力データＤ１〜
Ｄ８のパリティ演算結果Ａを保持クロックで打った出
力である。
【００１１】 メモリ１０から読み出す出力データを
示す。 ＮＯＲ回路３Ｂの出力する出力側のパリティ演算結
果である。Ｐ１〜Ｐ７およびＡはエラーが生じない場合
は、の入力側のパリティ演算と同じ内容である。
示す。 ＮＯＲ回路３Ｂの出力する出力側のパリティ演算結
果である。Ｐ１〜Ｐ７およびＡはエラーが生じない場合
は、の入力側のパリティ演算と同じ内容である。
【００１２】 ＮＯＲ回路３Ａの出力するＡとＮＯＲ
回路３Ｂの出力するＡを比較し、一致しているので入出
力データのエラーは発生していないものと判定する。
（図中の斜線部がデータ一致を示す。）
回路３Ｂの出力するＡを比較し、一致しているので入出
力データのエラーは発生していないものと判定する。
（図中の斜線部がデータ一致を示す。）
【００１３】
【発明が解決しようとする課題】上述の従来例において
は、「０」または「１」の数を入出力側で演算し、その
数が偶数であるか奇数であるかを出力するものである。
したがって、入力側のデータに対して、出力側のデータ
が奇数ビットのエラーを発生した場合には検出が可能で
あるが、偶数ビットのエラーが発生した場合には検出す
ることが不可能となる。
は、「０」または「１」の数を入出力側で演算し、その
数が偶数であるか奇数であるかを出力するものである。
したがって、入力側のデータに対して、出力側のデータ
が奇数ビットのエラーを発生した場合には検出が可能で
あるが、偶数ビットのエラーが発生した場合には検出す
ることが不可能となる。
【００１４】本発明はメモリに入出力データのエラー検
出精度の高いメモリのデータエラー検出方式を実現しよ
うとする。
出精度の高いメモリのデータエラー検出方式を実現しよ
うとする。
【００１５】
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０はデータの入出力
を行うメモリであり、２０はメモリ１０に入力するデー
タ中の「１」または「０」を検出する入力信号検出手段
であり、３０は入力信号検出手段２０で検出した「１」
または「０」の数を計数する入力信号計数手段であり、
４０は入力信号計数手段３０の出力を保持する保持手段
である。
明するブロック図である。図中の１０はデータの入出力
を行うメモリであり、２０はメモリ１０に入力するデー
タ中の「１」または「０」を検出する入力信号検出手段
であり、３０は入力信号検出手段２０で検出した「１」
または「０」の数を計数する入力信号計数手段であり、
４０は入力信号計数手段３０の出力を保持する保持手段
である。
【００１６】また、５０はメモリ１０から出力するデー
タ中の「１」または「０」を検出する出力信号検出手段
であり、６０は出力信号検出手段５０で検出した「１」
または「０」の数を計数する出力信号計数手段であり、
７０は出力信号計数手段６０の計数出力と、保持手段４
０の計数出力とを比較する比較手段７０であり、保持手
段４０に保持している入力データ中の「１」または
「０」の数と、出力信号計数手段６０の計数した出力デ
ータ中の「１」または「０」の数と比較しデータエラー
を検出する。
タ中の「１」または「０」を検出する出力信号検出手段
であり、６０は出力信号検出手段５０で検出した「１」
または「０」の数を計数する出力信号計数手段であり、
７０は出力信号計数手段６０の計数出力と、保持手段４
０の計数出力とを比較する比較手段７０であり、保持手
段４０に保持している入力データ中の「１」または
「０」の数と、出力信号計数手段６０の計数した出力デ
ータ中の「１」または「０」の数と比較しデータエラー
を検出する。
【００１７】
【作用】メモリ１０に書き込む入力データ中の「１」ま
たは「０」の数を入力信号計数手段３０で計数し、計数
結果を保持手段４０に保持しておく。
たは「０」の数を入力信号計数手段３０で計数し、計数
結果を保持手段４０に保持しておく。
【００１８】一方、メモリから読み出した出力データ中
の「１」または「０」の数を出力信号計数手段６０で計
数し、保持手段４０に保持している計数値と出力信号計
数手段６０の計数値を比較することにより、データエラ
ーの検出精度を高めることが可能となる。
の「１」または「０」の数を出力信号計数手段６０で計
数し、保持手段４０に保持している計数値と出力信号計
数手段６０の計数値を比較することにより、データエラ
ーの検出精度を高めることが可能となる。
【００１９】
【実施例】図２は本発明の実施例を説明する図である。
図中の１０はデータを入出力するメモリであり、２１は
入力データ中の「１」を検出するための入力信号検出手
段２０としての論理積回路（以下ＡＮＤ回路と称す
る）、３１は入力信号計数手段３０としてのバイナリカ
ウンタ、４１はバイナリカウンタ３１の出力を保持する
ＦＦ回路である。
図中の１０はデータを入出力するメモリであり、２１は
入力データ中の「１」を検出するための入力信号検出手
段２０としての論理積回路（以下ＡＮＤ回路と称す
る）、３１は入力信号計数手段３０としてのバイナリカ
ウンタ、４１はバイナリカウンタ３１の出力を保持する
ＦＦ回路である。
【００２０】また、５１は出力信号検出手段５０として
のＡＮＤ回路、６１は出力信号計数手段６０としてのバ
イナリカウンタ、７１はバイナリカウンタ６１の出力と
ＦＦ回路４１の出力を比較する比較回路、７２は比較回
路の出力を１フレームの間保持するＦＦ回路である。
のＡＮＤ回路、６１は出力信号計数手段６０としてのバ
イナリカウンタ、７１はバイナリカウンタ６１の出力と
ＦＦ回路４１の出力を比較する比較回路、７２は比較回
路の出力を１フレームの間保持するＦＦ回路である。
【００２１】図の構成において、入力データ中の「１」
をＡＮＤ回路２１で取出し、バイナリカウンタ３１でそ
の数を計数し、ＦＦ回路４１で保持する。一方、出力デ
ータ中の「１」をＡＮＤ回路５１で取出し、バイナリカ
ウンタ６１でその数を計数する。
をＡＮＤ回路２１で取出し、バイナリカウンタ３１でそ
の数を計数し、ＦＦ回路４１で保持する。一方、出力デ
ータ中の「１」をＡＮＤ回路５１で取出し、バイナリカ
ウンタ６１でその数を計数する。
【００２２】ここでは、バイナリカウンタ３１、６１は
４ビットのカウンタを使用しており、各ビット毎の出力
を４個のＥＸ−ＯＲ回路より構成される比較回路７１に
入力し、排他的論理和をとる。ＥＸ−ＯＲ回路は２つの
入力が一致していると「０」を出力するので、４ビット
の比較出力の論理和をとり出力する。すなわち比較回路
７１の出力が「０」の場合はエラーの発生がなく、比較
回路７１の出力が「１」の場合はエラーが発生したこと
を示す。
４ビットのカウンタを使用しており、各ビット毎の出力
を４個のＥＸ−ＯＲ回路より構成される比較回路７１に
入力し、排他的論理和をとる。ＥＸ−ＯＲ回路は２つの
入力が一致していると「０」を出力するので、４ビット
の比較出力の論理和をとり出力する。すなわち比較回路
７１の出力が「０」の場合はエラーの発生がなく、比較
回路７１の出力が「１」の場合はエラーが発生したこと
を示す。
【００２３】比較回路７１の出力をＦＦ回路７２で打つ
ことにより、１フレームの間保持することができる。図
３は本発明の実施例のタイムチャートを示す。丸付き数
字は図２の各点の信号波形を示す。
ことにより、１フレームの間保持することができる。図
３は本発明の実施例のタイムチャートを示す。丸付き数
字は図２の各点の信号波形を示す。
【００２４】 メモリ１０に書き込む入力データを示
す。実施例も従来例と同じく１フレームは８ビットから
構成されている例である。 クロック信号を示す。
す。実施例も従来例と同じく１フレームは８ビットから
構成されている例である。 クロック信号を示す。
【００２５】 ＡＮＤ回路２１より出力される入力デ
ータ中の「１」を示す。 バイナリカウンタ３１の計数値を示す。ここでは、
１フレームの中に「１」が４個あったことを示し、Ｎは
次のフレームの中の「１」の個数を示す。
ータ中の「１」を示す。 バイナリカウンタ３１の計数値を示す。ここでは、
１フレームの中に「１」が４個あったことを示し、Ｎは
次のフレームの中の「１」の個数を示す。
【００２６】 バイナリカウンタ３１の出力を保持す
る保持クロックである。 フレームの先頭を示すフレームパルスであり、この
フレームパルスによりバイナリカウンタ３１、６１をリ
セットする。
る保持クロックである。 フレームの先頭を示すフレームパルスであり、この
フレームパルスによりバイナリカウンタ３１、６１をリ
セットする。
【００２７】 バイナリカウンタ３１の計数値を保持
クロックで打った出力であり、ここでは１フレーム目
の１の数の４および次のフレームの１の数のＮを保持し
ている。
クロックで打った出力であり、ここでは１フレーム目
の１の数の４および次のフレームの１の数のＮを保持し
ている。
【００２８】Ａ メモリ１０から読み出す出力データ
を示す。 Ａ ＡＮＤ回路５１より出力される「１」を示す。 Ａ バイナリカウンタ６１の計数値を示し、出力デー
タの中の「１」の数４を出力する。
を示す。 Ａ ＡＮＤ回路５１より出力される「１」を示す。 Ａ バイナリカウンタ６１の計数値を示し、出力デー
タの中の「１」の数４を出力する。
【００２９】 ＦＦ回路４１の保持出力とバイナリ
カウンタ６１の出力を比較する比較回路７１の出力であ
る。ここでは、２つの計数値が「４」で一致しているの
で、「０」が出力されエラーの発生がなかったことを示
す。（図中ＯＫとして示す） この比較出力をフレームパルスで打つことにより１フレ
ームの間保持して出力することも可能である。
カウンタ６１の出力を比較する比較回路７１の出力であ
る。ここでは、２つの計数値が「４」で一致しているの
で、「０」が出力されエラーの発生がなかったことを示
す。（図中ＯＫとして示す） この比較出力をフレームパルスで打つことにより１フレ
ームの間保持して出力することも可能である。
【００３０】
【発明の効果】本発明によれば、入力側に入力データの
中の「１」または「０」の数を計数する計数手段を設
け、出力側に出力データの中の「１」または「０」の数
を計数する計数手段を設け、入出力データ中の「１」ま
たは「０」の数を計数値として比較することにより、エ
ラー検出精度の高いメモリ入出力データのエラー検出方
式を実現することができる。
中の「１」または「０」の数を計数する計数手段を設
け、出力側に出力データの中の「１」または「０」の数
を計数する計数手段を設け、入出力データ中の「１」ま
たは「０」の数を計数値として比較することにより、エ
ラー検出精度の高いメモリ入出力データのエラー検出方
式を実現することができる。
【図面の簡単な説明】
【図１】 本発明の原理を説明するブロック図
【図２】 本発明の実施例を説明する図
【図３】 本発明の実施例のタイムチャート
【図４】 従来例を説明する図
【図５】 従来例のタイムチャート
１０ メモリ ２０ 入力信号検出手段 ２１、５１
ＡＮＤ回路 ３０ 入力信号計数手段 ３１、６１
バイナリカウンタ ４０ 保持手段 ４１、７２、１Ａ、１Ｂ、４Ａ ＦＦ回路 ５０ 出力信号検出手段 ６０ 出力信号計数手段 ７０ 比較手段 ７１、５Ａ
比較回路 ２Ａ、２Ｂ ＥＸ−ＯＲ回路 ３Ａ、３Ｂ
ＮＯＲ回路
ＡＮＤ回路 ３０ 入力信号計数手段 ３１、６１
バイナリカウンタ ４０ 保持手段 ４１、７２、１Ａ、１Ｂ、４Ａ ＦＦ回路 ５０ 出力信号検出手段 ６０ 出力信号計数手段 ７０ 比較手段 ７１、５Ａ
比較回路 ２Ａ、２Ｂ ＥＸ−ＯＲ回路 ３Ａ、３Ｂ
ＮＯＲ回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 メモリ（１０）に入出力するデータのエ
ラーを検出する方式であって、 前記メモリ（１０）に入力するデータ中の「１」または
「０」を検出する入力信号検出手段（２０）と、 前記入力信号検出手段（２０）で検出した「１」または
「０」の数を計数する入力信号計数手段（３０）と、 前記入力信号計数手段（３０）の出力を保持する保持手
段（４０）と、前記メモリ（１０）から出力するデータ
中の「１」または「０」を検出する出力信号検出手段
（５０）と、 前記出力信号検出手段（２０）で検出した「１」または
「０」の数を計数する出力信号計数手段（６０）と、 前記出力信号計数手段（６０）の計数出力と、前記保持
手段（４０）の計数出力とを比較する比較手段（７０）
とを備えたことを特徴とするメモリのデータエラー検出
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174872A JPH0520206A (ja) | 1991-07-16 | 1991-07-16 | メモリのデータエラー検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3174872A JPH0520206A (ja) | 1991-07-16 | 1991-07-16 | メモリのデータエラー検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520206A true JPH0520206A (ja) | 1993-01-29 |
Family
ID=15986137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3174872A Withdrawn JPH0520206A (ja) | 1991-07-16 | 1991-07-16 | メモリのデータエラー検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0520206A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242569A (ja) * | 2005-02-28 | 2006-09-14 | Advantest Corp | 試験装置、及び試験方法 |
| JP2012177626A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 半導体装置、試験プログラム、試験方法、および試験装置 |
-
1991
- 1991-07-16 JP JP3174872A patent/JPH0520206A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006242569A (ja) * | 2005-02-28 | 2006-09-14 | Advantest Corp | 試験装置、及び試験方法 |
| JP2012177626A (ja) * | 2011-02-25 | 2012-09-13 | Fujitsu Semiconductor Ltd | 半導体装置、試験プログラム、試験方法、および試験装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |