JPH04307500A - メモリｉｃ試験装置 - Google Patents
メモリｉｃ試験装置Info
- Publication number
- JPH04307500A JPH04307500A JP3071348A JP7134891A JPH04307500A JP H04307500 A JPH04307500 A JP H04307500A JP 3071348 A JP3071348 A JP 3071348A JP 7134891 A JP7134891 A JP 7134891A JP H04307500 A JPH04307500 A JP H04307500A
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- Japan
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- pattern
- memory
- address
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- 238000012360 testing method Methods 0.000 title claims abstract description 34
- 230000002950 deficient Effects 0.000 claims abstract description 11
- 239000008186 active pharmaceutical agent Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000007547 defect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリＩＣの試験装置に
関する。
関する。
【０００２】
【従来の技術】従来のメモリＩＣの試験装置は、例えば
被試験ＲＯＭＩＣ（以下ＤＵＴと略す）のファンクショ
ンテストをする場合に図３に示すようにＤＵＴ４の読出
出力信号ＳＲをコンパレータ５にてデジタル信号ＤＲへ
変換した後、期待値メモリ２（以下パタンメモリと称す
る）からの期待値データＤＴ（以下テストパタンとする
）と比較して、一致ならＤＵＴ４を良品、不一致ならＤ
ＵＴ４を不良品と判定する方法となっている。
被試験ＲＯＭＩＣ（以下ＤＵＴと略す）のファンクショ
ンテストをする場合に図３に示すようにＤＵＴ４の読出
出力信号ＳＲをコンパレータ５にてデジタル信号ＤＲへ
変換した後、期待値メモリ２（以下パタンメモリと称す
る）からの期待値データＤＴ（以下テストパタンとする
）と比較して、一致ならＤＵＴ４を良品、不一致ならＤ
ＵＴ４を不良品と判定する方法となっている。
【０００３】またこの試験装置では、パタンメモリ２は
ＤＵＴ４の良品のデータであるＲＯＭ情報をテストパタ
ンＤＴとして記憶しており、ファンクションテストでは
このテストパタンＤＴをアドレス毎にＤＵＴ４の出力と
比較する。
ＤＵＴ４の良品のデータであるＲＯＭ情報をテストパタ
ンＤＴとして記憶しており、ファンクションテストでは
このテストパタンＤＴをアドレス毎にＤＵＴ４の出力と
比較する。
【０００４】
【発明が解決しようとする課題】この従来のメモリＩＣ
の試験装置では、予めテストパタンとしてパタンメモリ
にＤＵＴのＲＯＭ情報と同一のデータを記憶させておく
必要がある為、最近の大容量化するＲＯＭ品の測定では
、（ａ）大容量のパタンメモリが必要となりシステムが
高額化する、（ｂ）パタンメモリへのテストパタン入力
時間が長大化する、（ｃ）テストパタン供給の為のメデ
ィアも大容量化し高額化となる、というような問題点が
あった。
の試験装置では、予めテストパタンとしてパタンメモリ
にＤＵＴのＲＯＭ情報と同一のデータを記憶させておく
必要がある為、最近の大容量化するＲＯＭ品の測定では
、（ａ）大容量のパタンメモリが必要となりシステムが
高額化する、（ｂ）パタンメモリへのテストパタン入力
時間が長大化する、（ｃ）テストパタン供給の為のメデ
ィアも大容量化し高額化となる、というような問題点が
あった。
【０００５】
【課題を解決するための手段】本発明のメモリＩＣ試験
装置は、アドレス信号を入力して良品の被試験メモリＩ
Ｃの前記アドレス信号に対応するアドレスのパリティパ
タンおよび加算パタンを出力するパタンメモリと、前記
被試験メモリＩＣからの読出データ信号に対応するデジ
タル信号を入力してパリティ演算信号を出力するパリテ
ィ演算回路およびサムデータを出力する加算回路を有す
る演算回路と、前記パリティパタンおよび前記パリティ
演算信号を入力して第１の排他的論理和信号を出力する
論理ゲートと前記サムパタンおよび前記サムデータを入
力して第２の排他的論理和信号を出力する論理ゲートと
前記第１および第２の排他的論理和信号を入力する論理
和ゲートを有する判定回路とを含んで構成されている。
装置は、アドレス信号を入力して良品の被試験メモリＩ
Ｃの前記アドレス信号に対応するアドレスのパリティパ
タンおよび加算パタンを出力するパタンメモリと、前記
被試験メモリＩＣからの読出データ信号に対応するデジ
タル信号を入力してパリティ演算信号を出力するパリテ
ィ演算回路およびサムデータを出力する加算回路を有す
る演算回路と、前記パリティパタンおよび前記パリティ
演算信号を入力して第１の排他的論理和信号を出力する
論理ゲートと前記サムパタンおよび前記サムデータを入
力して第２の排他的論理和信号を出力する論理ゲートと
前記第１および第２の排他的論理和信号を入力する論理
和ゲートを有する判定回路とを含んで構成されている。
【０００６】
【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例のブロック図である。メモリ
ＩＣ試験装置は、アドレス発生回路１からのアドレス信
号ＤＡを入力して良品のＤＵＴ４の対応するアドレスの
パリティパタンＤＴＰと加算パタンＤＴＳを出力するパ
タンメモリ２と、ＤＵＴ４からの読出データ信号ＳＲの
デジタル信号ＤＲを入力してパリティ演算信号ＤＰを出
力するパリティ回路６およびサムデータＤＳを出力する
加算回路７を有する演算回路９と、パリティパタンＤＴ
Ｐおよびパリティ出力ＤＰの排他的ＯＲ信号ＸＯＲＰを
出力する論理ゲート８ＰとサムパタンＴＤＳおよびサム
データＤＳの排他的ＯＲ信号ＸＯＲＳを出力する論理ゲ
ート８Ｓとそれらの信号ＸＯＲＰ，ＸＯＲＳの和信号Ｏ
Ｒを出力するＯＲゲートを有する判定回路８とを含んで
いる。
。図１は本発明の一実施例のブロック図である。メモリ
ＩＣ試験装置は、アドレス発生回路１からのアドレス信
号ＤＡを入力して良品のＤＵＴ４の対応するアドレスの
パリティパタンＤＴＰと加算パタンＤＴＳを出力するパ
タンメモリ２と、ＤＵＴ４からの読出データ信号ＳＲの
デジタル信号ＤＲを入力してパリティ演算信号ＤＰを出
力するパリティ回路６およびサムデータＤＳを出力する
加算回路７を有する演算回路９と、パリティパタンＤＴ
Ｐおよびパリティ出力ＤＰの排他的ＯＲ信号ＸＯＲＰを
出力する論理ゲート８ＰとサムパタンＴＤＳおよびサム
データＤＳの排他的ＯＲ信号ＸＯＲＳを出力する論理ゲ
ート８Ｓとそれらの信号ＸＯＲＰ，ＸＯＲＳの和信号Ｏ
Ｒを出力するＯＲゲートを有する判定回路８とを含んで
いる。
【０００７】アドレス発生回路１からのアドレス信号Ｄ
Ａはパタンメモリ２へ入力され、パタンメモリ２は順次
、アドレスに対応したテストパタンを判定回路８へ出力
する。また、アドレス信号ＤＡはドライバ３を通してＤ
ＵＴ４へ入力され、ＤＵＴ４からは読出信号ＳＲが出力
される。これをコンパレータ５でデジタル信号ＤＲへ変
換する。
Ａはパタンメモリ２へ入力され、パタンメモリ２は順次
、アドレスに対応したテストパタンを判定回路８へ出力
する。また、アドレス信号ＤＡはドライバ３を通してＤ
ＵＴ４へ入力され、ＤＵＴ４からは読出信号ＳＲが出力
される。これをコンパレータ５でデジタル信号ＤＲへ変
換する。
【０００８】この読出デジタル信号ＤＲはパリティ演算
回路６にてアドレス（ワード）毎のパリティ信号ＤＰに
変換され、判定回路８の論理ゲート８Ｐでパタンメモリ
２からのテストパタンＤＴと比較され、不良情報として
ＸＯＲＰを出力する。
回路６にてアドレス（ワード）毎のパリティ信号ＤＰに
変換され、判定回路８の論理ゲート８Ｐでパタンメモリ
２からのテストパタンＤＴと比較され、不良情報として
ＸＯＲＰを出力する。
【０００９】また、コンパレータ５の出力は加算回路７
にて一定のアドレス区間単位に読出デジタル信号ＤＲを
ビット単位に加算しサムデータＤＳを得る。このサムデ
ータＤＳを判定回路８の論理回路８の論理ゲート８Ｓで
パタンメモリ２からのテストパタンＤＴと比較し、不良
情報として信号ＸＯＲＳを得る。サムデータＤＳは一定
のアドレス区間単位毎に、算出・比較を行うものである
。
にて一定のアドレス区間単位に読出デジタル信号ＤＲを
ビット単位に加算しサムデータＤＳを得る。このサムデ
ータＤＳを判定回路８の論理回路８の論理ゲート８Ｓで
パタンメモリ２からのテストパタンＤＴと比較し、不良
情報として信号ＸＯＲＳを得る。サムデータＤＳは一定
のアドレス区間単位毎に、算出・比較を行うものである
。
【００１０】これらの不良情報のＸＯＲＰ，ＸＯＲＳの
いずれかが不良となってもＤＵＴ４を不良とみなしＯＲ
ゲートＯＲは不良情報ＯＲＦを出力する。また、パタン
メモリ２はテストパタンとしてパリティデータＤＰと、
アドレス区間毎のサムデータＤＳを予め記憶する。
いずれかが不良となってもＤＵＴ４を不良とみなしＯＲ
ゲートＯＲは不良情報ＯＲＦを出力する。また、パタン
メモリ２はテストパタンとしてパリティデータＤＰと、
アドレス区間毎のサムデータＤＳを予め記憶する。
【００１１】図２は図１のブロックの動作を説明するた
めの図である。ＤＵＴ出力データＳＲの４ワード単位の
サムチェックと、ワード単位のパリティチェックを行う
例である。この場合にテストパタンはパリティパタンＤ
ＴＰが従来パタンの１／８、サムデータＤＴＳが従来パ
タンを１／４の容量で、合計すると従来のパタンメモリ
２ａの有するパタンに対して３／８の容量で測定可能と
なる。
めの図である。ＤＵＴ出力データＳＲの４ワード単位の
サムチェックと、ワード単位のパリティチェックを行う
例である。この場合にテストパタンはパリティパタンＤ
ＴＰが従来パタンの１／８、サムデータＤＴＳが従来パ
タンを１／４の容量で、合計すると従来のパタンメモリ
２ａの有するパタンに対して３／８の容量で測定可能と
なる。
【００１２】
【発明の効果】以上説明したように本発明は被試験ＤＯ
ＭＩＣからの出力データのワード単位のパリティチェッ
ク及び複数ワード毎のサムチェックを行いＤＵＴの良／
不良を判断するので、テストパタンはパリティデータと
サムデータの２種類となり従来の方法のテストパタンに
比べ大幅に縮小化されたものとなる。よって、（ａ）パ
タンメモリは小容量で構成可能となりシステムの価格は
安価なものとなる、（ｂ）パタンメモリへのテストパタ
ン入力時間が短縮される、（ｃ）テストパタンの供給メ
ディアが小容量ですみ、簡易なものとなるという効果を
有する。
ＭＩＣからの出力データのワード単位のパリティチェッ
ク及び複数ワード毎のサムチェックを行いＤＵＴの良／
不良を判断するので、テストパタンはパリティデータと
サムデータの２種類となり従来の方法のテストパタンに
比べ大幅に縮小化されたものとなる。よって、（ａ）パ
タンメモリは小容量で構成可能となりシステムの価格は
安価なものとなる、（ｂ）パタンメモリへのテストパタ
ン入力時間が短縮される、（ｃ）テストパタンの供給メ
ディアが小容量ですみ、簡易なものとなるという効果を
有する。
【図１】本発明の一実施例のブロック図である。
【図２】図１のブロックの動作を説明するための図であ
る。
る。
【図３】従来のメモリＩＣ試験装置の一例のブロック図
である。
である。
１ アドレス発生回路
２ パタンメモリ
３ ドライバ
４ ＤＵＴ
５ コンパレータ
６ パリティ演算回路
７ 加算回路
８ 判定回路
８Ｐ，８Ｓ 排他的論理和回路
９ 演算回路
１０ 論理演算・判定回路
Claims (1)
- 【請求項１】 アドレス信号を入力して良品の被試験
メモリＩＣの前記アドレス信号に対応するアドレスのパ
リティパタンおよび加算パタンを出力するパタンメモリ
と、前記被試験メモリＩＣからの読出データ信号に対応
するデジタル信号を入力してパリティ演算信号を出力す
るパリティ演算回路およびサムデータを出力する加算回
路を有する演算回路と、前記パリティパタンおよび前記
パリティ演算信号を入力して第１の排他的論理和信号を
出力する論理ゲートと前記サムパタンおよび前記サムデ
ータを入力して第２の排他的論理和信号を出力する論理
ゲートと前記第１および第２の排他的論理和信号を入力
する論理和ゲートを有する判定回路とを含むことを特徴
とするメモリＩＣ試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071348A JPH04307500A (ja) | 1991-04-04 | 1991-04-04 | メモリｉｃ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071348A JPH04307500A (ja) | 1991-04-04 | 1991-04-04 | メモリｉｃ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307500A true JPH04307500A (ja) | 1992-10-29 |
Family
ID=13457905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071348A Pending JPH04307500A (ja) | 1991-04-04 | 1991-04-04 | メモリｉｃ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04307500A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006092953A1 (ja) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | 試験装置、及び試験方法 |
-
1991
- 1991-04-04 JP JP3071348A patent/JPH04307500A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006092953A1 (ja) * | 2005-02-28 | 2006-09-08 | Advantest Corporation | 試験装置、及び試験方法 |
| JP2006242569A (ja) * | 2005-02-28 | 2006-09-14 | Advantest Corp | 試験装置、及び試験方法 |
| US7636877B2 (en) | 2005-02-28 | 2009-12-22 | Advantest Corporation | Test apparatus having a pattern memory and test method for testing a device under test |
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