JP2006333473A - 信号発生装置および方法 - Google Patents

Abstract

【課題】基準クロック信号に従ってデジタル値のシーケンスを生成することのできる信号発生器を提供する。
【解決手段】本発明の一実施形態によれば、基準クロック信号に従ってデジタル値のシーケンスを生成する信号発生器３が提供される。この信号発生器３は、インクリメント信号ＩＮＣ及びオフセット信号Φ１、Φ２を受け取る少なくとも１つの入力端子３２、３３、３４と、オフセット信号Φとインクリメント信号ＩＮＣに基づいてカウンタ開始値を決定するようになっている開始値回路３０２と、開始値に設定されるようになっており、基準クロック信号の各サイクルにおいて、規定の値が達成されるまで、カウンタの位置をインクリメント信号ＩＮＣに従って新しい値に変更するようになっているカウンタと、カウンタ値を出力する出力端子とを備える。
【選択図】図３Ａ

Description

本発明はデジタル信号生成に関する。

任意の信号生成において、パルスは、個々の連続するデジタル信号のシーケンスとして理解することができる。パルス信号の時間的な振る舞いは、異なるパラメータによって記述することができる。パルス周期は、２つの連続するパルス信号間の期間を規定する。さらなるパラメータは、パルス信号の遅延及びパルス幅を規定する。

アナログ回路構成を使用するデジタルパルスパターン発生器は、従来技術により既知である。先に規定したパラメータに従ってパルスパターンを生成するために、個々の発振器回路が設けられるであろう。こうしたパルス発生器の例は、出願人アジレント・テクノロジーズ（Ａｇｉｌｅｎｔ Ｔｅｃｈｎｏｌｏｇｉｅｓ）のパルスパターン発生器のアジレント８１１００ファミリーである。

改良型信号発生器を提供することが本発明の目的である。

この目的は、独立請求項で規定される本発明によって達成される。好ましい実施形態は、従属請求項の主題である。

本発明の一実施形態によるデジタル値のシーケンスを生成する発生器は、基準クロックに依存してカウンタの位置を与えるようになっているカウンタを備える。より詳細には、カウンタは、カウンタの位置を基準クロックサイクル毎に与えるようになっている。本発明の実施形態によるデジタルエッジ発生器は、開始信号、インクリメント信号（インクリメントワードとさらに呼ばれる）、及びオフセット信号（オフセットワードとさらに呼ばれる）をそれぞれ受け取る。オフセットワードは、時間上のエッジの開始点の遅延に対応する。デジタルエッジ発生器は、開始信号の検出によって、オフセットワードとインクリメントワードの掛け算から導出される開始位置にカウンタの位置を設定するようになっている。デジタルエッジ発生器はまた、クロックサイクル毎にインクリメントワードから導出される新しい位置にカウンタの位置を設定する。

開始信号の検出による、且つ、オフセットワードに依存する開始位置の設定は、より柔軟なタイミング設定を可能にする。より詳細には、オフセットワードは、立上がりエッジ又は立下がりエッジが、連続する基準クロックサイクルの間で開始し得ることを考慮する。エッジの歪（変形）をもたらす、さらなる望ましくない次の基準クロックサイクルまでの開始遅延は発生しないであろう。エッジの傾斜は、インクリメントワードによって与えられ、インクリメントワードは、立上がりエッジの場合に正値を、立下がりエッジの場合に負値を含むことが留意されるであろう。一実施形態では、開始位置は、オフセットワードとインクリメントワードから導出される。この実施形態では、エッジ発生器は、立上がりエッジ又は立下がりエッジを特徴付ける、デジタル信号のシーケンス、より詳細には、デジタル値のシーケンスを生成するようになっている。コンデンサ等のアナログ回路及びアナログ回路の較正は必要ない。

別の実施形態において、カウンタはレジスタ及び加算要素を備え、加算要素は、エッジ発生器の第１入力端子及びレジスタの出力に接続される。カウンタの値に対応するレジスタの値は、フィードバックされ、インクリメントワードと加算され、新しい値としてレジスタに記憶される。基準クロックサイクル毎に、レジスタは、その値を増減する。別の実施形態では、スイッチが、加算要素とレジスタの入力の間に結合される。スイッチはまた、開始位置をレジスタに記憶するために、オフセットワード用の第２入力端子に結合される。

さらなる実施形態において、出力はメモリルックアップテーブルに結合され、メモリルックアップテーブルは、カウンタの出力から導出されたデジタル値を生成するようになっている。メモリルックアップテーブルは、さらなる歪を使用するか、又は、スプリアスを抑制する場合に有利である。別法として、エッジ発生器の出力は、デジタル・アナログ変換器に結合される。さらに別の実施形態では、カウンタの出力はスイッチに結合される。一定のデジタル値が、スイッチの第２入力に供給される。スイッチは、開始信号の検出によって、且つカウンタの位置に依存してその位置を切り換える。

本発明の一実施形態による制御式パルスパターン発生器は、デジタル周波数合成を使用する。生成プロセスのために、実施形態は、パルス周期、パルス幅、立上がり時間及び立下がり時間を含む、パルスを規定するタイミングパラメータの、柔軟且つ個々の設定を実施する。パルス傾斜のデジタル生成を含む全てのタイミングパラメータは、１つの安定した高速クロックから導出される。今後、立上がり時間及び立下がり時間は、本発明によるデジタルエッジ発生器を使用して互いに独立に選択することができる。アナログ回路の複雑な較正は全く必要でない。特に、制御式パルスパターン発生器は、開始信号及び第１オフセットワードを生成するようになっている周期カウンタを備える。開始信号及び第１オフセットワードは、高速安定基準クロック及び所与の(pre-given)パルス周期から導出される。周期カウンタの出力端子は、第１デジタルエッジ発生器に結合される。第１デジタルエッジ発生器は、開始信号及び第１オフセットワードに対して立上がりエッジを生成するようになっている。さらなる幅カウンタもまた、周期カウンタに結合される。幅カウンタは、停止信号、並びに、所与のパルス幅、基準クロック、及び開始信号に対する第１オフセットワードから導出される第２オフセットワードを生成するようになっている。最後に、幅カウンタに結合する第２デジタルエッジ発生器は、停止信号及び第２オフセットワードに対する立下がりエッジを生成するようになっている。

周期カウンタ及び幅カウンタは、基準クロック、パルス周期、及びパルス幅それぞれに対して、可能な位相オフセットワードを考慮する。そのため、パルス周期及びパルス幅がそれぞれ、基準クロックサイクルの非整数倍を含む場合、位相オフセットワードが生成されることになり、位相オフセットワードは、連続する基準クロックサイクル間の遅延に対応する。本発明による実施形態は、パルス周期及びパルス幅を基準クロックと独立に設定すると共に、対応するパルスパターンを生成するようになっている。さらに、エッジ発生器は、互いに独立であり、生成のために、傾斜の任意の設定が可能である。本発明の一実施形態によるパルスパターン発生器は、ただ１つの安定した基準クロックを使用する。発振器は同調される必要がないため、パルスタイミングパラメータの変更は高速で行われる。

本発明の一実施形態では、スイッチングユニットが提供される。スイッチングユニットは、その入力が、それぞれの第１エッジ発生器及び第２エッジ発生器のそれぞれの出力に結合される。スイッチングユニットは、開始信号及び停止信号に対してスイッチングユニットの入力の一方をスイッチングユニットの出力に切り換えるようになっている。さらに、スイッチングユニットは、開始信号が供給される場合に、第１エッジ発生器の出力をスイッチングユニットの出力に結合し、停止信号が供給される場合に、第２エッジ発生器の出力をスイッチングユニットの出力に結合するようになっている。開始信号及び停止信号の生成によって、対応するエッジ発生器の出力は、次に、開始信号及び停止信号に対応して、スイッチングユニットによって制御式パルスパターン発生器の出力を通して供給される。好ましくは、スイッチングユニットの出力は、デジタル・アナログ変換器に結合される。

さらなる一実施形態では、周期カウンタは、第１レジスタと、第１レジスタに結合するオーバフロー検出デバイスとを備え、第１レジスタのオーバフローを検出するようになっている。周期カウンタは、オーバフローの検出によって開始信号を生成するようになっている。さらに、第１オフセットワードは、第１レジスタのオーバフロー値から導出され、オーバフローの検出によっても生成される。好ましい一実施形態では、パルス周期は、第１レジスタの長さ及びインクリメントワードから導出される。特に、レジスタの値は、第１レジスタの長さに達するまで基準クロックサイクル毎にインクリメントワードだけ増加する。次のインクリメントによって、オーバフロー検出デバイスは、レジスタのオーバフローを検出し、レジスタのオーバフロー値も導出することになる。オーバフロー値は、遅延に対応し、インクリメントワードより小さい値を含む。

さらなる一実施形態では、幅カウンタは、第２レジスタと、第２レジスタに結合し、且つ、オーバフローを検出するようになっているオーバフロー検出デバイスとを備える。幅カウンタは、開始信号の検出によって、停止信号及び第２オフセットワードを生成するようになっている。第２オフセットワードは、第２レジスタのオーバフロー値から導出される。好ましい一実施形態では、パルス幅は、少なくとも第２レジスタの長さ及びインクリメントワードから導出される。

安定した基準クロックとパルス周期の間の可能な位相オフセットが考慮されなければならないため、幅カウンタは、第１オフセットワードから導出される開始位置を第２レジスタに保存する手段を備える。

本発明の一実施形態では、第１レジスタ及び第２レジスタは、少なくとも４８ビットのレジスタ長、より詳細には、６４ビットのレジスタ長を備える。同様に、他のレジスタ長、及び周期カウンタ及び幅カウンタの第１レジスタ及び第２レジスタについて異なるレジスタ長を使用することが可能である。たとえば、第１レジスタは、３２ビット、３６ビット、又は７２ビットの長さを含むであろう。安定した基準クロックサイクルと共にレジスタ長は、それぞれ、パルス周期及びパルス幅の最大長を規定する。

本発明のパルスパターン発生器によって生成されるパルスの傾斜は、信号内のスプリアスを抑圧するか、又は、防止するために、変形させることが必要になるかもしれない。したがって、本発明の一実施形態によるパルスパターン発生器は、第１エッジ発生器及び第２エッジ発生器の出力に結合するメモリテーブルを備える。メモリテーブルは、出力値を含み、第１エッジ発生器及び第２エッジ発生器のデジタル出力から導出されるデジタル値を生成するようになっている。好ましくは、メモリテーブルは、メモリルックアップテーブルとして構成され、メモリルックアップテーブルは、エッジ発生器によって生成される出力値を平滑化又は変更するのに使用することができる。出力値をスケーリングするか、又は、変形させることが可能である。

さらなる一実施形態では、第１エッジ発生器及び第２エッジ発生器の出力は、デジタル・アナログ変換のために、デジタル・アナログ変換器の入力に結合される。一実施形態では、パルスパターン発生器は、メモリルックアップテーブルの出力に結合するデジタル・アナログ変換器を備える。本発明のこの実施形態によるパルスパターン発生器の出力は、デジタル的に生成されるか、又は、別法として、完全にデジタル的に生成される、アナログパルスパターンである。

先に述べたように、パルスパターンは、パルス周期、パルス幅、及びパルス遅延によって規定することができる。より柔軟性のある方法でパルスパターンを生成するために、本発明による方法は直接周波数合成を使用する。本方法は、第１ステップにて、安定した基準クロックを提供する。同様に、パルス周期及びパルス幅が規定されなければならない。信号は、開始信号及び第１オフセットワードに対して立上がりエッジを生成することによって生成される。開始信号及び第１オフセットワードは、パルス周期及び安定した基準クロックから導出される。第１オフセットワードは、パルス周期が、基準クロックサイクルの非整数倍であることを考慮する。第１オフセットワードは、後に生成されるパルスのあらゆる遅延を修正するのに使用される。さらに、第１オフセットワードは、立上がりエッジがデジタル的に生成される時、開始位置を設定することによってエッジ生成を修正する。

立上がりエッジは、その後、出力される。さらに、立下がりエッジを有する信号は、停止信号及び第２オフセットワードに対して生成される。停止信号及び第２オフセットワードは、パルス幅、安定した基準クロック、開始信号、及び第１オフセットワードから導出される。第２オフセットワードは、パルス幅が、基準クロックサイクルの非整数倍であり得ることを考慮する。立下がりエッジは、その後、出力される。

本発明の一実施形態による方法は、周波数安定基準クロックを有する完全デジタル合成式発生器で使用されるであろう。一実施形態では、立上がりエッジを有する信号を生成するステップは、カウンタをインクリメントワードだけインクリメントすることも含む。インクリメントワードは、パルス周期に対応する。開始信号の生成は、カウンタのオーバフローを検出することによって起こる。第１オフセットワードは、カウンタのオーバフロー値から導出される。オフセットワードはエッジの開始と基準クロックサイクルの間の時間遅延に対応する。好ましくは、立上がりエッジカウンタは、以前に導出された第１オフセットワードから導出された開始位置に設定される。エッジカウンタは、その後、生成されるパルス信号の立上がりエッジ傾斜に対応するインクリメントワードだけインクリメントされる。立上がりエッジカウンタの位置は、その後、安定した基準クロックに対して出力される。同じ方法で、立下がりエッジを有する信号が生成される。

本発明の一実施形態では、パルスを生成する方法は、開始信号及び第１オフセットワードに対して立上がりエッジを有する信号を生成するステップを含んでもよく、開始信号及び第１オフセットワードは、生成されるパルスのパルス周期及び安定した基準クロックから導出される。エッジが出力される。その後、停止信号及び第２オフセットワードに対する立下がりエッジを有する信号が生成され、停止信号及び第２オフセットワードは、パルス幅、安定した基準クロック、開始信号、及び第１オフセットワードから導出される。立下がりエッジを有する信号が出力される。

本発明のさらなる一実施形態では、安定した基準クロックが提供され、パルス周期を表す信号及びパルス幅を表す信号が受け取られる。両方の信号を受け取ることは、互いに独立なパラメータの設定を可能にする。本発明のさらなる一実施形態では、パルス信号は、それぞれ、インクリメント信号又はインクリメントワードだけカウンタをインクリメントすることによって生成され、インクリメントワードはパルス幅に対応する。カウンタのオーバフローの検出によって、開始信号及びオーバフロー値から導出される第１オフセットワードが生成される。開始信号及び位相オフセットワードは、立上がりエッジの生成に使用される。

本発明のさらに別の実施形態では、立上がりエッジを生成することは、立上がりエッジカウンタを、第１オフセットワードから導出される開始位置に設定するステップを含む。立上がりエッジ傾斜は、立上がりエッジカウンタを基準クロックサイクル毎にインクリメントし、立上がりエッジカウンタを基準クロックサイクル毎に出力させる立上がりインクリメント信号又は立上がりインクリメントワードによって規定される。

パルス幅を、パルス幅に対応するさらなるワードから導出することができることに気付くかもしれない。ワードは、幅カウンタをインクリメントし、幅カウンタは、一実施形態では、それぞれ、第１オフセット信号又は第１オフセットワードから導出される開始値に設定される。幅カウンタは、基準クロックサイクル毎に、パルス幅に対応するワードだけインクリメントされる。幅カウンタのオーバフローの検出によって、停止信号が生成され、幅カウンタのオーバフロー値が導出され、第２オフセット信号又は第２オフセットワードを規定する。停止信号及び第２オフセットワードを使用することによって、立上がりエッジの生成と同じ方法で立下がりエッジが生成される。もちろん、立下がりエッジカウンタは、ここでは、基準クロックサイクル毎にデクリメントされる。

本発明の方法の種々の実施形態は、デジタルパルスに相当するデジタル信号のシーケンスを生成するための、高速で柔軟性のある方法を提供する。デジタルパルスは、アナログパルスに容易に変換することができる。異なるワード及びカウンタは、パルスのタイミングパラメータの独立した設定を可能にする。さらに、全てのタイミングパラメータは、オフセット信号を使用することによって、全てのタイミングパラメータが基準クロックサイクルの非整数倍であり得ることを考慮する。

本発明の方法は、特定用途向け回路、フィールドプログラマブルゲートアレイ、デジタル信号プロセッサ、又はマイクロプロセッサ等のハードウェア部品に限定されない。同様に、データキャリアに記憶されるソフトウェアプログラム又はソフトウェア製品は、データ処理システム上で実行される時に本方法を実行するようになっていることができる。これは、完全にソフトウェアによるパルスパターン信号の柔軟性のある生成を可能にする。

本発明の他の目的及び多くの利点は、添付図面と共に考えられる以下の説明を参照することによって、容易に認識され、よりよく理解されるであろう。

図１０は、立上がり時間Ｔ_Rを有する立上がりエッジ及び立下がり時間Ｔ_Fを有する立下がりエッジを有する例示的なパルスを示す。立上がりエッジの終わりと立下がりエッジの始めの間の時間Ｔ_Hは、パルスのハイ状態とみなされる。立上がり時間Ｔ_Rとパルスのハイ状態の和は、パルス幅Ｔ_Wと規定することにする。２つの連続するパルス間の総期間Ｔ_Pは、パルス幅Ｔ_W、立下がり時間Ｔ_F、及びパルスのロー状態ともみなすことができる遅延時間Ｔ_Dによって与えられる。

位相累算技法を使用する従来の方法は、直接デジタル周波数合成を使用する図１１に示される。出力制御ワードＷは、αの一定増分で連続して増加する。制御ワードＷは、レジスタＲによって出力され、レジスタＲは、レジスタの内部位置をインクリメントするカウンタを表す。出力制御ワードＷは、ルックアップテーブル又はアナログ・デジタル変換器への引数として使用される。周波数は、位相の偏移であるとして規定されるため、デジタル・アナログ変換器の出力は、インクリメント値αによって決定される一定周波数のアナログ信号である。

図３は、本発明によるデジタル立上がりエッジ発生器の一実施形態を示す。対応する立下がりエッジ発生器は、より詳細に以下で説明されるであろう。

デジタル立上がりエッジ発生器は、特定の長さ、たとえば、４８ビットのレジスタ３８を有するカウンタ３７を備える。３２、３６、５４、又は２４のような他のレジスタ長も使用することができる。カウンタ３７は、図１１による直接デジタル周波数合成ループと同じである。レジスタ３８の出力Ｘは、カウンタの位置に対応する。出力Ｘは、端子３１に供給されるが、出力ＸをインクリメントワードＩＮＣに加算する加算要素３６にもフィードバックされる。このインクリメントワードは、立上がりエッジの傾斜を規定する。和Ｘ＋ＩＮＣは、レジスタ３８の古い値と置き換わる。立上がりエッジ発生器３は、インクリメントワードＩＮＣ用の入力端子３４を備える。立上がりエッジ発生器３は、さらに、周期カウンタデバイス２によって供給される開始信号用の入力端子３３及び基準クロックＣＬＫ用の端子３５を備える。入力端子３３及び３５は、カウンタ３７のレジスタ３８に結合される。動作時、レジスタは、クロックサイクルＣＬＫ毎にレジスタの値を出力する。さらに、レジスタの値は、基準クロックサイクルＣＬＫ毎に、インクリメントワードＩＮＣだけ増加する。さらに、レジスタ３８は、第１オフセットワードΦ１用の端子３２に結合される。オフセットワードΦ１は、レジスタ３８に開始値として記憶され、それによって、カウンタ３７の開始位置に対応する。

立上がりエッジ発生器の別の実施形態を図３Ａにみることができる。同様な回路ブロックは同じ参照記号を有する。図３Ａの実施形態による立上がりエッジ発生器はまた、その入力が第１スイッチ３００に接続されるレジスタ３８を備える。スイッチ３００の第１入力は、加算要素３６の出力に接続され、一方、第２入力は、掛け算器３０２を介して第２入力端子３２に結合される。スイッチは、後で説明するように、レジスタの値を開始位置に設定するのに使用される。レジスタの出力は、加算要素３６に接続され、同様に、第２スイッチ３０１の第１入力に接続される。スイッチ３０１の出力は端子３１に対応する。スイッチの第２入力は、一定のデジタル値を供給するようになっており、一定のデジタル値は、立上がりエッジ発生器についてのこの非制限的な例では、カウンタ及び立上がりエッジ発生器の最大値に対応する。立下がりエッジ発生器の場合、第２入力に供給されるデジタル値は、カウンタの最小値、たとえば、０であることが留意されるであろう。

スイッチ３００は、端子３３に接続され、開始信号によって直接制御される。第２スイッチ３０１は、遅延要素３０３に結合される。さらに、データ入力端子が加算要素３６の出力に接続され、リセット端子が端子３３に接続されるフリップフロップ回路が設けられる。

図３Ａによる立上がりエッジ発生器３の出力Ｘの例は、図７にみることができる。図７は、基準クロックサイクルにわたる出力Ｘを示す。見てわかるように、立上がりエッジの開始点Ｔ_Sは、基準クロックサイクルに対応する時間Ｔ₀ではなく、時間Ｔ₀と先行する基準クロックサイクルとの間にある。開始点Ｔ_Sを次の基準クロックサイクルまで遅延させることによって、遅延立上がりエッジももたらされることは明らかである。そのため、時間Ｔ₀における立上がりエッジ発生器の開始点は、Ｘ１にシフトされなければならない。値Ｘ１はオフセットに対応する。値Ｘ１は、オフセットワードΦ１にインクリメントワードＩＮＣを掛けた値によって決定され、オフセットワードΦ１は、０〜１の分数を規定する。特定の例では、オフセットワードΦ１は０．５であるであろう。

図３Ａに従って、開始信号が端子３３に存在すると、Φ１とＩＮＣから導出されたオフセットは、開始位置としてレジスタに記憶されることになる。次の基準クロックサイクルによって、オフセットは、第１の値Ｘ１として出力される。レジスタの値は、その後、インクリメントワードＩＮＣだけインクリメントされる。レジスタ３８のレジスタ長と共にインクリメントワードＩＮＣは、基準クロックサイクル毎に立上がり時間Ｔ_Rを決定し、その時のレジスタの値が、さらなる処理のために出力される。レジスタの値がレジスタ長Ｘ_Lに達すると、スイッチ３０１は、第２入力に切り換えられ、それによって、最大値を出力することになる。これは、いわゆる、パルスのハイ状態であることになる。この非制限的な例では、立上がりエッジ発生器の出力は、立上がりエッジ用のＸ₁〜Ｘ₅の連続する値であり、その後、Ｘ₆は、パルスのハイ状態を表す。

デジタル立下がりエッジ発生器の一実施形態は、図４に示される。デジタル立下がりエッジ発生器は、図３及び図３Ａの立上がりエッジ発生器と同じである。デジタル立下がりエッジ発生器はまた、固有のビット長のレジスタ６８を有するカウンタ６７を備える。レジスタ６８の入力端子は、レジスタ６８の出力値ＹからデクリメントワードＤＥＣを減算する加算要素６６に結合される。さらに、立下がりエッジ発生器６は、その２つの入力が端子６２及び６４に結合される計算ユニット３０２を備える。計算ユニット３０２は、カウンタ６７の開始位置を規定する第２オフセット値を計算するようになっている。

基準クロックサイクルに対して所定期間にわたる立下がりエッジ発生器の出力Ｙを示す図を図８に見ることができる。レジスタ６８の最大値は、レジスタ長Ｒ_Lによって決定される。この例では、立下がり時間は、基準クロックサイクルの整数倍であるため、オフセットは全く計算されない。時間Ｔ_FOにて、停止信号が受け取られる。開始位置は、ここでは、最大値であることになり、時間Ｔ_FOにおけるデジタル立下がりエッジ発生器の第１出力Ｙ₀は、Ｒ_Lであることになる。時間Ｔ_F1にて、立下がりエッジ発生器６は、値Ｒ_LをＤＥＣだけデクリメントした。カウンタの値は、その後、デクリメントされ、基準クロックサイクルに関して出力される。時間Ｔ_F2にて、パルス信号のロー状態に達する。

図２は、本発明による完全デジタルパルスパターン発生器の主要な要素を示す。パルス周期カウンタ２は、パルス周期Ｔ_Pを生成するようになっている。パルス周期カウンタ２は、インクリメントワードＩＮＣ１を供給する入力端子２８を備える。インクリメントワードＩＮＣ１は、期間Ｔ_Pに対応する。パルス周期カウンタデバイス２は、インクリメントワードＩＮＣ１を処理することによって、期間Ｔ_Pに対応する開始信号を生成するようになっている。周期カウンタデバイス２についてのより詳細な図は、図５に見ることができる。

周期カウンタデバイス２は、入力端子２４３及び出力端子２４５を有するレジスタ２４を備える。出力は、加算要素２７に結合するフィードバックパス２４６に接続される。要素２７は、レジスタ２４の結果とインクリメントワードＩＮＣ１を加算し、新しい入力値として、結果をレジスタ２４の入力２４３に供給する。レジスタ２４は、リセット信号及び開始信号用の付加的な入力端子２４１及び２４２を有する。レジスタの出力端子２４５は、開始信号の生成のために、オーバフロー検出及びオーバフローカウンタ２５に接続される。

動作時、周期カウンタ２は、出力端子２１において開始信号を出力する。２つの開始信号間の期間は、レジスタ２４の長さ、基準クロックＣＬＫ、及びインクリメントワードＩＮＣ１によって与えられる期間Ｔ_Pに相当する。しかしながら、インクリメントワード及びパルス周期Ｔ_Pは、基準クロックサイクルの非整数倍であるであろう。

非制限的な例として、周期カウンタデバイス２のレジスタ長は３２ビットであり、高安定基準クロックＣＬＫは、１／２²⁹秒の基準クロックの周期に相当する２²⁹Ｈｚの周波数を含む。所望の期間Ｔ_Pが１２５ミリ秒（ｍｓ）であると仮定する。これは、６４のインクリメントワードＩＮＣ１をもたらすことになる。換言すれば、基準クロックサイクル毎に、レジスタの値が、６４だけインクリメントされる。レジスタの値が、レジスタ長によって規定された２³²である最大値に達するとすぐに、図５によるオーバフロー検出回路２５によって検出されるオーバフローが起こることになる。開始信号は、その後、出力端子２１において送出され、レジスタは、再び満たされる。１２５ｍｓの期間すなわち８Ｈｚは、２²⁹Ｈｚの整数倍であることによって、オフセットは生成されない。

しかしながら、選択されるパルス周期Ｔ_Pが基準クロックサイクルの整数倍でない場合、レジスタオーバフローが起こることになる。新しいレジスタの値は、ゼロではないことになる。

こうした振る舞いは、所定期間にわたる周期カウンタ２のレジスタ２４の値の図を示す図９の（ａ）（上側の図）に見ることができる。レジスタの値は、基準クロックサイクル毎にインクリメントワ−ドＩＮＣ１だけインクリメントされる。たとえば、７基準クロックサイクル後、レジスタは値Ｚ２を保持する。８基準クロックサイクル後、レジスタは、レジスタ長Ｒ_Lよりわずかに小さい値Ｚ３を保持する。レジスタの値の次のインクリメントは、レジスタ２４のオーバフロー値Ｚ４をもたらすことになる。

こうしたオーバフローが考慮されない場合、次のパルスは、所望の時点Ｔ_Pではなく、時点Ｔ_P1で開始することになる。こうした振る舞いは、位相オフセットを生成し、図９の（ｂ）（下側の図）に見ることができる期間エラーをもたらす。図９の（ｂ）は、立上がりエッジＴ_R、ハイ状態時間Ｔ_H、及び時間Ｔ_Fを有する立下がりエッジを有する期間Ｔ_Pの例示的なパルスを示す。さらなるロー状態時間Ｔ_L後、パルス信号は、時点Ｔ_Pで再び繰り返されるものとする。しかしながら、周期カウンタのレジスタのエラーによって、パルスの開始点は、レジスタオーバフローによって与えられる或るオフセットだけ遅延する。

したがって、図５によるオーバフロー検出デバイス２５は、オーバフロー検出回路だけでなく、レジスタ２４のオーバフロー値を決定することが可能なオーバフローカウンタもまた備える。オフセット値は、出力端子２５４で出力され、スケーリングユニット２６に設定される。スケーリングユニット２６の出力は、周期カウンタの出力２２に接続される。周期カウンタデバイス２の出力端子２２は、期間に対応するインクリメントワードＩＮＣ１と全体的な基準クロックＣＬＫとの間の位相オフセットを表す第１オフセットワードΦ１を提供する。

換言すれば、周期カウンタデバイスは、基準クロックサイクルＣＬＫごとにインクリメントワードＩＮＣをレジスタの値に加える再生式レジスタを備える。オーバフロー後、レジスタは、０〜インクリメントワードＩＮＣ１までの新しい値を保持する。新しい値は、パルスの幅及びエッジを生成する時に考慮されなければならない、基準クロックＣＬＫに対する位相オフセット、すなわち遅延を表す。新しい値は、出力端子２１に開始信号を、出力２２にオフセットワードΦ１を生成するオーバフロー検出及びオーバフローカウンタ回路によって取得される。オーバフロー検出回路及びオーバフローカウンタデバイス２５は、パルス信号の立上がりエッジを開始するためのさらなる遅延を可能にする。

開始信号及び第１オフセットワードΦ１は、その後、本発明によるデジタル式立上がりエッジ発生器３に供給される。

立上がり時間とハイ状態の時間によって決定されるパルス幅を設定するために、デジタル式パルスパターン発生器１ａは、周期カウンタ２の出力２１及び２２に結合する、さらなる幅カウンタ５を備える。幅カウンタ５は、パルス幅Ｔ_Wに相当するインクリメントワードＩＮＣ２用のさらなる入力端子５６を備える。幅カウンタ５の例示的な一実施形態は、図６に見られる。幅カウンタ５は、周期カウンタと同様に、オーバフロー検出及びオーバフローカウンタ回路５０１に接続される出力を有するレジスタ５００を備える。レジスタ５００の出力は、加算要素５０２にフィードバックされ、加算要素５０２は、レジスタ５００の出力とインクリメントワードＩＮＣ２を加算する。結果は、レジスタの値に再び置き換わる。

幅カウンタデバイス５は、周期カウンタ２の出力端子２１に接続される入力端子５４から開始信号を受け取ることになることを除いて、周期カウンタデバイス２と同じ機能を有する。さらに、幅カウンタ５は、開始信号の検出によって、第１オフセットワードΦ１及びインクリメントワードＩＮＣ２を考慮して、レジスタ５００に記憶されるオフセット位置を計算する計算ユニット５８を備える。レジスタ５００に記憶されるオフセット値は、パルスの立上がりエッジの開始点と基準クロックサイクルのと間の遅延に相当する。レジスタの長さ及びインクリメントワードＩＮＣ２は、総パルス幅Ｔ_Wに相当する。検出ユニット５０１によって、レジスタ５００のオーバフローが検出されるとすぐ、停止信号が出力端子５１に生成される。レジスタ５００はまた、オーバフロー値を保持し、オーバフロー値は、オーバフロー検出及びオーバフローカウンタユニット５０１によって取得され、第２オフセットワードΦ２として出力端子５２に出力される。

幅カウンタデバイス５の出力は、その後、図４で先に説明したように、立下がりエッジ発生器６に供給される。

さらに、図２によるデジタルパルスパターン発生器１ａは、２つの入力端子４１及び４２を有するスイッチングユニット４を備える。入力端子４１は、立上がりエッジ発生器３の出力端子３１に接続される。スイッチングユニット４の第２入力端子４２は、立下がりエッジ発生器６の出力端子６１に接続される。スイッチングユニット４は、デジタル・アナログ変換器１３５に結合される出力端子４３を備える。スイッチングユニット４は、その対応する入力の１つを出力端子４３に切り換えるようになっている。スイッチングユニット４は、制御ユニット７のデータ出力７３に接続される設定端子４５を備える。制御ユニット７は、２つの入力端子７１及び７２を備える。

入力端子７１は、開始信号のために、周期カウンタ２の出力端子２１に接続される。第２入力端子７２は、幅カウンタデバイス５の出力端子５１に接続される。対応する入力端子７１及び７２上の開始信号及び停止信号の状態に応じて、制御ユニット７は、信号を出力し、それによって、ユニット４を切り換える。より詳細には、入力端子７１に開始信号が存在する場合、制御ユニット７は、スイッチングユニット４を第１の状態に切り換え、入力端子４１を出力端子４３に結合する。停止信号が存在するとすぐに、立下がりエッジの始めに対応して、制御ユニット７は、スイッチングユニット４を第２の状態に設定し、それによって、入力４２を出力４３に結合する。

制御ユニット７は、フリップフロップとして構成されることができ、データ入力は第１入力端子７１に対応し、リセット入力は第２入力端子７２に対応する。開始信号が存在する時、フリップフロップが、幅カウンタデバイス５が提供する停止信号によってリセットされない限り、フリップフロップのデータ出力上にハイ状態が出力される。

図１は、本発明によるパルスパターン発生器１のさらなる一実施形態を示す。この実施形態では、周期カウンタデバイス２は、第１スイッチングユニット１６の第１入力端子１６１に接続される。スイッチングユニット１６の第２入力端子１６２は、外部開始トリガを供給するためのトリガ計算ユニット１７に結合される。同様に、外部クロック又は外部立上がりエッジは、スイッチングユニット１６の入力端子１６２によって、デジタルパルスパターン発生器に供給することができる。

スイッチングユニット１６の出力端子は、立上がりエッジ発生器３及び幅カウンタデバイス５の入力端子に接続される。立下がりエッジ発生器６は、その入力が、第２スイッチングユニット１５に接続される。第２スイッチングユニット１５はまた、２つの入力端子１５１及び１５２を備える。入力端子１５１は、幅カウンタデバイス５の出力に接続される。第２入力端子１５２は、トリガ計算ユニット１７に接続される。第２入力端子１５２は、外部クロック信号を立下がりエッジ発生器６に供給するようになっている。

２つの付加的なスイッチ１６及び１５を使用することによって、外部トリガ、外部クロック、或いは外部立上がりエッジ又は立下がりエッジを使用して、より柔軟性のあるデジタルパターン発生が可能になる。

トリガ計算ユニット１７の入力は、デジタルパルスパターン発生器１の入力端子１８１におけるアナログトリガ信号を変換するために、高速アナログ・デジタル変換器１８に接続される。高速アナログ・デジタル変換器１８によって提供されるデジタルトリガ信号は、トリガ計算ユニット１７によって処理される。入力１８１におけるトリガ開始信号とデジタルパルスパターン発生器１の高速基準クロックとの間の任意の遅延は、後でパルス信号を生成するために、考慮され且つ補償される。換言すれば、トリガ計算ユニットは、トリガパルスと基準クロックの間の任意の位相遅延を補償し、トリガパルスについての処理時間をさらに補償する。

スイッチングユニット４の出力端子は、メモリルックアップテーブル１１に接続される。デジタルパルスパターン発生器によって生成される出力値Ｗは、メモリルックアップテーブル用の引数として使用される。メモリルックアップテーブル１１は、位相制御ワードＷに対して対応する値を記憶するようになっている。対応する値は、パルスパターンを変形させるのに使用することができる。メモリルックアップテーブル１１の出力は、望ましくない信号部分を抑圧するフィルタ１２に接続され、次に、出力計算又は掛け算ユニット１３用の入力として使用される。ユニット１３の出力は、アナログパルス信号を生成するために、デジタル・アナログ変換器に接続される。アナログパルス信号は、付加的な増幅器１４によって増幅され、次に、パルスパターン発生器１の出力端子１９に供給される。

図１２は、トリガ計算ユニット１７及びアナログ・デジタル変換ユニット１８４の一実施形態を示す。一般に、トリガ信号は、アクションをトリガするか、又は、起動するのに使用される。パルスパターン発生器の場合、トリガは、パターン発生を起動するのに、より詳細には、第１パルスを開始させるのに使用することができる。トリガの受け取りとトリガされるプロセスの起動の間の遅延は、できる限り小さく保たれることが望ましい。さらに、遅延が一定に保たれることが重要である。このことは、完全デジタルパターン発生器の場合、トリガ信号が、２つの連続する基準クロックサイクルの間にある可能性があるという問題に直接結びつく。先行の要素と共にトリガ計算ユニット１７は、こうした場合に対処する。

図１２のトリガ入力端子１８１において受け取られるトリガ信号は、比較器１８３内で所与の閾値と比較される。比較器は、図からわかるように、デジタルエッジを生成する。比較器１８３の出力は、傾斜（スロープ）発生器１８２に接続され、傾斜発生器１８２は、比較器１８３からのエッジを明確な傾斜に変換するようになっている。図からわかるように、上限と下限近くでは、傾斜は、著しく非線形な振る舞いを示し、一方、上限と下限の間では、線形な上昇勾配を含む。傾斜は、高速アナログ・デジタル変換器１８４に伝えられる。アナログ・デジタル変換器１８４のサンプル周波数は、基準クロックＣＬＫと同じであるが、より高い可能性もある。アナログ・デジタル変換器１８４の入力レンジは、傾斜発生器によって生成される傾斜の線形領域に設定される必要がある。さらに、傾斜は、少なくとも２つのサンプリングサイクルが伝達されるよりも速くあってはならない。最低２つのサンプルを、アナログ・デジタル変換器１８４の入力レンジ内で取得しなければならない。変換器１８４の出力は、オフセットを計算する計算ユニット１７に接続される。これは、サンプリングされた直線と所与の一定のデジタル値との交点を計算することによって実施される。たとえば、デジタル一定値がｄ０であり、変換器１８４の２つのサンプルがｘ１／ｙ１及びｘ２／ｙ２であるとすると、オフセットΦ３は、
Φ３＝（ｘ１^*（ｙ２−ｄ０）−ｘ２^*（ｙ１−ｄ０））／（ｙ２−ｙ１）
によって計算することができる。

２つの連続するサンプルｘ１、ｘ２の場合、オフセットΦ３は、−ｙ１／（ｙ２−ｙ１）であることになる。計算されたオフセットは、周期カウンタデバイスで使用することができる。トリガ入力を使用すると、エッジ発生器及び幅カウンタを直接制御することができる。これは、外部トリガ発生器によってパルスパターンを生成する時に、より高い柔軟性をもたらす。さらに、トリガ入力と発生器の基準クロックの間の明確な遅延のために、この考えは、パルスパターン発生についてだけでなく、全ての信号生成について使用可能である。

パルスパターン信号の生成は、図１及び図２に示すパルスパターン発生器のようなハードウェア部品に限定されない。全ての必要なパラメータが既知であり、且つ安定性の高い基準クロックから導出される場合、パルス周期Ｔ_P及びパルス幅Ｔ_Wを含むパルス信号の生成が可能である。図１３は、本発明に従ってパルス信号を生成する方法の図を示す。

第１ステップＳ１は、安定した基準クロックを提供することを含む。安定した基準クロックは、たとえば、ＤＳＰの発振器によって提供されるクロック信号、プロセッサクロック信号、又はコンピュータによって生成される内部信号であることができる。データ処理システム用の内部ハードウェアによって導出されるソフトウェアクロックさえも使用することができる。所望の信号のパルス周期Ｔ_P及びパルス幅Ｔ_Wは、既知でなければならない。これらは、たとえば、パルス周期Ｔ_Pを表す信号を受け取ることによって提供される。

図１及び図２による例では、これらの信号は、インクリメントワードＩＮＣ１及びＩＮＣ２に相当する。これらのワード並びに周期カウンタ２及び幅カウンタデバイス５のレジスタの長さから、パルス周期Ｔ_P及びパルス幅Ｔ_Wを計算することができる。一方、パルス周期Ｔ_P又はパルス幅Ｔ_Wが与えられ、レジスタのそれぞれの長さ又はカウンタの最大値が既知である場合、インクリメントワードＩＮＣ１及びＩＮＣ２を計算することができる。パルス周期及びパルス幅を与えた後、ステップＳ２にて、インクリメントワードＩＮＣ１及びＩＮＣ２が計算される。ステップＳ３にて、インクリメントワードＩＮＣ１を使用して、パルス周期Ｔ_Pに対応して、周期カウンタデバイスは、カウンタをインクリメントし、カウンタがオーバフローを生成したかどうかを検出する。オーバフローが検出されない場合、カウンタは、インクリメントワードＩＮＣ１によって再びインクリメントされることになる。ステップＳ３が繰り返され、オーバフローが検出された場合、ステップＳ４にて、オフセットワードΦ１が、オーバフロー値によって計算され、開始信号が生成される。

ステップＳ５にて、開始信号は、立上がりエッジカウンタを始動することになり、立上がりエッジカウンタは、第１オフセットワードΦ１から導出される開始位置に設定される。基準クロックサイクル毎に、立上がりエッジカウンタの位置が出力され、立上がりエッジカウンタは、ステップＳ２で与えられたインクリメントワードＩＮＣだけインクリメントされる。これは、ステップＳ５及びＳ６で行われる。もちろん、立上がりエッジの生成中に、周期カウンタが、インクリメントワードＩＮＣ１によって再びインクリメントされることが述べられなければならない。

開始信号はまた、パルス幅Ｔ_Wの生成に使用される。ステップＳ４で生成されるオフセットワードは、付加的なカウンタ用の開始位置として、ステップＳ７にて使用され、付加的なカウンタは、第２インクリメントワードＩＮＣ２だけインクリメントされる。第２カウンタがオーバフローを生成するとすぐに、ステップＳ９にて、オーバフローが検出されることになり、停止信号が生成される。さらに、ステップＳ７にて、第２カウンタのオーバフロー値から導出される第２オフセットワードΦ２が生成される。立下がりエッジは、ステップＳ１０にて、停止信号及び第２オフセットワードを使用して生成される。立下がりエッジは、その後、ステップＳ１１にて出力される。

カウンタをインクリメントする方法ステップは並列に実施される。そのため、立上がりエッジが生成され、出力されている間に、パルス周期及びパルス幅カウンタがインクリメントされる。本方法で生成されるデジタルパルスパターンは、アナログパルス信号に変換されることが明らかである。しかしながら、全てのパルスパラメータは、完全にデジタルで生成される。

本発明による完全デジタル制御式パルスパターン発生器の第１の実施形態を示す図である。 完全デジタル制御式パルスパターン発生器の第２の実施形態を示す図である。 本発明によるデジタル立上がりエッジ発生器の一実施形態を示す図である。 本発明によるデジタルエッジ発生器の別の実施形態を示す図である。 本発明によるデジタル立下がりエッジ発生器の一実施形態を示す図である。 本発明による周期カウンタデバイスの一実施形態を示す図である。 本発明による幅カウンタデバイスの一実施形態を示す図である。 図３又は図３Ａによる立上がりエッジ発生器についてのクロック値を示す図である。 図４による立下がりエッジ発生器についてのクロック値を示す図である。 （ａ）は、レジスタ値対時間を示し、（ｂ）は、（ａ）に対応する時間−パルスを示す図である。 本発明の方法の一実施形態を示す図である。 ダイレクトデジタル周波数合成の例を示す図である。 トリガ計算ユニット及び先行する回路の一実施形態を示す図である。 本発明による方法の一実施形態を示す図である。

符号の説明

３６：加算要素
３８：レジスタ
３００、３０１：スイッチ
３０２：掛け算器
３０３：遅延要素

Claims (20)

1. 基準クロック信号に従って離間したデジタル値のシーケンスを用いて信号エッジを生成する信号発生器であって、
   インクリメント信号及びオフセット信号を受け取る少なくとも１つの入力端子と、
   前記オフセット信号と前記インクリメント信号とに基づいてカウンタ開始値を決定するようになっている開始値回路と、
   前記カウンタ開始値に設定されるようになっており、前記基準クロック信号の各サイクルにおいて、規定の値が達成されるまで、カウンタの位置を前記インクリメント信号に従って新しい値に変更する前記カウンタと、
   前記カウンタ値を出力する出力端子と、
   を備えている信号発生器。
2. 開始信号を受け取り、該開始信号の検出によって前記カウンタ開始値に設定されるようにさらになっている、請求項１に記載の信号発生器。
3. 開始信号を受け取るようになっている第１入力端子と、前記インクリメント信号を受け取るための第２入力端子と、前記オフセット信号を受け取るための第３入力端子と、を備えている、請求項１または２に記載の信号発生器。
4. 前記カウンタがレジスタ及び加算要素を有し、該加算要素は、前記第２入力端子及び前記レジスタの出力に接続されている、請求項１乃至３のいずれか１項に記載の信号発生器。
5. 前記カウンタがスイッチを備え、該スイッチの出力は前記レジスタに結合され、該スイッチの第１入力は前記加算要素への出力に結合され、該スイッチの第２入力は前記第２入力端子に結合される、請求項１乃至４のいずれか１項に記載の信号発生器。
6. 前記第２入力端子、前記第３入力端子、及び前記スイッチの前記第２入力に接続された設定デバイスをさらに備え、該設定デバイスは、前記インクリメント信号を参照して前記オフセット信号から前記開始位置を生成するようになっている、請求項５に記載の信号発生器。
7. 前記カウンタの出力が、メモリルックアップテーブルに結合され、該メモリルックアップテーブルは、前記カウンタの出力から導出されるデジタル値を生成するようになっている、請求項１乃至６のいずれか１項に記載の信号発生器。
8. 前記カウンタの出力が、スイッチの第１入力に結合され、該スイッチの第２入力は一定のデジタル値を供給するようになっており、該スイッチは、前記開始信号の検出によって、且つ、前記カウンタの位置に依存して切り換わる、請求項１乃至７のいずれか１項に記載の信号発生器。
9. 前記インクリメント信号が負値を含む、請求項１乃至８のいずれか１項に記載の信号発生器。
10. 請求項１乃至９のいずれか１項に記載の第１信号発生器及び第２信号発生器によってパルス信号を生成するデジタルパルス信号発生器であって、
    前記開始信号及び第１オフセット信号を生成するようになっている周期カウンタであって、前記開始信号は基準クロックと所与のパルス周期とから導出され、前記第１オフセット信号は前記基準クロックと前記所与のパルス幅とから導出され、前記周期カウンタの出力は、第１デジタルエッジ発生器のそれぞれの入力に接続される、前記周期カウンタと、
    前記周期カウンタに結合され、所与のパルス幅と、前記基準クロックと、前記開始信号に対する前記第１オフセット信号とから導出される第２オフセット信号および停止信号を生成するようになっている幅カウンタであって、該幅カウンタの出力は、第２デジタルエッジ発生器のそれぞれの入力に接続される、幅カウンタと、
    をさらに備えているデジタルパルス信号発生器。
11. 入力がそれぞれ、前記第１エッジ発生器及び前記第２エッジ発生器のそれぞれの出力に結合された、スイッチングユニットをさらに備え、該スイッチングユニットは、前記開始信号及び前記停止信号に対して該スイッチングユニットの入力の１つを該スイッチングユニットの出力に切り換えるようになっている、請求項１０に記載のデジタルパルス信号発生器。
12. 前記スイッチングユニットが、開始信号が存在する場合に、前記第１エッジ発生器の出力を前記スイッチングユニットの出力に結合し、停止信号が存在する場合に、前記第２エッジ発生器の出力を前記スイッチングユニットの出力に結合するようになっている、請求項１０または１１に記載のデジタルパルス信号発生器。
13. 前記周期カウンタが、第１レジスタと、該第１レジスタに結合され該第１レジスタのオーバフローを検出するようになっているオーバフロー検出デバイスと、を備え、前記周期カウンタは、前記オーバフローの検出に対して前記開始信号を生成し、前記第１レジスタのオーバフロー値から導出される前記第１オフセット信号を生成するようになっている、請求項１０乃至１２のいずれか１項に記載のデジタルパルス信号発生器。
14. 前記パルス周期が、前記第１レジスタの長さ及びインクリメント信号から導出される、請求項１３に記載のデジタルパルス信号発生器。
15. 前記幅カウンタが、第２レジスタと、該第２レジスタに結合され該第２レジスタのオーバフローを検出するようになっているオーバフロー検出デバイスと、を備え、前記幅カウンタは、前記オーバフローの検出に対して停止信号を生成し、前記第２レジスタのオーバフロー値から導出される前記第２オフセット信号を生成するようになっている、請求項１０乃至１４のいずれか１項に記載のデジタルパルス信号発生器。
16. 前記パルス発生器が、前記第１エッジ発生器及び前記第２エッジ発生器の出力に結合されたメモリテーブルを備え、該メモリテーブルは、前記第１エッジ発生器及び前記第２エッジ発生器の出力値から導出されるデジタル値を生成するようになっている、請求項１０乃至１５のいずれか１項に記載のデジタルパルス信号発生器。
17. トリガ信号と前記基準クロックとの間の遅延に対応するオフセット信号を決定する前記トリガ信号を受け取るようになっているトリガ計算ユニットをさらに備えている、請求項２乃至１６のいずれか１項に記載の信号発生器。
18. トリガ信号を直線的に上昇する領域を有する規定の傾斜に変換するようになっている傾斜発生器に、前記トリガ計算ユニットの入力が結合される、請求項１７に記載の信号発生器。
19. 基準クロック信号に従って離間したデジタル値のシーケンスを生成する方法であって、
    インクリメント信号及びオフセット信号を受け取るステップと、
    前記オフセット信号及び前記インクリメント信号に基づいてカウンタ開始値を決定するステップと、
    カウンタを前記カウンタ開始値に設定し、前記基準クロック信号の各サイクルにおいて、規定の値が達成されるまで、前記カウンタの位置を前記インクリメント信号に従って新しい値に変更するステップと、
    前記カウンタ値を出力するステップと、
    を含む、方法。
20. 好ましくは、データキャリア上に記憶され、コンピュータ等のデータ処理システム上で実行される時に、請求項１９のステップを制御するためのソフトウェアプログラム又は製品。
    

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