JPH1082838A

JPH1082838A - テスト回路

Info

Publication number: JPH1082838A
Application number: JP8238047A
Authority: JP
Inventors: Masaharu Nasu; 正治那須
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1996-09-09
Filing date: 1996-09-09
Publication date: 1998-03-31

Abstract

(57)【要約】【課題】テスト用の端子の削減が行い得るとともに、
アナログ回路およびディジタル回路の同時テストが行え
るテスト回路を得る。【解決手段】論理回路を構成するディジタル回路７ａ
・７ｂ・７ｃ、アナログ入力信号を前記ディジタル回路
７ａ・７ｂ・７ｃに供給するディジタル信号に変換する
ためのコンバータを含むアナログ回路３を備え、前記デ
ィジタル回路７ａ・７ｂ・７ｃに、前記アナログ回路３
を介して、テスト信号を導通するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、アナログ・ディ
ジタル混在ＬＳＩのテスト回路に関するものである。

【０００２】

【従来の技術】図３は、従来のアナログ・ディジタル混
在ＬＳＩのテスト回路の例を示すものである。図におい
て、１はＬＳＩ、２はアナログ入力端子、３はＡＤコン
バータを含むアナログ回路、５はディジタル入力端子、
６はディジタル出力端子、７はディジタル回路、９はＤ
Ａコンバータを含むアナログ回路、１０はアナログ出力
端子である。

【０００３】次に、動作について説明する。図３のよう
なアナログ・ディジタル混在ＬＳＩをテストする場合、
まず、アナログ回路３にアナログ入力端子２から信号を
入力し、予め、論理回路７の設定により、アナログ回路
３の出力が、デジタル出力端子６のディジタル出力に出
力されるようにしておき、その出力を測定することによ
り、テストを行う。

【０００４】次に、論理回路７のテストをディジタル入
力端子５とディジタル出力端子６への信号の入力および
出力の測定により行う。更に、アナログ回路９に、予め
論理回路７の設定によりディジタル入力端子５から入力
できるようにして、アナログ出力端子１０のアナログ出
力を測定することによりテストを行う。

【０００５】

【発明が解決しようとする課題】従来のアナログ・ディ
ジタル混在ＬＳＩのテスト回路は、以上のように構成さ
れているので、ディジタル回路テスト時にディジタル入
力および出力用のテスト端子が必要になり、実際の応用
回路では、使用されないテスト用の端子を設けることが
必要で、また、アナログ・ディジタルを別々にテストし
なければならないなどの問題点があった。

【０００６】この発明は、上記のような問題点を解消す
るためになされたもので、実際の応用回路では使用され
ないテスト用の端子の削減が行い得るとともに、アナロ
グ・ディジタルの同時テストが行えるようにすることを
目的とする。

【０００７】第１の発明は、ディジタル回路にディジタ
ル信号とアナログ信号とを変換するためのコンバータを
含むアナログ回路を介してテスト信号を導通し、テスト
用の端子の削減が行い得るとともに、アナログ回路およ
びディジタル回路の同時テストが行えるテスト回路を得
ようとするものである。

【０００８】第２の発明は、アナログ入力信号をディジ
タル回路に供給するデジタル信号に変換するためのコン
バータを含むアナログ入力回路を介してテスト信号を導
通し、テスト用の端子の削減が行い得るとともに、アナ
ログ入力回路およびディジタル回路の同時テストが行え
るテスト回路を得ようとするものである。

【０００９】第３の発明は、ディジタル回路のデジタル
出力信号をアナログ信号に変換するためのコンバータを
含むアナログ回路を介してディジタル回路へテスト信号
を導通し、テスト用の端子の削減が行い得るとともに、
アナログ回路およびディジタル回路の同時テストが行え
るテスト回路を得ようとするものである。

【００１０】第４の発明は、アナログ入力信号をディジ
タル回路へ供給するデジタル信号に変換するためのコン
バータを含むアナログ回路を介してテスト信号を導通
し、テスト用の端子の削減が行い得るとともに、アナロ
グ回路およびディジタル回路の同時テストが行えるテス
ト回路を得ようとするものである。

【００１１】第５の発明は、複数のブロックに分けられ
たディジタル回路にＡＤコンバータを含むアナログ回路
を介してテスト信号を選択的に導通して、テスト用の端
子の削減が行い得るとともに、アナログ・ディジタルの
同時テストが行え、しかも、ディジタル回路をブロック
毎に分割してテストを行なうことにより、テスト時間を
短くできて、故障の検出率を高くすることができるテス
ト回路を得ようとするものである。

【００１２】第６の発明は、ディジタル回路にＡＤコン
バータを含むアナログ入力回路を介してテスト信号を導
通し、テスト用の端子の削減が行い得るとともに、アナ
ログ・ディジタルの同時テストが行えるテスト回路を得
ようとするものである。

【００１３】第７の発明は、ＡＤコンバータを含むアナ
ログ入力回路をディジタル回路の複数のブロックに選択
的に接続するセレクタを設けて、テスト用の端子の削減
が行い得るとともに、アナログ・ディジタルの同時テス
トが行え、しかも、ディジタル回路をブロック毎に分割
してテストを行なうことにより、テスト時間を短くでき
て、故障の検出率を高くすることができるテスト回路を
得ようとするものである。

【００１４】第８の発明は、ディジタル回路にＡＤコン
バータを含むアナログ出力回路を介してテスト信号を導
通し、テスト用の端子の削減が行い得るとともに、アナ
ログ・ディジタルの同時テストが行えるテスト回路を得
ようとするものである。

【００１５】第９の発明は、ＤＡコンバータを含むアナ
ログ出力回路をディジタル回路の複数のブロックに選択
的に接続するセレクタを設けて、テスト用の端子の削減
が行い得るとともに、アナログ出力回路およびディジタ
ル回路の同時テストが行え、しかも、ディジタル回路を
ブロック毎に分割してテストを行なうことにより、テス
ト時間を短くできて、故障の検出率を高くすることがで
きるテスト回路を得ようとするものである。

【００１６】第１０の発明は、ＡＤコンバータを含むア
ナログ入力回路およびＤＡコンバータを含むアナログ出
力回路を介してディジタル回路へテスト信号を導通し、
テスト用の端子の削減が行い得るとともに、アナログ入
力回路およびアナログ出力回路ならびにディジタル回路
の同時テストが行えるテスト回路を得ようとするもので
ある。

【００１７】第１１の発明は、ＡＤコンバータを含むア
ナログ入力回路をディジタル回路の複数のブロックに選
択的に接続するセレクタおよびＤＡコンバータを含むア
ナログ出力回路をディジタル回路の複数のブロックに接
続するセレクタを設けて、テスト用の端子の削減が行い
得るとともに、アナログ入力回路およびアナログ出力回
路ならびにディジタル回路の同時テストが行え、しか
も、ディジタル回路をブロック毎に分割してテストを行
なうことにより、テスト時間を短くできて、故障の検出
率を高くすることができるテスト回路を得ようとするも
のである。

【００１８】

【課題を解決するための手段】この発明に係るテスト回
路は、ディジタル回路のテスト入力と同一ＬＳＩのアナ
ログ回路入力を併用する、また、同一ＬＳＩのアナログ
回路出力を併用するものである。更に、両者を併用する
ものである。

【００１９】第１の発明のテスト回路においては、論理
回路を構成するディジタル回路、このディジタル回路の
ディジタル信号とアナログ信号とを変換するためのコン
バータを含むアナログ回路を備え、前記ディジタル回路
に前記アナログ回路を介してテスト信号を導通すること
を特徴とする。

【００２０】第２の発明のテスト回路においては、論理
回路を構成するディジタル回路、アナログ入力信号を前
記ディジタル回路に供給するディジタル信号に変換する
ためのコンバータを含むアナログ入力回路を備え、前記
ディジタル回路に前記アナログ入力回路を介してテスト
信号を導通することを特徴とする。

【００２１】第３の発明のテスト回路においては、論理
回路を構成するディジタル回路、このディジタル回路の
ディジタル出力信号をアナログ信号に変換するためのコ
ンバータを含むアナログ出力回路を備え、前記ディジタ
ル回路に前記アナログ出力回路を介してテスト信号を導
通することを特徴とする。

【００２２】第４の発明のテスト回路においては、論理
回路を構成するディジタル回路、アナログ入力信号を前
記ディジタル回路に供給するディジタル信号に変換する
ためのコンバータを含むアナログ入力回路、前記ディジ
タル回路のディジタル出力信号をアナログ信号に変換す
るためのコンバータを含むアナログ出力回路を備え、前
記ディジタル回路に前記アナログ回路を介してテスト信
号を導通することを特徴とする。

【００２３】第５の発明のテスト回路においては、前記
ディジタル回路を複数のブロックに分け、これらのブロ
ックに選択的にテスト信号を供給することを特徴とす
る。

【００２４】第６の発明のテスト回路においては、下記
の（ａ）・（ｂ）・（ｄ）〜（ｆ）を備える。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｄ）
ディジタル回路、（ｅ）前記ディジタル回路に設けられ
たディジタル入力端子、（ｆ）前記ディジタル回路に設
けられたディジタル出力端子。

【００２５】第７の発明のテスト回路においては、下記
の（ａ）〜（ｆ）を備える。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｃ）
前記（ｂ）のアナログ回路出力に接続されたセレクタ、
（ｄ）前記セレクタにより選択される複数のブロックに
分けられたディジタル回路、（ｅ）前記ディジタル回路
に設けられたディジタル入力端子、（ｆ）前記ディジタ
ル回路に設けられたディジタル出力端子。

【００２６】第８の発明のテスト回路においては、下記
の（ｄ）〜（ｆ）・（ｈ）・（ｉ）を備える。（ｄ）複数のブロックに分けられたディジタル回路、
（ｅ）前記ディジタル回路に設けられたディジタル入力
端子、（ｆ）前記ディジタル回路に設けられたディジタ
ル出力端子。（ｈ）ＤＡコンバータを含むアナログ回
路、（ｉ）前記アナログ回路に接続されたアナログ出力
端子。

【００２７】第９の発明のテスト回路においては、下記
の（ｄ）〜（ｉ）を備える。（ｄ）複数のブロックに分けられたディジタル回路、
（ｅ）前記ディジタル回路に設けられたディジタル入力
端子、（ｆ）前記ディジタル回路に設けられたディジタ
ル出力端子。（ｇ）前記ディジタル回路の複数のブロッ
クを選択するセレクタ、（ｈ）前記セレクタに接続され
たＤＡコンバータを含むアナログ回路、（ｉ）前記アナ
ログ回路に接続されたアナログ出力端子。

【００２８】第１０の発明のテスト回路においては、下
記の（ａ）・（ｂ）・（ｄ）〜（ｆ）・（ｈ）を備え
る。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｄ）
ディジタル回路、（ｅ）前記ディジタル回路に設けられ
たディジタル入力端子、（ｆ）前記ディジタル回路に設
けられたディジタル出力端子。（ｈ）ＤＡコンバータを
含むアナログ回路、（ｉ）前記アナログ回路に接続され
たアナログ出力端子。

【００２９】第１１の発明においては、下記の（ａ）〜
（ｆ）を備える。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｃ）
前記（ｂ）のアナログ回路出力に接続された第１のセレ
クタ、（ｄ）前記第１のセレクタにより選択される複数
のブロックに分けられたディジタル回路、（ｅ）前記デ
ィジタル回路に設けられたディジタル入力端子、（ｆ）
前記ディジタル回路に設けられたディジタル出力端子。
（ｇ）前記ディジタル回路の複数のブロックを選択する
第２のセレクタ、（ｈ）前記（ｇ）の第２のセレクタに
接続されたＤＡコンバータを含むアナログ回路、（ｉ）
前記アナログ回路に接続されたアナログ出力端子。

【００３０】この発明においては、次のような作用を有
する。この発明におけるテスト回路は、同一ＬＳＩ内の
アナログ回路出力及びアナログ回路入力にセレクタを設
け、その設定により、ＬＳＩへのアナログ入力およびＬ
ＳＩからのアナログ出力により、同一ＬＳＩのディジタ
ル回路のテストが可能となる。

【００３１】

【発明の実施の形態】

実施の形態１．以下、この発明の実施の形態を図につい
て説明する。図１は、この発明の実施の一形態を示すも
のである。図１において、１はＬＳＩ、２はアナログ入
力端子、３はＡＤコンバータを含むアナログ回路、４は
セレクタ、５はディジタル入力端子、６はディジタル出
力端子、７ａ・７ｂ・７ｃは機能ブロックに分けられ
た、論理回路からなるディジタル回路である。

【００３２】次に、動作について説明する。図１のよう
なアナログ・ディジタル混在ＬＳＩのテストを行う場合
に、アナログ入力端子２と、ディジタル入力端子５から
テスト信号を入力し、アナログ入力端子２からＡＤコン
バータを含むアナログ回路３を介して、論理回路７ａ・
７ｂ・７ｃに入力される。

【００３３】このとき、セレクタ４の設定を適当に変
え、論理回路７ａ・７ｂ・７ｃが接続されたディジタル
出力端子６から出力されるディジタル出力信号をモニタ
することによってテストを行う。

【００３４】テスト終了後の実際の動作状態において
は、アナログ入力端子２から入力されたアナログ信号は
ＡＤコンバータを含むアナログ回路３を介してディジタ
ル回路７ａ・７ｂ・７ｃへ供給され、ＤＡコンバータを
含むアナログ回路（図示せず）を介してアナログ出力端
子（図示せず）に出力される。

【００３５】この実施の形態１によれば、実際の応用回
路では使用されないテスト用の端子の削減が行い得ると
ともに、アナログ入力回路およびディジタル回路の同時
テストが行えるものである。また、ディジタル回路をブ
ロック毎に分割してテストを行なうことにより、テスト
時間を短くできて、故障の検出率を高くすることができ
るものである。

【００３６】実施の形態２．図２は、この発明の他の実
施の形態を示すものである。図２において、１はＬＳ
Ｉ、５はディジタル入力端子、６はディジタル出力端
子、７ａ・７ｂ・７ｃは機能ブロックに分けられた、論
理回路からなるディジタル回路、８はセレクタ、９はＤ
Ａコンバータを含むアナログ回路、１０はアナログ出力
端子である。

【００３７】図２の回路では、ディジタル入力端子５の
ディジタル入力にテスト信号を入力し、セレクタ８の設
定を適当に変え、論理回路７ａ・７ｂ・７ｃの出力をＤ
Ａコンバータを含むアナログ回路９を通して、アナログ
出力端子１０に出力される信号をモニタすることによっ
てテストを行う。

【００３８】テスト終了後の実際の動作状態において
は、アナログ入力端子（図示せず）から入力されたアナ
ログ信号はＡＤコンバータを含むアナログ回路（図示せ
ず）を介してディジタル回路７ａ・７ｂ・７ｃへ供給さ
れ、ＤＡコンバータを含むアナログ回路９を介してアナ
ログ出力端子１０に出力される。

【００３９】この実施の形態２によれば、実際の応用回
路では使用されないテスト用の端子の削減が行い得ると
ともに、アナログ出力回路およびディジタル回路の同時
テストが行えるものである。また、ディジタル回路をブ
ロック毎に分割してテストを行なうことにより、テスト
時間を短くできて、故障の検出率を高くすることができ
るものである。

【００４０】実施の形態３．また、以上の実施の形態１
および実施の形態２に示した回路形態を組み合わせて、
アナログ入力端子２のアナログ入力およびディジタル入
力端子５のディジタル入力からテスト信号を入力し、セ
レクタ４・８を適当に設定し、ディジタル出力端子６の
ディジタル出力に出力される信号およびアナログ出力端
子１０のアナログ出力をモニタすることによってテスト
を行う。

【００４１】テスト状態において、その第１段階では、
アナログ入力端子２と、ディジタル入力端子５からテス
ト信号を入力し、アナログ入力端子２からＡＤコンバー
タを含むアナログ回路３を介して、論理回路７ａ・７ｂ
・７ｃに入力される。

【００４２】このとき、セレクタ４の設定を適当に変
え、論理回路７ａ・７ｂ・７ｃが接続されたディジタル
出力端子６から出力されるディジタル出力信号をモニタ
することによってテストを行う。

【００４３】テスト状態における第２段階では、ディジ
タル入力端子５のディジタル入力にテスト信号を入力
し、セレクタ８の設定を適当に変え、論理回路７ａ・７
ｂ・７ｃの出力をＤＡコンバータを含むアナログ回路９
を通して、アナログ出力端子１０に出力される信号をモ
ニタすることによってテストを行う。

【００４４】テスト終了後の実際の動作状態において
は、アナログ入力端子２から入力されたアナログ信号は
ＡＤコンバータを含むアナログ回路３を介してディジタ
ル回路７ａ・７ｂ・７ｃへ供給され、ＤＡコンバータを
含むアナログ回路９を介してアナログ出力端子１０に出
力される。

【００４５】この実施の形態３によれば、実際の応用回
路では使用されないテスト用の端子の削減が行い得ると
ともに、アナログ入力回路およびアナログ出力回路なら
びにディジタル回路の同時テストが行えるものである。
また、ディジタル回路をブロック毎に分割してテストを
行なうことにより、テスト時間を短くできて、故障の検
出率を高くすることができるものである。

【００４６】以上のように、この発明の実施の形態によ
れば、同一ＬＳＩ内のアナログ回路出力およびアナログ
回路入力にセレクタを設けるように構成したので、テス
ト時に、アナログ入力・アナログ出力を併用することが
できるため、実際の応用回路では使用されないテスト用
の端子の削減が行えるとともに、アナログ・ディジタル
のテストが同時に行えるという効果がある。

【００４７】

【発明の効果】第１の発明によれば、ディジタル回路に
ディジタル信号とアナログ信号とを変換するためのコン
バータを含むアナログ回路を介してテスト信号を導通
し、テスト用の端子の削減が行い得るとともに、アナロ
グ回路およびディジタル回路の同時テストが行えるテス
ト回路を得ることができる。

【００４８】第２の発明によれば、アナログ入力信号を
ディジタル回路に供給するデジタル信号に変換するため
のコンバータを含むアナログ入力回路を介してテスト信
号を導通し、テスト用の端子の削減が行い得るととも
に、アナログ入力回路およびディジタル回路の同時テス
トが行えるテスト回路を得ることができる。

【００４９】第３の発明によれば、ディジタル回路のデ
ジタル出力信号をアナログ信号に変換するためのコンバ
ータを含むアナログ回路を介してディジタル回路へテス
ト信号を導通し、テスト用の端子の削減が行い得るとと
もに、アナログ回路およびディジタル回路の同時テスト
が行えるテスト回路を得ることができる。

【００５０】第４の発明によれば、アナログ入力信号を
ディジタル回路へ供給するデジタル信号に変換するため
のコンバータを含むアナログ回路を介してテスト信号を
導通し、テスト用の端子の削減が行い得るとともに、ア
ナログ回路およびディジタル回路の同時テストが行える
テスト回路を得ることができる。

【００５１】第５の発明によれば、複数のブロックに分
けられたディジタル回路にＡＤコンバータを含むアナロ
グ回路を介してテスト信号を選択的に導通して、テスト
用の端子の削減が行い得るとともに、アナログ回路およ
びディジタル回路の同時テストが行え、しかも、ディジ
タル回路をブロック毎に分割してテストを行なうことに
より、テスト時間を短くできて、故障の検出率を高くす
ることができるテスト回路を得ることができる。

【００５２】第６の発明によれば、ディジタル回路にＡ
Ｄコンバータを含むアナログ入力回路を介してテスト信
号を導通し、テスト用の端子の削減が行い得るととも
に、アナログ入力回路およびディジタル回路の同時テス
トが行えるテスト回路を得ることができる。

【００５３】第７の発明によれば、ＡＤコンバータを含
むアナログ入力回路をディジタル回路の複数のブロック
に選択的に接続するセレクタを設けて、テスト用の端子
の削減が行い得るとともに、アナログ入力回路およびデ
ィジタル回路の同時テストが行え、しかも、ディジタル
回路をブロック毎に分割してテストを行なうことによ
り、テスト時間を短くできて、故障の検出率を高くする
ことができるテスト回路を得ることができる。

【００５４】第８の発明によれば、ディジタル回路にＤ
Ａコンバータを含むアナログ出力回路を介してテスト信
号を導通し、テスト用の端子の削減が行い得るととも
に、アナログ・ディジタルの同時テストが行えるテスト
回路を得ることができる。

【００５５】第９の発明によれば、ＤＡコンバータを含
むアナログ出力回路をディジタル回路の複数のブロック
に選択的に接続するセレクタを設けて、テスト用の端子
の削減が行い得るとともに、アナログ出力回路およびデ
ィジタル回路の同時テストが行え、しかも、ディジタル
回路をブロック毎に分割してテストを行なうことによ
り、テスト時間を短くできて、故障の検出率を高くする
ことができるテスト回路を得ることができる。

【００５６】第１０の発明によれば、ＡＤコンバータを
含むアナログ入力回路およびＤＡコンバータを含むアナ
ログ出力回路を介してディジタル回路へテスト信号を導
通し、テスト用の端子の削減が行い得るとともに、アナ
ログ入力回路およびアナログ出力回路ならびにディジタ
ル回路の同時テストが行えるテスト回路を得ることがで
きる。

【００５７】第１１の発明によれば、ＡＤコンバータを
含むアナログ入力回路をディジタル回路の複数のブロッ
クに選択的に接続するセレクタおよびＤＡコンバータを
含むアナログ出力回路をディジタル回路の複数のブロッ
クに接続するセレクタを設けて、テスト用の端子の削減
が行い得るとともに、アナログ入力回路およびアナログ
出力回路ならびにディジタル回路の同時テストが行え、
しかも、ディジタル回路をブロック毎に分割してテスト
を行なうことにより、テスト時間を短くできて、故障の
検出率を高くすることができるテスト回路を得ることが
できる。

【図面の簡単な説明】

【図１】この発明の実施の一形態によるテスト回路を
示すブロック図である。

【図２】この発明の他の実施の形態によるテスト回路
を示すブロック図である。

【図３】従来のアナログ・ディジタル混在ＬＳＩを示
すブロック図である。

【符号の説明】

１アナログ・ディジタル混在ＬＳＩ、２アナログ入
力端子、３ＡＤコンバータを含むアナログ回路、４
セレクタ、５ディジタル入力端子、６ディジタル出
力端子、７ディジタル回路、８セレクタ、９ＤＡ
コンバータを含むアナログ回路、１０アナログ出力端
子。

Claims

【特許請求の範囲】

【請求項１】論理回路を構成するディジタル回路、こ
のディジタル回路のディジタル信号とアナログ信号とを
変換するためのコンバータを含むアナログ回路を備え、
前記ディジタル回路に前記アナログ回路を介してテスト
信号を導通することを特徴とするテスト回路。
【請求項２】論理回路を構成するディジタル回路、ア
ナログ入力信号を前記ディジタル回路に供給するディジ
タル信号に変換するためのコンバータを含むアナログ入
力回路を備え、前記ディジタル回路に前記アナログ入力
回路を介してテスト信号を導通することを特徴とするテ
スト回路。
【請求項３】論理回路を構成するディジタル回路、こ
のディジタル回路のディジタル出力信号をアナログ信号
に変換するためのコンバータを含むアナログ出力回路を
備え、前記ディジタル回路に前記アナログ出力回路を介
してテスト信号を導通することを特徴とするテスト回
路。
【請求項４】論理回路を構成するディジタル回路、ア
ナログ入力信号を前記ディジタル回路に供給するディジ
タル信号に変換するためのコンバータを含むアナログ入
力回路、前記ディジタル回路のディジタル出力信号をア
ナログ信号に変換するためのコンバータを含むアナログ
出力回路を備え、前記ディジタル回路に前記アナログ回
路を介してテスト信号を導通することを特徴とするテス
ト回路。
【請求項５】前記ディジタル回路を複数のブロックに
分けて、これらのブロックへ選択的にテスト信号を供給
することを特徴とする請求項１ないし請求項４のいずれ
かに記載のテスト回路。
【請求項６】下記の（ａ）・（ｂ）・（ｄ）〜（ｆ）
を備えたアナログ・ディジタル混在ＬＳＩのテスト回
路。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｄ）
ディジタル回路、（ｅ）前記ディジタル回路に設けられ
たディジタル入力端子、（ｆ）前記ディジタル回路に設
けられたディジタル出力端子。
【請求項７】下記の（ａ）〜（ｆ）を備えたアナログ
・ディジタル混在ＬＳＩのテスト回路。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｃ）
前記（ｂ）のアナログ回路出力に接続されたセレクタ、
（ｄ）前記セレクタにより選択される複数のブロックに
分けられたディジタル回路、（ｅ）前記ディジタル回路
に設けられたディジタル入力端子、（ｆ）前記ディジタ
ル回路に設けられたディジタル出力端子。
【請求項８】下記の（ｄ）〜（ｆ）・（ｈ）・（ｉ）
を備えたアナログ・ディジタル混在ＬＳＩのテスト回
路。（ｄ）複数のブロックに分けられたディジタル回路、
（ｅ）前記ディジタル回路に設けられたディジタル入力
端子、（ｆ）前記ディジタル回路に設けられたディジタ
ル出力端子。（ｈ）ＤＡコンバータを含むアナログ回
路、（ｉ）前記アナログ回路に接続されたアナログ出力
端子。
【請求項９】下記の（ｄ）〜（ｉ）を備えたアナログ
・ディジタル混在ＬＳＩのテスト回路。（ｄ）複数のブロックに分けられたディジタル回路、
（ｅ）前記ディジタル回路に設けられたディジタル入力
端子、（ｆ）前記ディジタル回路に設けられたディジタ
ル出力端子。（ｇ）前記ディジタル回路の複数のブロッ
クを選択するセレクタ、（ｈ）前記セレクタに接続され
たＤＡコンバータを含むアナログ回路、（ｉ）前記アナ
ログ回路に接続されたアナログ出力端子。
【請求項１０】下記の（ａ）・（ｂ）・（ｄ）〜
（ｆ）・（ｈ）を備えたアナログ・ディジタル混在ＬＳ
Ｉのテスト回路。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｄ）
ディジタル回路、（ｅ）前記ディジタル回路に設けられ
たディジタル入力端子、（ｆ）前記ディジタル回路に設
けられたディジタル出力端子。（ｈ）ＤＡコンバータを
含むアナログ回路、（ｉ）前記アナログ回路に接続され
たアナログ出力端子。
【請求項１１】下記の（ａ）〜（ｆ）を備えたアナロ
グ・ディジタル混在ＬＳＩのテスト回路。（ａ）アナログ入力端子、（ｂ）前記アナログ入力端子
に接続されＡＤコンバータを含むアナログ回路、（ｃ）
前記（ｂ）のアナログ回路出力に接続された第１のセレ
クタ、（ｄ）前記第１のセレクタにより選択される複数
のブロックに分けられたディジタル回路、（ｅ）前記デ
ィジタル回路に設けられたディジタル入力端子、（ｆ）
前記ディジタル回路に設けられたディジタル出力端子。
（ｇ）前記ディジタル回路の複数のブロックを選択する
第２のセレクタ、（ｈ）前記（ｇ）の第２のセレクタに
接続されたＤＡコンバータを含むアナログ回路、（ｉ）
前記アナログ回路に接続されたアナログ出力端子。