JP2011129900A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2011129900A
JP2011129900A JP2010256904A JP2010256904A JP2011129900A JP 2011129900 A JP2011129900 A JP 2011129900A JP 2010256904 A JP2010256904 A JP 2010256904A JP 2010256904 A JP2010256904 A JP 2010256904A JP 2011129900 A JP2011129900 A JP 2011129900A
Authority
JP
Japan
Prior art keywords
electrode
transistor
source
drain electrode
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2010256904A
Other languages
English (en)
Other versions
JP2011129900A5 (ja
JP5706136B2 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Jun Koyama
潤 小山
Kiyoshi Kato
清 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2010256904A priority Critical patent/JP5706136B2/ja
Publication of JP2011129900A publication Critical patent/JP2011129900A/ja
Publication of JP2011129900A5 publication Critical patent/JP2011129900A5/ja
Application granted granted Critical
Publication of JP5706136B2 publication Critical patent/JP5706136B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/24—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using capacitors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional [3D] arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6758—Thin-film transistors [TFT] characterised by the insulating substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/86—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group II-VI materials, e.g. ZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/421—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer
    • H10D86/423—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs having a particular composition, shape or crystalline structure of the active layer comprising semiconductor materials not belonging to the Group IV, e.g. InGaZnO
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D87/00—Integrated devices comprising both bulk components and either SOI or SOS components on the same substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/22—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials using physical deposition, e.g. vacuum deposition or sputtering
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3424—Deposited materials, e.g. layers characterised by the chemical composition being Group IIB-VIA materials
    • H10P14/3426—Oxides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
    • H10P14/34—Deposited materials, e.g. layers
    • H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
    • H10P14/3434—Deposited materials, e.g. layers characterised by the chemical composition being oxide semiconductor materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Geometry (AREA)
  • Physics & Mathematics (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

【課題】新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】第１の配線と、第２の配線と、第３の配線と、第４の配線と、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成された半導体装置である。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置およびその作製方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性記憶装置と、電力の供給がなくなっても記憶内容は保持される不揮発性記憶装置とに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われることになるため、データの読み出しの後、再度情報を記憶するには、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにはリーク電流が存在し、選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を保持させるため、または、その電荷を除去するためには、高い電圧が必要である。さらに、電荷の保持、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。または、多値化が容易な構成の半導体装置を提供することを目的の一とする。
本発明の一態様は、酸化物半導体を用いて形成されるトランジスタと、それ以外の材料を用いて形成されるトランジスタとの積層構造に係る半導体装置である。例えば、次のような構成を採用することができる。
本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信号線に出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位とが入力され、ビット線の電位と、複数の参照電位とを比較してデータを読み出す読み出し回路と、複数の書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソース電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。
また、上記構成において、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、に電気的に接続された容量素子を有する半導体装置である。
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、アドレス信号が入力され、複数のメモリセルのうちアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信号線に出力する、第１信号線の駆動回路と、ビット線の電位と複数の参照電位が入力され、参照メモリセルを有し、指定されたメモリセルのコンダクタンスと、参照メモリセルのコンダクタンスとを比較してデータを読み出す読み出し回路と、複数の書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方とは、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、第１のドレイン電極と、第３のソース電極とは、電気的に接続され、ビット線と、第３のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、第３のゲート電極とは電気的に接続された半導体装置である。
また、本発明の一態様は、ソース線と、ビット線と、第１信号線と、複数の第２信号線と、複数のワード線と、ソース線と、ビット線との間に、並列に接続された複数のメモリセルと、アドレス信号と複数の参照電位とが入力され、複数のメモリセルのうちアドレス信号によって指定されたメモリセルを選択するように、複数の第２信号線および複数のワード線を駆動し、選択された一のワード線に複数の参照電位のいずれかを選択して出力する、第２信号線およびワード線の駆動回路と、複数の書き込み電位のいずれかを選択して第１信号線に出力する、第１信号線の駆動回路と、ビット線と接続された、指定されたメモリセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、複数の書き込み電位および複数の参照電位を生成して第１信号線の駆動回路および読み出し回路に供給する、電位生成回路と、電位生成回路に電位を供給する昇圧回路と、を有し、複数のメモリセルの一は、第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、容量素子と、を有し、第１のトランジスタは、半導体材料を含む基板に設けられ、第２のトランジスタは酸化物半導体層を含んで構成され、第１のゲート電極と、第２のソース電極または第２のドレイン電極の一方と、容量素子の一方の電極は、電気的に接続され、ソース線と、第１のソース電極とは、電気的に接続され、ビット線と、第１のドレイン電極とは、電気的に接続され、第１信号線と、第２のソース電極または第２のドレイン電極の他方とは、電気的に接続され、複数の第２信号線の一と、第２のゲート電極とは、電気的に接続され、複数のワード線の一と、容量素子の他方の電極とは電気的に接続された半導体装置である。
上記において、第１のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第１のゲート絶縁層と、第１のゲート絶縁層上の第１のゲート電極と、不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する。
また、上記において、第２のトランジスタは、半導体材料を含む基板上の第２のゲート電極と、第２のゲート電極上の第２のゲート絶縁層と、第２のゲート絶縁層上の酸化物半導体層と、酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する。
また、上記において、第３のトランジスタは、半導体材料を含む基板に設けられたチャネル形成領域と、チャネル形成領域を挟むように設けられた不純物領域と、チャネル形成領域上の第３のゲート絶縁層と、第３のゲート絶縁層上の第３のゲート電極と、不純物領域と電気的に接続する第３のソース電極及び第３のドレイン電極と、を有する。
また、上記において、半導体材料を含む基板としては、単結晶半導体基板を採用するのが好適である。特に、半導体材料はシリコンとするのが好適である。また、半導体材料を含む基板としてＳＯＩ基板を用いても良い。
また、上記において、酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含むことが好適である。特に、酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含むことが好適である。さらに、酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下とすることが好適である。また、第２のトランジスタのオフ電流は１×１０−１３Ａ以下とすることが好適である。
また、上記において、第２のトランジスタは、第１のトランジスタと重畳する領域に設けられた構成とすることができる。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上の第１のゲート電極」の表現であれば、ゲート絶縁層と第１のゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」という用語は説明の便宜のために用いる表現に過ぎず、特に言及する場合を除き、その上下を入れ替えたものも含む。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線はもちろんのこと、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、一般に「ＳＯＩ基板」は絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、「ＳＯＩ基板」における基板は、シリコンウェハなどの半導体基板に限らず、ガラス基板や石英基板、サファイア基板、金属基板などの非半導体基板をも含む。つまり、導体基板や絶縁体基板上に半導体材料からなる層を有するものも、広く「ＳＯＩ基板」に含まれる。さらに、本明細書等において、「半導体基板」は、半導体材料のみからなる基板を指すに留まらず、半導体材料を含む基板全般を示すものとする。つまり、本明細書等においては「ＳＯＩ基板」も広く「半導体基板」に含まれる。
また、本明細書等において、酸化物半導体以外の半導体材料とは、酸化物半導体以外の半導体材料であればどのような半導体材料であっても良い。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、等がある。他に、有機半導体材料などを用いることもできる。なお、半導体装置などを構成する材料について特に言及しない場合は、酸化物半導体材料または酸化物半導体以外の半導体材料のどちらを用いてもよい。
本発明の一態様では、下部にはチャネル形成領域に酸化物半導体以外の材料を用いたトランジスタを有し、上部にはチャネル形成領域に酸化物半導体を用いたトランジスタを有する半導体装置が提供される。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば従来の不揮発性メモリのように浮遊ゲートへの電子の注入と引き抜きを行う必要がないため、ゲート絶縁層の劣化といった劣化が全く生じることがない。すなわち、本実施形態に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を書き換える際、前の情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
さらに、昇圧回路を有することで多値化が容易となるため、記憶容量を向上させることが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタと、酸化物半導体を用いたトランジスタとを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置を説明するための回路図。 半導体装置を説明するための断面図および平面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 半導体装置の作製工程を説明するための断面図。 酸化物半導体を用いたトランジスタの断面図。 図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）。 （Ａ）ゲート（ＧＥ１）に正の電位（＋ＶＧ）が与えられた状態を示し、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が与えられた状態を示す図。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 Ｃ−Ｖ特性を示す図。 Ｖｇと（１／Ｃ）２との関係を示す図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 半導体装置を説明するための断面図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 駆動回路を説明するための回路図。 駆動回路を説明するための回路図。 読み出し回路を説明するための回路図。 電位生成回路を説明するための回路図。 昇圧回路を説明するための回路図。 差動型センスアンプを説明するための回路図。 ラッチ型センスアンプを説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 半導体装置を説明するための回路図。 読み出し回路を説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 読み出し回路を説明するための図。 動作を説明するためのタイミングチャートを示す図。 記憶素子を説明するための回路図。 半導体装置を説明するための回路図。 読み出し回路を説明するための回路図。 駆動回路を説明するための回路図。 動作を説明するためのタイミングチャートを示す図。 ノードＡとワード線電位の関係を示す図。 電子機器を説明するための図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。よって、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成および作製方法について、図１乃至図１５を参照して説明する。
＜半導体装置の回路構成＞
図１には、半導体装置の回路構成の一例を示す。当該半導体装置は、酸化物半導体以外の材料を用いたトランジスタ１６０と酸化物半導体を用いたトランジスタ１６２によって構成される。なお、図１において、トランジスタ１６２は、酸化物半導体を用いたことを明示するために、ＯＳの符号を合わせて付している。
ここで、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、第１の配線（１ｓｔ Ｌｉｎｅ：ソース線とも呼ぶ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ：ビット線とも呼ぶ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。そして、第３の配線（３ｒｄ Ｌｉｎｅ：第１信号線とも呼ぶ）とトランジスタ１６２のソース電極またはドレイン電極の他方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ：第２信号線とも呼ぶ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。
酸化物半導体以外の材料を用いたトランジスタ１６０は十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しなどを高速に行うことが可能である。また、酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。
ゲート電極の電位を長時間にわたって保持することが可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる（書き込み）。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、トランジスタ１６０のゲート電極の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電位は長時間にわたって保持される。例えば、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオン状態とする電位であれば、トランジスタ１６０のオン状態が長時間にわたって保持されることになる。また、トランジスタ１６０のゲート電極の電位がトランジスタ１６０をオフ状態とする電位であれば、トランジスタ１６０のオフ状態が長時間にわたって保持される。
次に、情報の読み出しについて説明する。上述のように、トランジスタ１６０のオン状態またはオフ状態が保持された状態において、第１の配線に所定の電位（低電位）が与えられると、トランジスタ１６０のオン状態またはオフ状態に応じて、第２の配線の電位は異なる値をとる。例えば、トランジスタ１６０がオン状態の場合には、第１の配線の電位の影響を受けて、第２の配線の電位が低下することになる。逆に、トランジスタ１６０がオフ状態の場合には、第２の配線の電位は変化しない。
このように、情報が保持された状態において、第１の配線の電位と第２の配線の電位とを比較することで、情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、新たな情報が保持された状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
なお、上記説明は、電子をキャリアとするｎ型トランジスタ（ｎチャネル型トランジスタ）を用いる場合についてのものであるが、ｎ型トランジスタに代えて、正孔をキャリアとするｐ型トランジスタを用いることができるのはいうまでもない。
また、トランジスタ１６０のゲート電極の電位の保持を容易にするために、トランジスタ１６０のゲート電極に、容量素子などを付加しても良いことはいうまでもない。
＜半導体装置の平面構成および断面構成＞
図２は、上記半導体装置の構成の一例である。図２（Ａ）には、半導体装置の断面を、図２（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図２（Ａ）は、図２（Ｂ）の線Ａ１−Ａ２および線Ｂ１−Ｂ２における断面に相当する。図２（Ａ）および図２（Ｂ）に示される半導体装置は、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有するものである。なお、トランジスタ１６０およびトランジスタ１６２は、いずれもｎ型トランジスタとして説明するが、ｐ型トランジスタを採用しても良い。特に、トランジスタ１６０は、ｐ型とすることが可能である。
トランジスタ１６０は、半導体材料を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１１４および高濃度不純物領域１２０（これらをあわせて単に不純物領域とも呼ぶ）と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０８ａ上に設けられたゲート電極１１０ａと、チャネル形成領域１１６の一方の側に設けられた不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ａと、チャネル形成領域１１６の他方の側に設けられた不純物領域１１４と電気的に接続するソース電極またはドレイン電極１３０ｂを有する。。
ここで、ゲート電極１１０ａの側面にはサイドウォール絶縁層１１８が設けられている。また、基板１００に、平面的に見てサイドウォール絶縁層１１８を挟むように設けられた、高濃度不純物領域１２０を有し、高濃度不純物領域１２０上には金属化合物領域１２４が存在する。また、基板１００上にはｐ型トランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、ｐ型トランジスタ１６０を覆うように、層間絶縁層１２６および層間絶縁層１２８が設けられている。層間絶縁層１２６および層間絶縁層１２８に形成された開口を通じて、ソース電極またはドレイン電極１３０ａは、チャネル形成領域１１６の一方の側に設けられた金属化合物領域１２４と電気的に接続され、ソース電極またはドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合物領域１２４と電気的に接続されている。つまり、ソース電極またはドレイン電極１３０ａは、チャネル形成領域１１６の一方の側に設けられた金属化合物領域１２４を介してチャネル形成領域１１６の一方の側に設けられた高濃度不純物領域１２０およびチャネル形成領域１１６の一方の側に設けられた不純物領域１１４と電気的に接続され、ソース電極またはドレイン電極１３０ｂは、チャネル形成領域１１６の他方の側に設けられた金属化合物領域１２４を介してチャネル形成領域１１６の他方の側に設けられた高濃度不純物領域１２０およびチャネル形成領域１１６の他方の側に設けられた不純物領域１１４と電気的に接続されている。また、ゲート電極１１０ａには、ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂと同様に設けられた電極１３０ｃが電気的に接続されている。
トランジスタ１６２は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０上に設けられ、酸化物半導体層１４０と電気的に接続されているソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
ここで、酸化物半導体層１４０は水素などの不純物が十分に除去され、高純度化されているものであることが望ましい。具体的には、酸化物半導体層１４０の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、十分な酸素を含有することにより、酸素欠乏に起因する欠陥が低減されたものであることが望ましい。水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０では、キャリア濃度が１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。例えば、ドレイン電圧Ｖｄが＋１Ｖまたは＋１０Ｖの場合であって、ゲート電圧Ｖｇが−５Ｖから−２０Ｖの範囲では、オフ電流は１×１０−１３Ａ以下である。このように、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用し、トランジスタ１６２のオフ電流を低減することにより、新たな構成の半導体装置を実現することができる。なお、上述の酸化物半導体層１４０中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定したものである。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
つまり、図２に示される半導体装置では、トランジスタ１６０のゲート電極１１０ａと、トランジスタ１６２のソース電極またはドレイン電極１４２ａとが、電極１３０ｃ、電極１３６ｃ、電極１５０ｃ、電極１５４ｃおよび電極１５０ｄを介して電気的に接続されている。
＜半導体装置の作製方法＞
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のトランジスタ１６０の作製方法について図３を参照して説明し、その後、上部のトランジスタ１６２の作製方法について図４および図５を参照して説明する。
＜下部のトランジスタの作製方法＞
まず、半導体材料を含む基板１００を用意する（図３（Ａ）参照）。半導体材料を含む基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することができる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板をも含む概念として用いる。つまり、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成する（図３（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われていない領域（露出している領域）の基板１００の一部を除去する。これにより分離された半導体領域１０４が形成される（図３（Ｂ）参照）。当該エッチングには、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択することができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図３（Ｂ）参照）。当該絶縁層は、酸化シリコンや窒化シリコン、窒化酸化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰなどの研磨処理やエッチングなどがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４上に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する。
絶縁層は後のゲート絶縁層となるものであり、ＣＶＤ法やスパッタリング法等を用いて得られる酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等を含む膜の単層構造または積層構造とすると良い。他に、高密度プラズマ処理や熱酸化処理によって、半導体領域１０４の表面を酸化、窒化することにより、上記絶縁層を形成してもよい。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などを組み合わせた混合ガスを用いて行うことができる。また、絶縁層の厚さは特に限定されないが、例えば、１ｎｍ以上１００ｎｍ以下とすることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、導電材料を含む多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すものとする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８ａ、ゲート電極１１０ａを形成する（図３（Ｃ）参照）。
次に、ゲート電極１１０ａを覆う絶縁層１１２を形成する（図３（Ｃ）参照）。そして、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、浅い接合深さの不純物領域１１４を形成する（図３（Ｃ）参照）。なお、ここではｎ型トランジスタを形成するためにリンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミニウム（Ａｌ）などの不純物元素を添加すればよい。なお、不純物領域１１４の形成により、半導体領域１０４のゲート絶縁層１０８ａ下部には、チャネル形成領域１１６が形成される（図３（Ｃ）参照）。ここで、添加する不純物の濃度は適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高くすることが望ましい。また、ここでは、絶縁層１１２を形成した後に不純物領域１１４を形成する工程を採用しているが、不純物領域１１４を形成した後に絶縁層１１２を形成する工程としても良い。
次に、サイドウォール絶縁層１１８を形成する（図３（Ｄ）参照）。サイドウォール絶縁層１１８は、絶縁層１１２を覆うように絶縁層を形成した後に、当該絶縁層に異方性の高いエッチングを適用することで、自己整合的に形成することができる。また、この際に、絶縁層１１２を部分的にエッチングして、ゲート電極１１０ａの上面と、不純物領域１１４の上面を露出させると良い。
次に、ゲート電極１１０ａ、不純物領域１１４、サイドウォール絶縁層１１８等を覆うように、絶縁層を形成する。そして、不純物領域１１４と接する領域に、リン（Ｐ）やヒ素（Ａｓ）などを添加して、高濃度不純物領域１２０を形成する（図３（Ｅ）参照）。その後、上記絶縁層を除去し、ゲート電極１１０ａ、サイドウォール絶縁層１１８、高濃度不純物領域１２０等を覆うように金属層１２２を形成する（図３（Ｅ）参照）。当該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応して低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。このような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、高濃度不純物領域１２０に接する金属化合物領域１２４が形成される（図３（Ｆ）参照）。なお、ゲート電極１１０ａとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａの金属層１２２と接触する部分にも、金属化合物領域が形成されることになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができる。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応の制御性を向上させるためには、ごく短時間の熱処理が実現できる方法を用いることが望ましい。なお、上記の金属化合物領域１２４は、金属材料と半導体材料との反応により形成されるものであり、十分に導電性が高められた領域である。当該金属化合物領域１２４を形成することで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物領域１２４を形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、層間絶縁層１２６、層間絶縁層１２８を形成する（図３（Ｇ）参照）。層間絶縁層１２６や層間絶縁層１２８は、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。また、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。なお、ここでは、層間絶縁層１２６と層間絶縁層１２８の二層構造としているが、層間絶縁層の構成はこれに限定されない。層間絶縁層１２８の形成後には、その表面を、ＣＭＰやエッチングなどによって平坦化しておくことが望ましい。
その後、上記層間絶縁層に、金属化合物領域１２４にまで達する開口を形成し、当該開口に、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを形成する（図３（Ｈ）参照）。ソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂは、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成した後、エッチングやＣＭＰといった方法を用いて、上記導電層の一部を除去することにより形成することができる。
なお、上記導電層の一部を除去してソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂを形成する際には、その表面が平坦になるように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣＭＰによって、不要なタングステン膜、チタン膜、窒化チタン膜などを除去すると共に、その表面の平坦性を向上させることができる。このように、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂを含む表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
なお、ここでは、金属化合物領域１２４と接触するソース電極またはドレイン電極１３０ａやソース電極またはドレイン電極１３０ｂのみを示しているが、この工程において、ゲート電極１１０ａと接触する電極（例えば、図２（Ａ）における電極１３０ｃ）などをあわせて形成することができる。ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂとして用いることができる材料について特に限定はなく、各種導電材料を用いることができる。例えば、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料を用いることができる。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０が形成される。なお、上記工程の後には、さらに電極や配線、絶縁層などを形成しても良い。配線の構造として、層間絶縁層および導電層の積層構造でなる多層配線構造を採用することにより、高度に集積化した半導体装置を提供することができる。
＜上部のトランジスタの作製方法＞
次に、図４および図５を用いて、層間絶縁層１２８上にトランジスタ１６２を作製する工程について説明する。なお、図４および図５は、層間絶縁層１２８上の各種電極や、トランジスタ１６２などの作製工程を示すものであるから、トランジスタ１６２の下部に存在するトランジスタ１６０等については省略している。
まず、層間絶縁層１２８、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃ上に絶縁層１３２を形成する（図４（Ａ）参照）。絶縁層１３２はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。
次に、絶縁層１３２に対し、ソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、および、電極１３０ｃにまで達する開口を形成する。この際、後にゲート電極１３６ｄが形成される領域にも併せて開口を形成する。そして、上記開口に埋め込むように、導電層１３４を形成する（図４（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１３４の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１３４の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここではソース電極またはドレイン電極１３０ａ、ソース電極またはドレイン電極１３０ｂ、電極１３０ｃなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１３４を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１３４の一部を除去し、絶縁層１３２を露出させて、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する（図４（Ｃ）参照）。なお、上記導電層１３４の一部を除去して電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを形成する際には、表面が平坦になるように加工することが望ましい。このように、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
次に、絶縁層１３２、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ゲート電極１３６ｄを覆うように、ゲート絶縁層１３８を形成する（図４（Ｄ）参照）。ゲート絶縁層１３８は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１３８は、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどを含むように形成するのが好適である。なお、ゲート絶縁層１３８は、単層構造としても良いし、積層構造としても良い。例えば、原料ガスとして、シラン（ＳｉＨ４）、酸素、窒素を用いたプラズマＣＶＤ法により、酸化窒化珪素でなるゲート絶縁層１３８を形成することができる。ゲート絶縁層１３８の厚さは特に限定されないが、例えば、１０ｎｍ以上５００ｎｍ以下とすることができる。積層構造の場合は、例えば、膜厚５０ｎｍ以上２００ｎｍ以下の第１のゲート絶縁層と、第１のゲート絶縁層上の膜厚５ｎｍ以上３００ｎｍ以下の第２のゲート絶縁層の積層とすると好適である。
なお、不純物を除去することによりｉ型化または実質的にｉ型化された酸化物半導体（高純度化された酸化物半導体）は、界面準位や界面電荷に対して極めて敏感であるため、このような酸化物半導体を酸化物半導体層に用いる場合には、ゲート絶縁層との界面は重要である。つまり、高純度化された酸化物半導体層に接するゲート絶縁層１３８には、高品質化が要求されることになる。
例えば、μ波（２．４５ＧＨｚ）を用いた高密度プラズマＣＶＤ法は、緻密で絶縁耐圧の高い高品質なゲート絶縁層１３８を形成できる点で好適である。高純度化された酸化物半導体層と高品質ゲート絶縁層とが密接することにより、界面準位を低減して界面特性を良好なものとすることができるからである。
もちろん、ゲート絶縁層として良質な絶縁層を形成できるものであれば、高純度化された酸化物半導体層を用いる場合であっても、スパッタリング法やプラズマＣＶＤ法など他の方法を適用することができる。また、形成後の熱処理によって、膜質や界面特性が改質される絶縁層を適用しても良い。いずれにしても、ゲート絶縁層１３８としての膜質が良好であると共に、酸化物半導体層との界面準位密度を低減し、良好な界面を形成できるものを形成すれば良い。
さらに、温度８５℃、電界強度２×１０６Ｖ／ｃｍ、１２時間のゲートバイアス・熱ストレス試験（ＢＴ試験）においては、不純物が酸化物半導体に添加されていると、不純物と酸化物半導体の主成分との結合が、強電界（Ｂ：バイアス）と高温（Ｔ：温度）により切断され、生成された未結合手がしきい値電圧（Ｖｔｈ）のドリフトを誘発することとなる。
これに対して、酸化物半導体の不純物、特に水素や水などを極力排除し、上記のようにゲート絶縁層との界面特性を良好にすることにより、ＢＴ試験に対しても安定なトランジスタを得ることが可能である。
次いで、ゲート絶縁層１３８上に、酸化物半導体層を形成し、マスクを用いたエッチングなどの方法によって該酸化物半導体層を加工して、島状の酸化物半導体層１４０を形成する（図４（Ｅ）参照）。
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏや、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｚｎ−Ｍｇ−Ｏ、Ｓｎ−Ｍｇ−Ｏ、Ｉｎ−Ｍｇ−Ｏや、単元系金属酸化物であるＩｎ−Ｏ、Ｓｎ−Ｏ、Ｚｎ−Ｏなどを用いた酸化物半導体層を適用することができる。また、上記酸化物半導体材料にＳｉＯ２を含ませても良い。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いることができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体膜のうち、ＭとしてＧａを含む構造の酸化物半導体を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体と呼び、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体膜（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系非晶質膜）などと呼ぶこととする。
本実施の形態では、酸化物半導体層としてＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて、非晶質の酸化物半導体層をスパッタ法により形成することとする。なお、非晶質の酸化物半導体層中にシリコンを添加することで、その結晶化を抑制することができるから、例えば、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて酸化物半導体層を形成しても良い。
酸化物半導体層をスパッタリング法で作製するためのターゲットとしては、例えば、酸化亜鉛を主成分とする金属酸化物のターゲットを用いることができる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）などを用いることもできる。また、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲットとして、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］の組成比を有するターゲットなどを用いても良い。酸化物半導体成膜用ターゲットの充填率は９０％以上１００％以下、好ましくは９５％以上（例えば９９．９％）である。充填率の高い酸化物半導体成膜用ターゲットを用いることにより、緻密な酸化物半導体層が形成される。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
酸化物半導体層の形成の際には、減圧状態に保持された処理室内に基板を保持し、基板温度を１００℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら酸化物半導体層を形成することにより、酸化物半導体層に含まれる不純物濃度を低減することができる。また、スパッタリングによる損傷が軽減される。そして、処理室内の残留水分を除去しつつ水素および水が除去されたスパッタガスを導入し、金属酸化物をターゲットとして酸化物半導体層を形成する。処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いるのが好適である。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることができる。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で形成した酸化物半導体層に含まれる不純物の濃度を低減できる。
形成条件としては、例えば、基板とターゲットの間との距離が１００ｍｍ、圧力が０．６Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素流量比率１００％）雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるため、好適である。酸化物半導体層の厚さは、２ｎｍ以上２００ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化物半導体材料により適切な厚さは異なるから、その厚さは用いる材料に応じて適宜選択すればよい。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、ゲート絶縁層１３８の表面に付着しているゴミを除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタターゲットにイオンを衝突させるところ、逆に、処理表面にイオンを衝突させることによってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法としては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、基板付近にプラズマを生成する方法などがある。なお、アルゴン雰囲気に代えて窒素雰囲気、ヘリウム雰囲気、または酸素雰囲気などを用いても良い。
上記酸化物半導体層のエッチングには、ドライエッチング、ウェットエッチングのいずれを用いても良い。もちろん、両方を組み合わせて用いることもできる。所望の形状にエッチングできるよう、材料に合わせてエッチング条件（エッチングガスやエッチング液、エッチング時間、温度等）を適宜設定する。
ドライエッチングに用いるエッチングガスには、例えば、塩素を含むガス（塩素系ガス、例えば塩素（Ｃｌ２）、塩化硼素（ＢＣｌ３）、塩化珪素（ＳｉＣｌ４）、四塩化炭素（ＣＣｌ４）など）などがある。また、フッ素を含むガス（フッ素系ガス、例えば四弗化炭素（ＣＦ４）、六弗化硫黄（ＳＦ６）、三弗化窒素（ＮＦ３）、トリフルオロメタン（ＣＨＦ３）など）、臭化水素（ＨＢｒ）、酸素（Ｏ２）、これらのガスにヘリウム（Ｈｅ）やアルゴン（Ａｒ）などの希ガスを添加したガス、などを用いても良い。
ドライエッチング法としては、平行平板型ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法や、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用いることができる。所望の形状にエッチングできるように、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）は適宜設定する。
ウェットエッチングに用いるエッチング液としては、燐酸と酢酸と硝酸を混ぜた溶液、アンモニア過水（３１重量％過酸化水素水：２８重量％アンモニア水：水＝５：２：２）などを用いることができる。また、ＩＴＯ０７Ｎ（関東化学社製）などのエッチング液を用いてもよい。
次いで、酸化物半導体層に第１の熱処理を行うことが望ましい。この第１の熱処理によって酸化物半導体層の脱水化または脱水素化を行うことができる。第１の熱処理の温度は、３００℃以上７５０℃以下、好ましくは４００℃以上基板の歪み点未満とする。例えば、抵抗発熱体などを用いた電気炉に基板を導入し、酸化物半導体層１４０に対して窒素雰囲気下４５０℃において１時間の熱処理を行う。この間、酸化物半導体層１４０は、大気に触れないようにし、水や水素の再混入が行われないようにする。
なお、熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射によって、被処理物を加熱する装置であっても良い。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。気体としては、アルゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、第１の熱処理として、６５０℃〜７００℃の高温に加熱した不活性ガス中に基板を投入し、数分間加熱した後、当該不活性ガス中から基板を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、短時間の熱処理であるため、基板の歪み点を超える温度条件であっても適用が可能となる。
なお、第１の熱処理は、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気で行うことが望ましい。例えば、熱処理装置に導入する窒素、またはヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
第１の熱処理の条件、または酸化物半導体層の材料によっては、酸化物半導体層が結晶化し、微結晶または多結晶となる場合もある。例えば、結晶化率が９０％以上、または８０％以上の微結晶の酸化物半導体層となる場合もある。また、第１の熱処理の条件、または酸化物半導体層の材料によっては、結晶成分を含まない非晶質の酸化物半導体層となる場合もある。
また、非晶質の酸化物半導体（例えば、酸化物半導体層の表面）に結晶（粒径１ｎｍ以上２０ｎｍ以下代表的には２ｎｍ以上４ｎｍ以下）が混在する酸化物半導体層となる場合もある。
また、非晶質の表面に結晶層を設けることで、酸化物半導体層の電気的特性を変化させることも可能である。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体成膜用ターゲットを用いて酸化物半導体層を形成する場合には、電気的異方性を有するＩｎ２Ｇａ２ＺｎＯ７の結晶粒が配向した結晶部を形成することで、酸化物半導体層の電気的特性を変化させることができる。
より具体的には、例えば、Ｉｎ２Ｇａ２ＺｎＯ７のｃ軸が酸化物半導体層の表面に垂直な方向をとるように配向させることで、酸化物半導体層の表面に平行な方向の導電性を向上させ、酸化物半導体層の表面に垂直な方向の絶縁性を向上させることができる。また、このような結晶部は、酸化物半導体層中への水や水素などの不純物の侵入を抑制する機能を有する。
なお、上述の結晶部を有する酸化物半導体層は、ＧＲＴＡ処理による酸化物半導体層の表面加熱によって形成することができる。また、Ｚｎの含有量がＩｎまたはＧａの含有量より小さいスパッタターゲットを用いることで、より好適に形成することが可能である。
酸化物半導体層１４０に対する第１の熱処理は、島状の酸化物半導体層１４０に加工する前の酸化物半導体層に行うこともできる。その場合には、第１の熱処理後に、加熱装置から基板を取り出し、フォトリソグラフィ工程を行うことになる。
なお、上記熱処理は、酸化物半導体層１４０に対する脱水化または脱水素化の効果があるから、脱水化処理、脱水素化処理などと呼ぶこともできる。このような脱水化処理、脱水素化処理は、酸化物半導体層の形成後、酸化物半導体層１４０上にソース電極またはドレイン電極を積層させた後、ソース電極またはドレイン電極上に保護絶縁層を形成した後、などのタイミングにおいて行うことが可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４０に接するように、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂを形成する（図４（Ｆ）参照）。ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂは、酸化物半導体層１４０を覆うように導電層を形成した後、当該導電層を選択的にエッチングすることにより形成することができる。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、トリウムから選択されたいずれか一または複数の元素を成分とする材料を用いてもよい。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた元素を単数、または複数組み合わせた材料を用いてもよい。
また、導電層は、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）または前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。
ここで、エッチングに用いるマスク形成時の露光には、紫外線やＫｒＦレーザ光やＡｒＦレーザ光を用いるのが好適である。
図４（Ｆ）に示すように、トランジスタのチャネル長（Ｌ）は、酸化物半導体層１４０上のソース電極またはドレイン電極１４２ａの下端部と、酸化物半導体層１４０上のソース電極またはドレイン電極１４２ｂの下端部との間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のパターンの露光を行う場合には、数ｎｍ〜数１０ｎｍと極めて波長が短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いてマスク形成の露光を行う。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を１０ｎｍ以上１０００ｎｍ以下とすることも可能であり、回路の動作速度を高速化できる。さらにオフ電流値が極めて小さいため、消費電力が大きくならずに済む。
なお、導電層のエッチングの際には、酸化物半導体層１４０が除去されないように、それぞれの材料およびエッチング条件を適宜調節する。なお、材料およびエッチング条件によっては、当該工程において、酸化物半導体層１４０の一部がエッチングされ、溝部（凹部）を有する酸化物半導体層となることもある。
また、酸化物半導体層１４０とソース電極またはドレイン電極１４２ａの間や、酸化物半導体層１４０とソース電極またはドレイン電極１４２ｂの間には、酸化物導電層を形成してもよい。酸化物導電層と、ソース電極またはドレイン電極１４２ａやソース電極またはドレイン電極１４２ｂを形成するための導電層は、連続して形成すること（連続成膜）が可能である。酸化物導電層はソース領域またはドレイン領域として機能しうる。このような酸化物導電層を設けることで、ソース領域またはドレイン領域の低抵抗化を図ることができるため、トランジスタの高速動作が実現される。
また、上記マスクの使用数や工程数を削減するため、透過した光が複数の強度となる露光マスクである多階調マスクによってレジストマスクを形成し、これを用いてエッチング工程を行ってもよい。多階調マスクを用いて形成したレジストマスクは、複数の厚みを有する形状（階段状）となり、アッシングによりさらに形状を変形させることができるため、異なるパターンに加工する複数のエッチング工程に用いることができる。つまり、一枚の多階調マスクによって、少なくとも二種類以上の異なるパターンに対応するレジストマスクを形成することができる。よって、露光マスク数を削減することができ、対応するフォトリソグラフィ工程も削減できるため、工程の簡略化が図れる。
なお、上述の工程の後には、Ｎ２Ｏ、Ｎ２、またはＡｒなどのガスを用いたプラズマ処理を行うのが好ましい。当該プラズマ処理によって、露出している酸化物半導体層の表面に付着した水などが除去される。また、酸素とアルゴンの混合ガスなど、酸素を含有するガスを用いたプラズマ処理を行ってもよい。これによって酸化物半導体層に酸素を供給し、酸素欠乏に起因する欠陥を低減することが可能である。
次に、大気に触れさせることなく、酸化物半導体層１４０の一部に接する保護絶縁層１４４を形成する（図４（Ｇ）参照）。
保護絶縁層１４４は、スパッタ法など、保護絶縁層１４４に水、水素等の不純物を混入させない方法を適宜用いて形成することができる。また、その厚さは、１ｎｍ以上とする。保護絶縁層１４４に用いることができる材料としては、酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素などがある。また、その構造は、単層構造としても良いし、積層構造としても良い。保護絶縁層１４４を形成する際の基板温度は、室温以上３００℃以下とするのが好ましく、雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、または希ガス（代表的にはアルゴン）と酸素の混合雰囲気とするのが好適である。
保護絶縁層１４４に水素が含まれると、その水素の酸化物半導体層への侵入や、水素による酸化物半導体層中の酸素の引き抜き、などが生じ、酸化物半導体層のバックチャネル側が低抵抗化してしまい、寄生チャネルが形成されるおそれがある。よって、保護絶縁層１４４はできるだけ水素を含まないように、形成方法においては水素を用いないことが重要である。
また、処理室内の残留水分を除去しつつ保護絶縁層１４４を形成するのが好適である。酸化物半導体層１４０および保護絶縁層１４４に水素、水酸基または水分が含まれないようにするためである。
処理室内の残留水分を除去するためには、吸着型の真空ポンプを用いるのが好適である。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いるのが好適である。また、排気手段としては、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素原子や、水（Ｈ２Ｏ）など水素原子を含む化合物等が除去されているため、当該成膜室で形成した保護絶縁層１４４に含まれる不純物の濃度を低減できる。
保護絶縁層１４４を形成する際に用いるスパッタガスとしては、水素、水、水酸基または水素化物などの不純物が、濃度数ｐｐｍ程度（望ましくは、濃度数ｐｐｂ程度）にまで除去された高純度ガスを用いるのが好適である。
次いで、不活性ガス雰囲気下、または酸素ガス雰囲気下で第２の熱処理（好ましくは２００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行うのが望ましい。例えば、窒素雰囲気下で２５０℃、１時間の第２の熱処理を行う。第２の熱処理を行うと、トランジスタの電気的特性のばらつきを低減することができる。また、第２の熱処理によって、酸化物半導体層に酸素を供給することが可能である。
また、大気中、１００℃以上２００℃以下、１時間以上３０時間以下の熱処理を行ってもよい。この熱処理は一定の加熱温度を保持して加熱してもよいし、室温から、１００℃以上２００℃以下の加熱温度への昇温と、加熱温度から室温までの降温を複数回くりかえして行ってもよい。また、この熱処理を、保護絶縁層の形成前に、減圧下で行ってもよい。減圧下で熱処理を行うと、加熱時間を短縮することができる。なお、当該熱処理は、上記第２の熱処理に代えて行っても良いし、第２の熱処理の前後などに行っても良い。
次に、保護絶縁層１４４上に、層間絶縁層１４６を形成する（図５（Ａ）参照）。層間絶縁層１４６はＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、窒化酸化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル等の無機絶縁材料を含む材料を用いて形成することができる。層間絶縁層１４６の形成後には、その表面を、ＣＭＰやエッチングなどの方法によって平坦化しておくことが望ましい。
次に、層間絶縁層１４６、保護絶縁層１４４、およびゲート絶縁層１３８に対し、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口を形成し、当該開口に埋め込むように導電層１４８を形成する（図５（Ｂ）参照）。上記開口はマスクを用いたエッチングなどの方法で形成することができる。当該マスクは、フォトマスクを用いた露光などの方法によって形成することが可能である。エッチングとしてはウェットエッチング、ドライエッチングのいずれを用いても良いが、微細加工の観点からは、ドライエッチングを用いることが好適である。導電層１４８の形成は、ＰＶＤ法やＣＶＤ法などの成膜法を用いて行うことができる。導電層１４８の形成に用いることができる材料としては、モリブデン、チタン、クロム、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウムなどの導電性材料や、これらの合金、化合物（例えば窒化物）などが挙げられる。
具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶＤ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、界面の酸化膜を還元し、下部電極（ここでは、電極１３６ａ、電極１３６ｂ、電極１３６ｃ、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂなど）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタンは、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
導電層１４８を形成した後には、エッチングやＣＭＰといった方法を用いて導電層１４８の一部を除去し、層間絶縁層１４６を露出させて、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する（図５（Ｃ）参照）。なお、上記導電層１４８の一部を除去して電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅを形成する際には、表面が平坦になるように加工することが望ましい。このように、層間絶縁層１４６、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅの表面を平坦化することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成することが可能となる。
さらに、絶縁層１５２を形成し、絶縁層１５２に、電極１５０ａ、電極１５０ｂ、電極１５０ｃ、電極１５０ｄ、電極１５０ｅにまで達する開口を形成し、当該開口に埋め込むように導電層を形成した後、エッチングやＣＭＰなどの方法を用いて導電層の一部を除去し、絶縁層１５２を露出させて、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄを形成する（図５（Ｄ）参照）。当該工程は、電極１５０ａ等を形成する場合と同様であるから、詳細は省略する。
上述のような方法でトランジスタ１６２を作製した場合、酸化物半導体層１４０の水素濃度は５×１０１９／ｃｍ３以下となり、また、トランジスタ１６２のオフ電流は１×１０−１３Ａ以下となる。このような、水素濃度が十分に低減されて高純度化され、酸素欠乏に起因する欠陥が低減された酸化物半導体層１４０を適用することで、優れた特性のトランジスタ１６２を得ることができる。また、下部に酸化物半導体以外の材料を用いたトランジスタ１６０を有し、上部に酸化物半導体を用いたトランジスタ１６２を有する優れた特性の半導体装置を作製することができる。
なお、酸化物半導体において、ＤＯＳ（ｄｅｎｓｉｔｙ ｏｆ ｓｔａｔｅ）等の物性研究は多くなされているが、これらの研究は、エネルギーギャップ中の局在準位そのものを十分に減らすという思想を含まない。開示する発明の一態様では、局在準位の原因である水や水素を酸化物半導体中より除去することで、高純度化した酸化物半導体を作製する。これは、局在準位そのものを十分に減らすという思想に立脚するものである。そして、これによって極めて優れた工業製品の製造を可能とするものである。
なお、水素や水などを除去する際には、同時に酸素が除去されてしまうことがある。このため、酸素欠乏により発生する金属の未結合手に対して酸素を供給し、酸素欠陥による局在準位を減少させることにより、酸化物半導体をさらに高純度化（ｉ型化）するのは好適である。たとえば、チャネル形成領域に密接して酸素過剰の酸化膜を形成し、２００℃〜４００℃、代表的には２５０℃程度の温度条件での熱処理を行うことで、当該酸化膜から酸化物半導体中へ酸素を供給して、酸素欠陥による局在準位を減少させることが可能である。また、第２の熱処理中に、不活性ガスを、酸素を含むガスに切り替えても良い。第２の熱処理に続けて、酸素雰囲気、または水素や水を十分に除去した雰囲気における降温過程を経ることで、酸化物半導体中に酸素を供給することも可能である。
酸化物半導体の特性の悪化は、過剰な水素による伝導帯下０．１〜０．２ｅＶの浅い準位や、酸素欠損による深い準位、などに起因するものと考えられる。これらの欠陥を無くすために、水素を徹底的に除去し、酸素を十分に供給するという技術思想は正しいものであろう。
開示する発明では酸化物半導体を高純度化しているため、酸化物半導体中のキャリア密度は十分小さい。
さらに、常温でのフェルミ・ディラック分布則を用いると、エネルギーギャップが３．０５〜３．１５ｅＶである酸化物半導体の真性キャリア密度は１×１０−７／ｃｍ３となり、真性キャリア密度が１．４５×１０１０／ｃｍ３であるシリコンと比べてはるかに小さい。
そのため、少数キャリアであるホールも極めて少なく、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）におけるオフ状態でのリーク電流は常温において１００ａＡ／μｍ以下、好ましくは１０ａＡ／μｍ以下、さらに好ましくは１ａＡ／μｍ以下を実現することができる。なお、ここで１ａＡ／μｍという表記は、トランジスタのチャネル幅１μｍ当たり１ａＡ（１×１０−１８Ａ）の電流が流れることを示す。
もっとも、エネルギーギャップが３ｅＶ以上のワイドギャップ半導体としてＳｉＣ（３．２６ｅＶ）、ＧａＮ（３．４２ｅＶ）などが知られており、同様なトランジスタ特性が得られることが期待される。しかし、これらの半導体材料は１５００℃以上のプロセス温度を経由するため、薄膜化は実質的に不可能である。また、シリコン集積回路の上に三次元の積層化をしようとしても、プロセス温度が高すぎるため不可能である。他方、酸化物半導体は、室温〜４００℃の加熱スパッタによる薄膜形成が可能であり、脱水化・脱水素化（酸化物半導体層から水素や水を除去すること）及び加酸化（酸化物半導体層に酸素を供給すること）を４５０〜７００℃で実現することができるため、シリコン集積回路の上に三次元的な積層構造を形成することができる。
なお、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、水や水素などの不純物を除去すると共に、酸化物半導体の構成元素である酸素を供給することでｉ型化を実現する。この点、シリコンなどのように不純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
なお、本実施の形態では、酸化物半導体を用いたトランジスタ１６２がボトムゲート型である構成について説明したが、本発明はこれに限定されるものではない。トランジスタ１６２の構成は、トップゲート型、あるいはデュアルゲート型としてもよい。デュアルゲート型トランジスタとは、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲート電極層を有するトランジスタのことを言う。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図６乃至図９を用いて説明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定されるものではないことを付記する。
図６は、酸化物半導体を用いたデュアルゲート型のトランジスタ（薄膜トランジスタ）の断面図である。ゲート電極（ＧＥ）上にゲート絶縁層（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、その上にソース電極（Ｓ）およびドレイン電極（Ｄ）が設けられ、ソース電極（Ｓ）およびドレイン電極（Ｄ）を覆うように絶縁層が設けられている。
図７には、図６のＡ−Ａ’断面におけるエネルギーバンド図（模式図）を示す。また、図７中の黒丸（●）は電子を示し、白丸（○）は正孔を示し、それぞれは電荷（−ｑ，＋ｑ）を有している。
ドレイン電極に正の電圧（ＶＤ＞０）を印加した上で、破線はゲート電極に電圧を印加しない場合（ＶＧ＝０）、実線はゲート電極に正の電圧（ＶＧ＞０）を印加する場合を示す。ゲート電極に電圧を印加しない場合は高いポテンシャル障壁のために電極から酸化物半導体側へキャリア（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加するとポテンシャル障壁が低下し、電流を流すオン状態を示す。
図８には、図６におけるＢ−Ｂ’の断面におけるエネルギーバンド図（模式図）を示す。図８（Ａ）は、ゲート電極（ＧＥ１）に正の電圧（ＶＧ＞０）が与えられた状態であり、ソース電極とドレイン電極との間にキャリア（電子）が流れるオン状態を示している。また、図８（Ｂ）は、ゲート電極（ＧＥ１）に負の電圧（ＶＧ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない状態）である場合を示す。
図９は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す。
常温において金属中の電子は縮退しており、フェルミ準位は伝導帯内に位置する。一方、従来の酸化物半導体はｎ型であり、そのフェルミ準位（ＥＦ）は、バンドギャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している。なお、酸化物半導体において水素の一部はドナーとなりｎ型化する要因の一つであることが知られている。
これに対して開示する発明の一態様に係る酸化物半導体は、ｎ型化の要因である水素を酸化物半導体から除去し、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより真性（ｉ型）とし、または限りなく真性に近づけたものである。すなわち、不純物元素を添加してｉ型化するのでなく、水素や水等の不純物を極力除去することにより、高純度化されたｉ型（真性半導体）またはそれに近づけることを特徴としている。これにより、フェルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同程度とすることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は４．３ｅＶと言われている。ソース電極やドレイン電極を構成するチタン（Ｔｉ）の仕事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導体界面において、電子に対してショットキー型の障壁は形成されない。
このとき電子は、図８（Ａ）で示すように、ゲート絶縁層と高純度化された酸化物半導体との界面付近（酸化物半導体のエネルギー的に安定な最低部）を移動する。
また、図８（Ｂ）に示すように、ゲート電極（ＧＥ１）に負の電位が与えられると、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値となる。
このように酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、真性（ｉ型）とし、または実質的に真性となるため、ゲート絶縁層との界面特性が顕在化する。そのため、ゲート絶縁層には、酸化物半導体と良好な界面を形成できるものが要求される。具体的には、例えば、ＶＨＦ帯〜マイクロ波帯の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁層や、スパッタリング法で作製される絶縁層などを用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁層との界面を良好なものとすることにより、例えば、トランジスタのチャネル幅（Ｗ）が１×１０４μｍ、チャネル長（Ｌ）が３μｍの場合には、１０−１３Ａ以下のオフ電流、０．１Ｖ／ｄｅｃ．のサブスレッショルドスイング値（Ｓ値）（ゲート絶縁層の厚さ：１００ｎｍ）が実現され得る。
このように、酸化物半導体の主成分以外の元素（不純物元素）が極力含まれないように高純度化することにより、トランジスタの動作を良好なものとすることができる。
＜キャリア濃度＞
開示する発明に係る技術思想は、酸化物半導体層におけるキャリア濃度を十分に小さくし、できるだけ真性（ｉ型）に近づけようとするものである。以下、キャリア濃度の求め方、および、実際に測定したキャリア濃度に関し、図１０および図１１を参照して説明する。
まず、キャリア濃度の求め方について簡単に説明する。キャリア濃度は、ＭＯＳキャパシタを作製し、ＭＯＳキャパシタのＣＶ測定の結果（ＣＶ特性）を評価することで求めることが可能である。
より具体的には、ＭＯＳキャパシタのゲート電圧Ｖｇと容量Ｃとの関係をプロットしたＣ−Ｖ特性を取得し、当該Ｃ−Ｖ特性からゲート電圧Ｖｇと（１／Ｃ）２との関係を表すグラフを取得し、当該グラフにおいて弱反転領域での（１／Ｃ）２の微分値を求め、当該微分値を式（１）に代入することによりキャリア濃度Ｎｄの大きさが求められる。なお、式（１）において、ｅは電気素量、ε０は真空の誘電率、εは酸化物半導体の比誘電率である。
次に、上記の方法を用いて実際に測定したキャリア濃度について説明する。測定には、ガラス基板上にチタン膜を３００ｎｍの厚さで形成し、チタン膜上に窒化チタン膜を１００ｎｍの厚さで形成し、窒化チタン膜上に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を用いた酸化物半導体層を２μｍの厚さで形成し、酸化物半導体層上に銀膜を３００ｎｍの厚さで形成した試料（ＭＯＳキャパシタ）を用いた。なお、酸化物半導体層は、Ｉｎ、Ｇａ、およびＺｎを含む酸化物半導体成膜用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］）を用いたスパッタリング法により形成した。また、酸化物半導体層の形成雰囲気は、アルゴンと酸素の混合雰囲気（流量比は、Ａｒ：Ｏ２＝３０（ｓｃｃｍ）：１５（ｓｃｃｍ））とした。
図１０にはＣ−Ｖ特性を、図１１にはＶｇと（１／Ｃ）２との関係を、それぞれ示す。図１１の弱反転領域における（１／Ｃ）２の微分値から式（１）を用いて得られたキャリア濃度は、６．０×１０１０／ｃｍ３であった。
このように、ｉ型化または実質的にｉ型化された酸化物半導体（例えば、キャリア濃度が１×１０１２／ｃｍ３以下、望ましくは、１×１０１１／ｃｍ３以下）を用いることで、極めて優れたオフ電流特性のトランジスタを得ることが可能である。
＜変形例＞
図１２乃至図１５には、半導体装置の構成の変形例を示す。なお、以下では、変形例として、トランジスタ１６２の構成が上記とは異なるものについて説明する。つまり、トランジスタ１６０の構成は上記と同様である。
図１２には、酸化物半導体層１４０の下にゲート電極１３６ｄを有し、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成のトランジスタ１６２を有する半導体装置の例を示す。なお、平面の構造は、断面に対応して適宜変更すればよいから、ここでは、断面についてのみ示すこととする。
図１２に示す構成と図２に示す構成の大きな相違点として、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０との接続の位置がある。つまり、図２に示す構成では、酸化物半導体層１４０の上側表面が、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接するのに対して、図１２に示す構成では、酸化物半導体層１４０の下側表面が、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂと接する。そして、この接触の相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２と同様である。
具体的には、半導体装置は、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
ここで、ゲート電極１３６ｄは、層間絶縁層１２８上に形成された絶縁層１３２に、埋め込まれるように設けられている。また、ゲート電極１３６ｄと同様に、ソース電極またはドレイン電極１３０ａに接して電極１３６ａが、ソース電極またはドレイン電極１３０ｂに接して電極１３６ｂが、電極１３０ｃに接して電極１３６ｃが、それぞれ形成されている。
また、トランジスタ１６２の上には、酸化物半導体層１４０の一部と接するように、保護絶縁層１４４が設けられており、保護絶縁層１４４上には層間絶縁層１４６が設けられている。ここで、保護絶縁層１４４および層間絶縁層１４６には、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂにまで達する開口が設けられており、当該開口を通じて、電極１５０ｄ、電極１５０ｅが、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂに接して形成されている。また、電極１５０ｄ、電極１５０ｅと同様に、ゲート絶縁層１３８、保護絶縁層１４４、層間絶縁層１４６に設けられた開口を通じて、電極１３６ａ、電極１３６ｂ、電極１３６ｃに接する電極１５０ａ、電極１５０ｂ、電極１５０ｃが形成されている。
また、層間絶縁層１４６上には絶縁層１５２が設けられており、当該絶縁層１５２に埋め込まれるように、電極１５４ａ、電極１５４ｂ、電極１５４ｃ、電極１５４ｄが設けられている。ここで、電極１５４ａは電極１５０ａと接しており、電極１５４ｂは電極１５０ｂと接しており、電極１５４ｃは電極１５０ｃおよび電極１５０ｄと接しており、電極１５４ｄは電極１５０ｅと接している。
図１３は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。ここで、図１３（Ａ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面において酸化物半導体層１４０と接する構成の例であり、図１３（Ｂ）は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の上側表面において酸化物半導体層１４０と接する構成の例である。
図２や図１２に示す構成と図１３に示す構成の大きな相違点は、酸化物半導体層１４０の上にゲート電極１３６ｄを有する点である。また、図１３（Ａ）に示す構成と図１３（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、半導体装置は、図１３（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
また、図１３（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、酸化物半導体層１４０、ソース電極またはドレイン電極１４２ａ、および、ソース電極またはドレイン電極１４２ｂ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域のゲート電極１３６ｄと、を有する。
なお、図１３に示す構成では、図２に示す構成などと比較して、構成要素が省略できる場合がある（例えば、電極１５０ａや、電極１５４ａなど）。この場合、作製工程の簡略化という副次的な効果も得られる。もちろん、図２などに示す構成においても、必須ではない構成要素を省略できることはいうまでもない。
図１４は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の下にゲート電極１３６ｄを有する構成の例である。この場合、表面の平坦性やカバレッジに対する要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１４（Ａ）に示す構成と図１４（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、半導体装置は、図１４（Ａ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上に設けられた、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、を有する。
また、図１４（Ｂ）では、層間絶縁層１２８上に設けられたゲート電極１３６ｄと、ゲート電極１３６ｄ上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上のゲート電極１３６ｄと重畳する領域に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、を有する。
なお、図１４に示す構成においても、図２に示す構成などと比較して、構成要素が省略される場合がある。この場合も、作製工程の簡略化という効果が得られる。
図１５は、素子のサイズが比較的大きい場合であって、酸化物半導体層１４０の上にゲート電極１３６ｄを有する構成の例である。この場合にも、表面の平坦性やカバレッジに対する要求は比較的厳しくないため、配線や電極などを絶縁層中に埋め込むように形成する必要はない。例えば、導電層の形成後にパターニングを行うことで、ゲート電極１３６ｄなどを形成することが可能である。なお、ここでは図示しないが、トランジスタ１６０についても、同様に作製することが可能である。
図１５（Ａ）に示す構成と図１５（Ｂ）に示す構成の大きな相違点は、ソース電極またはドレイン電極１４２ａや、ソース電極またはドレイン電極１４２ｂが、酸化物半導体層１４０の下側表面または上側表面のいずれにおいて接触するか、という点である。そして、これらの相違に起因して、その他の電極、絶縁層などの配置が異なるものとなっている。各構成要素の詳細は、図２などと同様である。
具体的には、半導体装置は、図１５（Ａ）では、層間絶縁層１２８上に設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂの上側表面に接する酸化物半導体層１４０と、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
また、半導体装置は、図１５（Ｂ）では、層間絶縁層１２８上に設けられた酸化物半導体層１４０と、酸化物半導体層１４０の上側表面に接するように設けられたソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂと、ソース電極またはドレイン電極１４２ａ、ソース電極またはドレイン電極１４２ｂ、酸化物半導体層１４０上に設けられたゲート絶縁層１３８と、ゲート絶縁層１３８上の酸化物半導体層１４０と重畳する領域に設けられたゲート電極１３６ｄと、を有する。
なお、図１５に示す構成においても、図２に示す構成などと比較して、構成要素が省略できる場合がある。この場合も、作製工程の簡略化という効果が得られる。
以上に示したように、開示する発明の一態様によって、新たな構成の半導体装置が実現される。本実施の形態では、トランジスタ１６０とトランジスタ１６２を積層して形成する例について説明したが、半導体装置の構成はこれに限られるものではない。また、本実施の形態では、トランジスタ１６０とトランジスタ１６２のチャネル長方向が互いに垂直となる例を説明したが、トランジスタ１６０とトランジスタ１６２の位置関係などはこれに限られるものではない。さらに、トランジスタ１６０とトランジスタ１６２とを重畳して設けても良い。
また、本実施の形態では理解の簡単のため、最小記憶単位（１ビット）の半導体装置について説明したが、半導体装置の構成はこれに限られるものではない。複数の半導体装置を適当に接続して、より高度な半導体装置を構成することもできる。例えば、上記半導体装置を複数用いて、ＮＡＮＤ型やＮＯＲ型の半導体装置を構成することが可能である。配線の構成も図１に限定されず、適宜変更することができる。
本実施の形態に係る半導体装置は、トランジスタ１６２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の半導体装置として用いることが可能である。
また、トランジスタ１６２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオンまたはオフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明する。
図１６に半導体装置が有する記憶素子（以下、メモリセルとも記す）の回路図の一例を示す。図１６に示すメモリセル２００は、多値型であり、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、トランジスタ２０３と、容量素子２０５と、から構成されている。トランジスタ２０１及びトランジスタ２０３は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはドレイン電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ２０１のソース電極とは、電気的に接続され、トランジスタ２０１のドレイン電極と、トランジスタ２０３のソース電極とは、電気的に接続されている。そして、ビット線ＢＬと、トランジスタ２０３のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トランジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと、トランジスタ２０３のゲート電極とは電気的に接続されている。また、容量素子２０５の一方の電極と、トランジスタ２０１のゲート電極及びトランジスタ２０２のソース電極またはドレイン電極の一方とは、電気的に接続され、容量素子２０５の他方の電極には、所定の電位が与えられている。所定の電位とは、例えばＧＮＤなどである。
次に、図１６に示すメモリセル２００の動作について説明する。４値型の場合を説明する。メモリセル２００の４状態を、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”とし、その時のノードＡの電位を、それぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジスタ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”の書き込み後にはトランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡには、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の電位は長時間にわたって保持される。
メモリセル２００の読み出しを行う場合は、まず、ビット線ＢＬをプリチャージし、Ｖｐｃ［Ｖ］としておく。そして、ソース線ＳＬをＶｓ＿ｒｅａｄ［Ｖ］とし、ワード線ＷＬを２［Ｖ］、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とする。このとき、トランジスタ２０３はオン状態、トランジスタ２０２はオフ状態となる。なお、電位ＶｐｃはＶ００−Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１−Ｖｔｈより高くする。
その結果、ソース線ＳＬからビット線ＢＬに電流が流れ、ビット線ＢＬは（ノードＡの電位）−（トランジスタ２０１のしきい値電圧Ｖｔｈ）で表される電位まで充電される。その結果、ビット線ＢＬ電位は、データ”００ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”に対し、それぞれＶ００−Ｖｔｈ、Ｖ０１−Ｖｔｈ、Ｖ１０−Ｖｔｈ、Ｖ１１−Ｖｔｈとなる。ビット線ＢＬに接続された読み出し回路は、これらの電位の違いから、データ”００ｂ”，”０１ｂ”，”１０ｂ”，”１１ｂ”を読み出すことができる。
図１７に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線ＢＬ、第１信号線Ｓ１及びソース線ＳＬと、複数のメモリセル２００（１、１）〜２００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１２や、第２信号線及びワード線の駆動回路２１３や、電位生成回路２１４といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセル、例えばメモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）。メモリセル２００（ｉ，ｊ）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ソース線ＳＬ（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）にそれぞれ接続されている。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）及びソース線ＳＬ（１）〜ＳＬ（ｎ）は、読み出し回路２１１に、第１信号線Ｓ１（１）〜Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）及び第２信号線Ｓ２（１）〜Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１３にそれぞれ接続されている。
図１８に、第２信号線及びワード線の駆動回路２１３の一例を示す。第２信号線及びワード線の駆動回路２１３は、デコーダ２１５を有し、当該デコーダ２１５は、第２信号線Ｓ２およびワード線ＷＬと、スイッチを介して接続されている。また、第２信号線Ｓ２およびワード線ＷＬは、スイッチを介してＧＮＤ（接地電位）と接続されている。上記スイッチは、リードイネーブル信号（ＲＥ信号）またはライトイネーブル信号（ＷＥ信号）によって制御される。デコーダ２１５には、外部からアドレス信号ＡＤＲが入力される。
第２信号線及びワード線の駆動回路２１３にアドレス信号ＡＤＲが入力されると、アドレスが指定した行（以下、選択行とも記す）がアサート（有効化）され、それ以外の行（以下、非選択行とも記す）はデアサート（非有効化）される。また、ワード線ＷＬは、ＲＥ信号がアサートされるとデコーダ２１５の出力に接続され、ＲＥ信号がデアサートされるとＧＮＤに接続される。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ２１５の出力に接続され、ＷＥ信号がデアサートされるとＧＮＤに接続される。
図１９には第１信号線駆動回路２１２の一例を示す。第１信号線駆動回路２１２は、マルチプレクサ（ＭＵＸ１）を有する。マルチプレクサ（ＭＵＸ１）には入力データＤＩ、及び書き込み電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１が入力される。マルチプレクサ（ＭＵＸ１）の出力端子は、スイッチを介して第１信号線Ｓ１と接続されている。また、第１信号線Ｓ１は、スイッチを介してＧＮＤと接続されている。上記スイッチは、ライトイネーブル信号（ＷＥ信号）によって制御される。
第１信号線駆動回路２１２にＤＩが入力されると、マルチプレクサ（ＭＵＸ１）は、ＤＩの値に応じて、書き込み電位Ｖｗを、Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１から一つ選択する。マルチプレクサ（ＭＵＸ１）の振る舞いを表１に示す。ＷＥ信号がアサートされると、第１信号線Ｓ１には選択された書き込み電位Ｖｗが印加され、ＷＥ信号がデアサートされると、第１信号線Ｓ１には０［Ｖ］が印加される（第１信号線Ｓ１はＧＮＤに接続される）。
図２０には読み出し回路２１１の一例を示す。読み出し回路２１１は、複数のセンスアンプ回路と、論理回路２２９などを有する。各センスアンプ回路の一方の入力端子は、スイッチを介してビット線ＢＬを接続し、またはＶｐｃが印加される。各センスアンプ回路の他方の入力端子には、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれかが入力される。また、各センスアンプ回路の出力端子は、論理回路２２９の入力端子と接続されている。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制御される。
参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２の値を、Ｖ００−Ｖｔｈ＜Ｖｒｅｆ０＜Ｖ０１−Ｖｔｈ＜Ｖｒｅｆ１＜Ｖ１０−Ｖｔｈ＜Ｖｒｅｆ２＜Ｖ１１−Ｖｔｈを満たすように設定することで、メモリセルの状態を３ビットのデジタル信号として読み出すことができる。例えば、データ”００ｂ”の場合には、ビット線ＢＬの電位はＶ００−Ｖｔｈである。これは、参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２のいずれと比較しても小さい値であるため、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、いずれも、”０”、”０”、”０”となる。同様に、データ”０１ｂ”の場合には、ビット線ＢＬの電位はＶ０１−Ｖｔｈであり、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”０”、”０”となり、データ”１０ｂ”の場合には、ビット線ＢＬの電位はＶ１０−Ｖｔｈであり、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”１”、”０”に、データ”１１ｂ”の場合には、ビット線ＢＬの電位はＶ１１−Ｖｔｈであり、センスアンプ回路の出力ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２は、それぞれ”１”、”１”、”１”になる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビットのデータＤＯが生成され、読み出し回路２１１から出力される。
なお、図示した読み出し回路２１１では、ＲＥ信号がデアサートされると、ソース線ＳＬがＧＮＤに接続されて、ソース線ＳＬに０［Ｖ］が印加されると共に、ビット線ＢＬ及びビット線ＢＬに接続されるセンスアンプ回路の端子に電位Ｖｐｃ［Ｖ］が印加される。ＲＥ信号がアサートされると、ソース線ＳＬにはＶｓ＿ｒｅａｄ［Ｖ］が印加され、その結果、ビット線ＢＬにはデータを反映した電位が充電される。そして、上述した読み出しが行われる。なお、電位ＶｐｃはＶ００−Ｖｔｈより低くする。Ｖｓ＿ｒｅａｄはＶ１１−Ｖｔｈより高くする。
なお、読み出しにおいて比較する「ビット線ＢＬの電位」には、スイッチを介してビット線ＢＬと接続されたセンスアンプの入力端子のノードの電位が含まれるものとする。つまり、読み出し回路２１１において比較される電位は、厳密にビット線ＢＬの電位と同一である必要はない。
図２１には電位生成回路２１４の一例を示す。電位生成回路２１４では、所望の電位を、Ｖｄｄ−ＧＮＤ間の抵抗分割によって生成することができる。そして、生成した電位を、アナログバッファ２２０を介して出力する。このようにして、書き込み電位Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１、及び参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２が生成される。なお、図では、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１となる構成を示したが、電位の大小関係はこれに限らない。抵抗素子や参照するノードを調整することで、必要となる電位を適宜生成することができる。また、Ｖ００、Ｖ０１、Ｖ１０、Ｖ１１とＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２を別の電位生成回路を用いて生成しても構わない。
電位生成回路２１４へは、電源電位Ｖｄｄに代えて、昇圧回路で昇圧した電位を供給しても良い。昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになり、より高い電位を供給することができるようになるためである。
なお、電源電位Ｖｄｄを直接、電位生成回路に供給する場合であっても、多数の電位に分割することは可能である。しかし、この場合には、隣接する電位との区別が困難になり、書き込みミスや読み出しミスが増大することになってしまう。この点、昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることができるようになるため、分割数を増大させても隣接する電位との差を十分に確保することができる。
これにより、書き込みミスや読み出しミスを増大させることなく、一のメモリセルの記憶容量を増大させることが可能である。
図２２（Ａ）に４段の昇圧を行う昇圧回路の一例として、昇圧回路２１９を示す。図２２（Ａ）において、第１のダイオード４０２の入力端子には電源電位Ｖｄｄが供給される。第１のダイオード４０２の出力端子には第２のダイオード４０４の入力端子及び第１の容量素子４１２の一方の端子が接続されている。同様に、第２のダイオード４０４の出力端子には第３のダイオード４０６の入力端子及び第２の容量素子４１４の一方の端子が接続されている。以下、同様であるため詳細な説明は省略するが、第ｎのダイオードの出力端子には第ｎの容量素子の一方の端子が接続されているということもできる（ｎ：自然数）。なお、第５のダイオード４１０の出力が、昇圧回路２１９の出力Ｖｏｕｔとなる。
さらに、第１の容量素子４１２の他方の端子及び第３の容量素子４１６の他方の端子には、クロック信号ＣＬＫが入力される。また、第２の容量素子４１４の他方の端子及び第４の容量素子４１８の他方の端子には、反転クロック信号ＣＬＫＢが入力される。すなわち、第２ｋ−１の容量素子の他方の端子にはクロック信号ＣＬＫが入力され、第２ｋの容量素子の他方の端子には反転クロック信号ＣＬＫＢが入力されるといえる（ｋ：自然数）。ただし、最終段の容量素子の他方の端子には、接地電位ＧＮＤが入力される。
クロック信号ＣＬＫがＨｉｇｈである場合、つまり反転クロック信号ＣＬＫＢがＬｏｗである場合には、第１の容量素子４１２および第３の容量素子４１６が充電され、クロック信号ＣＬＫと容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧分だけ引き上げられる。一方で、反転クロック信号ＣＬＫＢと容量結合するノードＮ２およびノードＮ４の電位は、所定の電圧分だけ引き下げられる。
これにより、第１のダイオード４０２、第３のダイオード４０６、第５のダイオード４１０、を通じて電荷が移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
次にクロック信号ＣＬＫがＬｏｗになり、反転クロック信号ＣＬＫＢがＨｉｇｈになると、ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノードＮ３、ノードＮ５の電位は、所定の電圧分だけ引き下げられる。
これにより、第２のダイオード４０４、第４のダイオード４０８を通じて電荷が移動し、その結果、ノードＮ３及びノードＮ５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードにおける電位がＶＮ５＞ＶＮ４（ＣＬＫＢ＝Ｈｉｇｈ）＞ＶＮ３（ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ２（ＣＬＫＢ＝Ｈｉｇｈ）＞ＶＮ１（ＣＬＫ＝Ｈｉｇｈ）＞Ｖｄｄとなることにより、昇圧が行われる。なお、昇圧回路２１９の構成は、４段の昇圧を行うものに限定されない。昇圧の段数は適宜変更することができる。
なお、昇圧回路２１９の出力Ｖｏｕｔは、ダイオードの特性のばらつきに大きく影響される。例えば、ダイオードは、トランジスタのソース電極とゲート電極とを接続することで実現されるが、この場合、トランジスタのしきい値のばらつきの影響を受けることになる。
出力Ｖｏｕｔを精度良く制御するためには、出力Ｖｏｕｔをフィードバックする構成を採用すればよい。図２２（Ｂ）には、出力Ｖｏｕｔをフィードバックする場合の回路構成の一例を示す。図２２（Ｂ）中の昇圧回路２１９は、図２２（Ａ）に示す昇圧回路２１９に相当するものである。
昇圧回路２１９の出力端子は、抵抗Ｒ１を介して、センスアンプ回路の一方の入力端子と接続されている。また、センスアンプ回路の一方の入力端子は、抵抗Ｒ２を介して、接地されている。つまり、センスアンプ回路の一方の入力端子には、出力Ｖｏｕｔに対応する電位Ｖ１が入力されることになる。ここで、Ｖ１＝Ｖｏｕｔ・Ｒ２／（Ｒ１＋Ｒ２）である。
また、センスアンプ回路の他方の入力端子には、参照電位Ｖｒｅｆが入力される。つまり、センスアンプ回路ではＶ１とＶｒｅｆとが比較されることになる。センスアンプ回路の出力端子は、制御回路に接続される。また、制御回路にはクロック信号ＣＬＫ０が入力される。制御回路は、センスアンプ回路からの出力に応じて、昇圧回路２１９にクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢを出力する。
Ｖ１＞Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がアサートされ、制御回路は、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を停止する。これにより、昇圧動作が停止することになるため、電位Ｖｏｕｔの上昇は停止する。そして、昇圧回路２１９の出力に接続される回路が電力を消費することで、電位Ｖｏｕｔは徐々に低下する。
Ｖ１＜Ｖｒｅｆの場合、センスアンプ回路の出力ｓｉｇ＿１がデアサートされ、制御回路は、昇圧回路２１９へのクロック信号ＣＬＫ及び反転クロック信号ＣＬＫＢの供給を開始する。これにより、昇圧動作が行われるため、電位Ｖｏｕｔは徐々に上昇する。
このように、昇圧回路２１９の出力電位Ｖｏｕｔをフィードバックすることで、昇圧回路２１９の出力電位Ｖｏｕｔを一定の値に保つことが可能である。当該構成は、ダイオードにばらつきがある場合には特に有効である。また、参照電位Ｖｒｅｆをもとに、所定の電位を生成したい場合などにおいても有効である。なお、昇圧回路２１９では、異なる複数の参照電位を用いることで、複数の電位を生成することも可能である。
昇圧回路の出力を電位生成回路へ供給することで、電位差の絶対値を大きくとることができる。このため、電位差の最小単位を変更することなく、より高い電位を生成することが可能である。つまり、一のメモリセルの記憶容量を増大させることが可能である。
図２３には、センスアンプ回路の一例として、差動型センスアンプを示す。差動型センスアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは概ねＬｏｗ出力となる。
図２４には、センスアンプ回路の一例として、ラッチ型センスアンプを示す。ラッチ型センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有する。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源を遮断する。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号ＳｎをＨｉｇｈとして、電源を供給すると、電源供給前の電位がＶ１＞Ｖ２であれば、Ｖ１はＨｉｇｈ出力、Ｖ２はＬｏｗ出力となり、Ｖ１＜Ｖ２であれば、Ｖ１はＬｏｗ出力、Ｖ２はＨｉｇｈ出力となる。このようにして、Ｖ１とＶ２の差を増幅する。
書き込み動作のタイミングチャートの一例を図２５（Ａ）に示す。図に示すのは、メモリセルにデータ”１０ｂ”を書き込む場合のタイミングチャートである。選択される第２信号線Ｓ２は第１信号線Ｓ１より早く０［Ｖ］になる。書き込み期間の第１信号線Ｓ１の電位はＶ１０となる。なお、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬは０［Ｖ］である。また、読み出し動作のタイミングチャートの一例を図２５（Ｂ）に示す。図に示すのは、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。選択されたワード線ＷＬがアサートされ、ソース線ＳＬがＶｓ＿ｒｅａｄ［Ｖ］となると、ビット線ＢＬはメモリセルのデータ”１０ｂ”に対応して、Ｖ１０−Ｖｔｈ［Ｖ］に充電される。その結果、ＳＡ＿ＯＵＴ０、ＳＡ＿ＯＵＴ１、ＳＡ＿ＯＵＴ２、がそれぞれ”１”、”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
ここで、具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧を約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２Ｖ、Ｖ０１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０Ｖ、Ｖｒｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよい。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限られるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎは２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成する。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を行う構成も可能である。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２ｋ−１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ−１回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センスアンプを２ｋ−１個設けて、１回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくすることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書き込み動作において、フローティングとなるノードの電位を直接制御することができるので、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うことができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の回路構成および動作について説明する。
本実施の形態では、図１６に示した記憶素子の回路構成を用いて、実施の形態２とは異なる読み出し動作を行う場合を示す。なお、図１６において、容量素子２０５は有さない場合もある。記憶素子は多値型であり、４値型の場合を説明する。メモリセル２００の４状態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”とし、その時のノードＡの電位をＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２００へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２を２［Ｖ］とする。データ”００ｂ”を書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０３はオフ状態、トランジスタ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後にはトランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡには、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の電位は長時間にわたって保持される。
次に、メモリセル２００の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、ワード線ＷＬをＶＤＤ、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬに接続されている読み出し回路２１１を動作状態とする。このとき、トランジスタ２０３はオン状態、トランジスタ２０２はオフ状態となる。
その結果、メモリセル２００の状態に応じて、メモリセル２００のソース線ＳＬと対応するビット線ＢＬ間の実効的な抵抗値が決まる。ノードＡの電位が高いほど、実効的な抵抗値は低くなる。読み出し回路は、この抵抗値の違いから生じる電位の違いから、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”を読み出すことができる。なお、ノードＡの電位が最も低い状態”００ｂ”以外は、トランジスタ２０１はオン状態となるのが好適である。
図２６に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図の他の一例を示す。
図２６に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２００（１、１）〜２００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、読み出し回路２１１や、第１信号線駆動回路２１２や、第２信号線及びワード線の駆動回路２１３や、電位生成回路２１４といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセル例えば、メモリセル２００（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数とする。メモリセル２００（ｉ、ｊ）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線にそれぞれ接続されている。ソース配線にはソース線電位Ｖｓ（たとえば０［Ｖ］）が印加される。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）は読み出し回路２１１に、第１信号線Ｓ１（１）〜Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）及び第２信号線Ｓ２（１）〜Ｓ２（ｍ）は第２信号線及びワード線の駆動回路２１３にそれぞれ接続されている。
なお、電位生成回路２１４、第２信号線及びワード線の駆動回路２１３、第１信号線駆動回路２１２の構成は、例えば、図２１の構成、図１８の構成及び図１９の構成と同様の構成とすることができる。
図２７には読み出し回路２２１の一例を示す。読み出し回路２２１は、センスアンプ回路、参照セル２２５、論理回路２２９、マルチプレクサ（ＭＵＸ２）、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有する。参照セル２２５はトランジスタ２１６、トランジスタ２１７、トランジスタ２１８を有する。参照セル２２５が有するトランジスタ２１６、２１７、２１８はメモリセルが有するトランジスタ２０１、２０２、２０３にそれぞれ対応し、メモリセルと同じ回路構成を有する。トランジスタ２１６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２１７は酸化物半導体を用いて形成されているのが好適である。また、メモリセルが容量素子２０５を有する場合には、参照セル２２５も容量素子を有するのが好適である。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介してビット線ＢＬ及び参照セル２２５が有するトランジスタ２１８のドレイン電極に接続される。また、バイアス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される。センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続される。フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の入力端子と接続される。マルチプレクサ（ＭＵＸ２）には信号ＲＥ０、ＲＥ１、ＲＥ２、及び参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、ＧＮＤが入力される。マルチプレクサ（ＭＵＸ２）の出力端子は、参照セル２２５が有するトランジスタ２１７のソース電極またはドレイン電極の一方に接続されている。また、ビット線ＢＬおよび参照セル２２５が有するトランジスタ２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイッチは、信号ΦＡによって制御される。
読み出し回路２２１は、メモリセルから出力された電位と参照セル２２５から出力された電位を比較して、メモリセルと参照セル２２５のコンダクタンスを比較する構成である。本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこととする。つまり、３種類の参照電位に対して、それぞれメモリセルと参照セル２２５のコンダクタンスを比較する。３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２、及びΦＡによって制御される。マルチプレクサ（ＭＵＸ２）は、信号ＲＥ０、ＲＥ１、ＲＥ２の値に応じて、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれかを選択する。マルチプレクサ（ＭＵＸ２）の振る舞いを表３に示す。また、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御され、センスアンプの出力信号ＳＡ＿ＯＵＴの値を格納する。
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１となるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビットのデータＤＯが生成され、読み出し回路から出力される。
なお、図２７に示した読み出し回路では、信号ＲＥがデアサートさると、ビット線ＢＬ及び参照セル２２５を配線Ｖｐｃに接続しプリチャージを行う。信号ＲＥがアサートされると、ビット線ＢＬとバイアス回路２２３、参照セル２２５とバイアス回路２２３がそれぞれ導通する。
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つの信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セル２２５とメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応するバイアス回路２２３やスイッチも同じ構成とするのが好適である。
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミングチャートの一例を図２８に示す。図に示すのは、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。信号ＲＥ０、ＲＥ１、ＲＥ２がアサートされる期間では、それぞれマルチプレクサ（ＭＵＸ２）の出力ＭＵＸ２＿ＯＵＴにＶｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２が入力される。各期間の前半は信号ΦＡがアサートされ、参照セル２２５のトランジスタのノードＢに所定の電位が印加される。各期間の後半は信号ΦＡがデアサートされ、参照セル２２５のトランジスタのノードＢに所定の電位が保持されるとともに、参照セル２２５が有するトランジスタ２１８のドレイン電極がバイアス回路２２３に接続される。そして、センスアンプ回路での比較結果が、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
次に、図２０に示した形態とは異なる読み出し回路および読み出し方法について説明する。
図２９には読み出し回路２３１の一例を示す。読み出し回路２３１は、センスアンプ回路、複数の参照セル（参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃ）、論理回路２２９、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２、バイアス回路２２３などを有する。
複数の参照セルは、それぞれトランジスタ２１６、トランジスタ２１７、トランジスタ２１８を有する。トランジスタ２１６、２１７、２１８はメモリセル２００が有するトランジスタ２０１、２０２、２０３にそれぞれ対応し、メモリセル２００と同じ回路構成を有する。トランジスタ２１６及びトランジスタ２１８は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２１７は酸化物半導体を用いて形成されていることが好ましい。また、メモリセルが容量素子２０５を有する場合には、参照セルも容量素子を有することが好ましい。バイアス回路２２３の２つの出力端子は、それぞれスイッチを介してビット線ＢＬ及び複数の参照セルが有するトランジスタ２１８のドレイン電極に接続される。また、バイアス回路２２３の出力端子は、センスアンプ回路の入力端子に接続される。センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２に接続される。フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の出力端子は、論理回路２２９の入力端子と接続される。また、ビット線ＢＬおよび複数の参照セルが有するトランジスタ２１８のドレイン電極はスイッチを介して配線Ｖｐｃに接続される。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制御される。
読み出し回路２３１は、メモリセルから出力された電位と参照セル２２５から出力された電位を比較して、メモリセルと複数の参照セルのコンダクタンスを比較する構成である。本構成はセンスアンプ回路を１つ有し、４つの状態を読み出すために３回の比較を行うこととする。つまり、メモリセルと３つの参照セルのコンダクタンスをそれぞれ比較する。３回の比較は、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御される。３つの参照セルは、トランジスタ２１６のゲート電極がトランジスタ２１７を介して、Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２がそれぞれ入力されている。読み出しを行う前に、信号ΦＡをアサートし、すべてのトランジスタ２１７をオン状態とし、参照セルへの書き込みを行っておく。参照セルへの書き込みは、読み出し動作前に一度行っておけば良い。勿論、数回の読み出しに一回、あるいは毎回行っても構わない。また、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２は、それぞれ、信号ＲＥ０、ＲＥ１、ＲＥ２によって制御され、センスアンプの出力信号ＳＡ＿ＯＵＴの値を格納する。
参照電位は、Ｖ００＜Ｖｒｅｆ０＜Ｖ０１＜Ｖｒｅｆ１＜Ｖ１０＜Ｖｒｅｆ２＜Ｖ１１となるように値を決める。このようにすることで、３回の比較の結果、４つの状態を読み出すことができる。データ”００ｂ”の場合には、ＦＦ０、ＦＦ１、ＦＦ２の値が”０”、”０”、”０”、データ”０１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”０”、”０”、データ”１０ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”、”０”、データ”１１ｂ”の場合にはＦＦ０、ＦＦ１、ＦＦ２の値が”１”、”１”、”１”となる。このように、メモリセルの状態を３ビットのデジタル信号として読み出すことができる。その後、表２に示す論理値表で表される論理回路２２９を用いて、２ビットのデータＤＯが生成され、読み出し回路から出力される。
なお、図２９に示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬ及び参照セルをＶｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビット線ＢＬとバイアス回路２２３、参照セルとバイアス回路２２３がそれぞれ導通する。
なお、プリチャージは行わなくても良い。本回路では、センスアンプ回路に入力する二つの信号を生成する回路同士の構成を、極力同じにするのが好適である。例えば、参照セルとメモリセルで対応するトランジスタを同じ構成とするのが好適である。対応するバイアス回路２２３やスイッチも同じ構成とするのが好適である。
書き込み動作のタイミングチャートは図２５（Ａ）と同様である。読み出し動作のタイミングチャートの一例を図３０に示す。図に示すのは、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１、ＲＥ２がアサートされる期間では、それぞれ、参照セル２２５ａ、参照セル２２５ｂ、参照セル２２５ｃが選択されバイアス回路２２３に接続される。そして、センスアンプ回路での比較結果が、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２にそれぞれ格納される。メモリセルのデータが”１０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１、ＦＦ２の値は”１”、”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧を約０．３Ｖ、電源電位をＶＤＤ＝２Ｖとし、Ｖ１１＝１．６Ｖ、Ｖ１０＝１．２Ｖ、Ｖ０１＝０．８Ｖ、Ｖ００＝０Ｖ、及びＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０Ｖ、Ｖｒｅｆ２＝１．４Ｖ、とすることができる。電位Ｖｐｃは例えば、０Ｖとするとよい。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限られるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎは２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成する。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センスアンプを７つ設けることにより、１回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて複数回の比較を行う構成も可能である。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２ｋ−１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ−１回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センスアンプを２ｋ−１個設けて、１回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくすることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書き込み動作において、フローティングとなるノードの電位を直接制御することができるので、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うことができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態４）
本実施の形態では、実施の形態２及び３とは異なる半導体装置の回路構成及び動作の一例について説明する。
半導体装置が有するメモリセルの回路図の一例を図３１に示す。図３１に示すメモリセル２４０は、ソース線ＳＬと、ビット線ＢＬと、第１信号線Ｓ１と、第２信号線Ｓ２と、ワード線ＷＬと、トランジスタ２０１と、トランジスタ２０２と、容量素子２０４とから構成されている。トランジスタ２０１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ２０２は酸化物半導体を用いて形成されている。
ここで、トランジスタ２０１のゲート電極と、トランジスタ２０２のソース電極またはドレイン電極の一方と、容量素子２０４の一方の電極とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ２０１のソース電極とは、電気的に接続され、ビット線ＢＬと、トランジスタ２０１のドレイン電極とは、電気的に接続され、第１信号線Ｓ１と、トランジスタ２０２のソース電極またはドレイン電極の他方とは、電気的に接続され、第２信号線Ｓ２と、トランジスタ２０２のゲート電極とは、電気的に接続され、ワード線ＷＬと、容量素子２０４の他方の電極とは、電気的に接続されている。
次に、図３１に示すメモリセル２４０の動作について説明する。ここでは、４値型の場合を説明する。メモリセル２４０の４状態をデータ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”とし、その時のノードＡの電位をそれぞれＶ００、Ｖ０１、Ｖ１０、Ｖ１１（Ｖ００＜Ｖ０１＜Ｖ１０＜Ｖ１１）とする。
メモリセル２４０へ書き込みを行う場合、ソース線ＳＬを０［Ｖ］、ワード線ＷＬを０［Ｖ］、ビット線ＢＬを０［Ｖ］、第２信号線Ｓ２をＶＤＤとする。データ”００ｂ”を書き込む場合には、第１信号線Ｓ１をＶ００［Ｖ］とする。データ”０１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ０１［Ｖ］とする。データ”１０ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１０［Ｖ］とする。データ”１１ｂ”を書き込む場合には、第１信号線Ｓ１をＶ１１［Ｖ］とする。このとき、トランジスタ２０１はオフ状態、トランジスタ２０２はオン状態となる。なお、書き込み終了にあたっては、第１信号線Ｓ１の電位が変化する前に、第２信号線Ｓ２を０［Ｖ］として、トランジスタ２０２をオフ状態にする。
その結果、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”書き込み後（ワード線ＷＬ電位を０［Ｖ］とする）にはトランジスタ２０１のゲート電極に接続されるノード（以下、ノードＡ）の電位がそれぞれ、約Ｖ００［Ｖ］、約Ｖ０１［Ｖ］、約Ｖ１０［Ｖ］、約Ｖ１１［Ｖ］となる。ノードＡには、第１信号線Ｓ１の電位に応じた電荷が蓄積されるが、トランジスタ２０２のオフ電流が極めて小さい、あるいは実質０であることから、トランジスタ２０１のゲート電極の電位は長時間にわたって保持される。
メモリセル２４０の読み出しを行う場合は、ソース線ＳＬを０［Ｖ］、第２信号線Ｓ２を０［Ｖ］、第１信号線Ｓ１を０［Ｖ］とし、ビット線ＢＬに接続されている読み出し回路を動作状態とする。このとき、トランジスタ２０２は、オフ状態となる。
そして、ワード線ＷＬをＶ＿ＷＬ［Ｖ］とする。メモリセル２４０のノードＡの電位は、ワード線ＷＬの電位に依存し、ワード線ＷＬの電位が高いほど、メモリセル２４０のノードＡの電位も高くなる。例えば、異なる４状態のメモリセルに対して、ワード線ＷＬの電位を低電位から高電位へと変化させると、データ”１１ｂ”のメモリセルのトランジスタ２０１が最初にオン状態となり、続いて、データ”１０ｂ”、”０１ｂ”、”００ｂ”のメモリセルが順にオン状態となる。これは、ワード線ＷＬ電位を適切に選択することで、メモリセルの状態（つまり、メモリセルのデータ）が識別可能であることを意味する。ワード線ＷＬの電位を適切に選択すると、トランジスタ２０１がオン状態のメモリセルは低抵抗状態となり、トランジスタ２０１がオフ状態のメモリセルは高抵抗状態となるから、この抵抗状態を読み出し回路によって区別することで、データ”００ｂ”、”０１ｂ”、”１０ｂ”、”１１ｂ”を読み出すことができる。
図３２に、ｍ×ｎビットの記憶容量を有する本発明の一態様に係る半導体装置のブロック回路図の他の一例を示す。
図３２に示す半導体装置は、ｍ本のワード線ＷＬ及び第２信号線Ｓ２と、ｎ本のビット線ＢＬ及び第１信号線Ｓ１と、複数のメモリセル２４０（１、１）〜２４０（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルアレイ２１０と、読み出し回路２３１や、第１信号線駆動回路２１２や、第２信号線及びワード線の駆動回路２２３や、電位生成回路２１４といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
各メモリセル例えば、メモリセル２４０（ｉ、ｊ）を考える。ここで、ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）。メモリセル２４０（ｉ、ｊ）は、ビット線ＢＬ（ｊ）、第１信号線Ｓ１（ｊ）、ワード線ＷＬ（ｉ）及び第２信号線Ｓ２（ｉ）、ソース配線ＳＬにそれぞれ接続されている。ソース配線ＳＬにはソース線電位Ｖｓ（たとえば０［Ｖ］）が印加される。また、ビット線ＢＬ（１）〜ＢＬ（ｎ）は読み出し回路２３１に、第１信号線Ｓ１（１）〜Ｓ１（ｎ）は第１信号線駆動回路２１２に、ワード線ＷＬ（１）〜ＷＬ（ｍ）及び第２信号線Ｓ２（１）〜Ｓ２（ｍ）は第２信号線Ｓ２及びワード線ＷＬの駆動回路２２３にそれぞれ接続されている。
なお、第１信号線駆動回路２１２及び電位生成回路２１４の構成はそれぞれ、図１９及び図２１に示した構成を適用すればよい。
図３３に読み出し回路の一例を示す。読み出し回路は、センスアンプ回路、フリップフロップ回路、バイアス回路２２４などを有する。バイアス回路２２４は、スイッチを介してビット線ＢＬに接続される。また、バイアス回路２２４は、センスアンプ回路の入力端子に接続される。センスアンプ回路の他方の入力端子には、参照電位Ｖｒが入力される。また、センスアンプ回路の出力端子は、フリップフロップ回路ＦＦ０、ＦＦ１の入力端子と接続されている。なお、上記スイッチは、リードイネーブル信号（ＲＥ信号）によって制御される。読み出し回路は、ビット線ＢＬと接続された、指定されたメモリセルがビット線ＢＬに出力する電位を読み出すことによりデータを読み出すことができる。ビット線ＢＬの電位はコンダクタンスに対応して変化する。なお、メモリセルのコンダクタンスを読み出すとは、メモリセルを構成するトランジスタ２０１のオン状態またはオフ状態を読み出すことをいう。
図３３に示す読み出し回路は、一のセンスアンプ回路を有し、４つの異なる状態を識別するために２回の比較を行うこととする。２回の比較は、信号ＲＥ０、ＲＥ１によって制御される。フリップフロップ回路ＦＦ０、ＦＦ１はそれぞれ信号ＲＥ０、ＲＥ１によって制御され、センスアンプ回路の出力信号の値を格納する。フリップフロップ回路ＦＦ０の出力はＤＯ［１］として、フリップフロップ回路ＦＦ１の出力はＤＯ［０］として、読み出し回路から出力される。
なお、図示した読み出し回路では、ＲＥ信号がデアサートされると、ビット線ＢＬを配線Ｖｐｃに接続しプリチャージを行う。ＲＥ信号がアサートされると、ビット線ＢＬとバイアス回路２２４が導通する。なお、プリチャージは行わなくても良い。
図３４には第２信号線Ｓ２及びワード線ＷＬの駆動回路２２３の他の一例を示す。
図３４に示す第２信号線及びワード線の駆動回路２２３はアドレス信号ＡＤＲが入力されると、アドレスが指定した行（選択行）がアサートされ、それ以外の行（非選択行）はデアサートされる。第２信号線Ｓ２は、ＷＥ信号がアサートされるとデコーダ出力に接続され、ＷＥ信号がデアサートされるとＧＮＤに接続される。選択行のワード線ＷＬは、マルチプレクサ（ＭＵＸ３）の出力Ｖ＿ＷＬに接続され、非選択行のワード線ＷＬはＧＮＤに接続される。マルチプレクサ（ＭＵＸ３）は、信号ＲＥ０、ＲＥ１、ＤＯ０の値に応じて、３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２、または、ＧＮＤのいずれかを選択する。マルチプレクサ（ＭＵＸ３）の振る舞いを表４に示す。
３種類の参照電位Ｖｒｅｆ０、Ｖｒｅｆ１、Ｖｒｅｆ２（Ｖｒｅｆ０＜Ｖｅｒｆ１＜Ｖｒｅｆ２）について説明する。Ｖｒｅｆ０としては、ワード線ＷＬの電位として選択された場合に、データ”００ｂ”のメモリセルのトランジスタ２０１をオフ状態とし、データ”０１ｂ”のメモリセルのトランジスタ２０１をオン状態とする電位を選択する。また、Ｖｒｅｆ１としては、ワード線ＷＬの電位として選択された場合に、データ”０１ｂ”のメモリセルのトランジスタ２０１をオフ状態とし、データ”１０ｂ”のメモリセルのトランジスタ２０１をオン状態とする電位を選択する。また、Ｖｒｅｆ２としては、ワード線ＷＬの電位として選択された場合に、データ”１０ｂ”のメモリセルのトランジスタ２０１をオフ状態とし、データ”１１ｂ”のメモリセルのトランジスタ２０１をオン状態とする電位を選択する。
本読み出し回路は、２回の比較を行うことで読み出しを行う。１回目はＶｒｅｆ１を用いて比較を行う。２回目は、Ｖｒｅｆ１を用いた比較結果ＦＦ０が”０”であればＶｒｅｆ２を用いて比較を行い、”１”であればＶｒｅｆ０を用いて比較を行う。このようにすることで、４つの状態を２回の比較によって読み出すことが可能となる。
書き込み動作のタイミングチャートは、図２５（Ａ）と同様である。また、読み出し動作のタイミングチャートの一例を図３５に示す。図に示すのは、メモリセルからデータ”１０ｂ”を読み出す場合のタイミングチャートである。ＲＥ０、ＲＥ１がアサートされる期間では、それぞれ選択されたワード線ＷＬにＶｒｅｆ１、Ｖｒｅｆ２が入力され、センスアンプ回路での比較結果が、フリップフロップ回路ＦＦ０、ＦＦ１にそれぞれ格納される。メモリセルのデータが”１０ｂ”の場合には、フリップフロップ回路ＦＦ０、ＦＦ１の値は”１”、”０”となる。なお、第１信号線Ｓ１、第２信号線Ｓ２は０［Ｖ］である。
具体的な動作電位（電圧）の一例を示す。例えば、トランジスタ２０１のしきい値電圧Ｖｔｈ＝２．２Ｖとする。ノードＡの電位は、ワード線ＷＬ−ノードＡ間容量Ｃ１と、トランジスタ２０２のゲート容量Ｃ２に依存するが、ここでは、一例として、トランジスタ２０２がオフ状態でＣ１／Ｃ２＞＞１、オン状態でＣ１／Ｃ２＝１であるとする。図３６には、ソース線ＳＬが０［Ｖ］のときの、ノードＡの電位とワード線ＷＬ電位の関係を示す。図３６より、例えば、書き込み時のデータ”００ｂ”のノードＡ電位を０Ｖ、データ”０１ｂ”のノードＡ電位を０．８Ｖ、データ”１０ｂ”のノードＡ電位を１．２Ｖ、データ”１１ｂ”のノードＡ電位を１．６Ｖとした場合、参照電位はＶｒｅｆ０＝０．６Ｖ、Ｖｒｅｆ１＝１．０Ｖ、Ｖｒｅｆ２＝１．４Ｖとするとよいことがわかる。
なお、書き込み後（ワード線ＷＬ電位が０［Ｖ］）のトランジスタ２０１のノードＡの電位は、トランジスタ２０１のしきい値電圧以下とするのが好適である。
また、本実施の形態では、第１信号線Ｓ１をビット線ＢＬ方向（列方向）に配置し、第２信号線Ｓ２をワード線ＷＬ方向（行方向）に配置する構成としたが、必ずしもこれに限られるものではない。例えば、第１信号線Ｓ１をワード線ＷＬ方向（行方向）に配置し、第２信号線Ｓ２をビット線ＢＬ方向（列方向）に配置する構成としてもよい。その場合、第１の信号線Ｓ１が接続される駆動回路及び第２の信号線Ｓ２が接続される駆動回路は適宜配置すればよい。
本実施の形態では、４値のメモリセルの動作、つまり、１つのメモリセルに４つの異なる状態のいずれかを書き込み、また、読み出す場合について説明したが、回路構成を適宜変更することで、ｎ値のメモリセルの動作、つまり、任意のｎの異なる状態のいずれか（ｎは２以上の整数）の書き込み及び読み出しが可能である。
例えば、８値のメモリセルでは、２値の場合と比較して、メモリ容量は３倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を８種類準備して、８つの状態を生成する。読み出しでは、８つの状態を区別することが可能な７種類の参照電位を準備する。読み出しでは、センスアンプを１つ設け、７回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数を３回に減らすことも可能である。
一般に、２ｋ（ｋは１以上の整数）値のメモリセルでは、２値の場合と比較して、メモリ容量はｋ倍となる。書き込みでは、ノードＡの電位を決める書き込み電位を２ｋ種類準備して、２ｋ個の状態を生成する。読み出しでは、２ｋ個の状態を区別することが可能な２ｋ−１種類の参照電位を準備するとよい。センスアンプを１つ設けて２ｋ−１回の比較を行って読み出すことが可能である。また、比較結果をフィードバックすることで、比較回数をｋ回に減らすことも可能である。ソース線ＳＬを駆動する読み出し方式では、センスアンプを２ｋ−１個設けて、１回の比較で読み出すこともできる。また、複数個のセンスアンプを設けて、複数回の比較を行う構成も可能である。
本実施の形態に係る半導体装置は、トランジスタ２０２の低オフ電流特性により、極めて長時間にわたり情報を保持することが可能である。つまり、ＤＲＡＭなどで必要とされるリフレッシュ動作が不要であり、消費電力を抑制することができる。また、実質的な不揮発性の記憶装置として用いることが可能である。
また、トランジスタ２０２のスイッチング動作によって情報の書き込みなどを行うため、高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン、オフによって、情報の書き込みや消去が行われるため、高速な動作も容易に実現しうる。また、トランジスタに入力する電位を制御することで情報を直接書き換えることが可能である。これにより、フラッシュメモリなどにおいて必要とされる消去動作が不要であり、消去動作に起因する動作速度の低下を抑制することができる。
また、酸化物半導体以外の材料を用いたトランジスタは十分な高速動作が可能なため、これを用いることにより、記憶内容の読み出しを高速に行うことが可能である。
また、本実施の形態に係る半導体装置は多値型なので、面積あたりの記憶容量を大きくすることができる。よって、半導体装置の小型化、高集積化を図ることができる。また、書き込み動作において、フローティングとなるノードの電位を直接制御することができるので、多値型のメモリに要求される高精度の半導体装置のしきい値電圧制御を容易に行うことができる。また、これにより、多値型のメモリに要求される書き込み後の状態確認を省くこともできるので、その場合は書き込みに掛かる時間を短縮することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で得られる半導体装置を搭載した電子機器の例について図３７を用いて説明する。先の実施の形態で得られる半導体装置は、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、当該半導体装置を用いて新たな構成の電子機器を提供することが可能である。なお、先の実施の形態に係る半導体装置は、集積化されて回路基板などに実装され、各電子機器の内部に搭載されることになる。
図３７（Ａ）は、先の実施の形態に係る半導体装置を含むノート型のパーソナルコンピュータであり、本体３０１、筐体３０２、表示部３０３、キーボード３０４などによって構成されている。本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をノート型のパーソナルコンピュータに適用することは好適である。
図３７（Ｂ）は、先の実施の形態に係る半導体装置を含む携帯情報端末（ＰＤＡ）であり、本体３１１には表示部３１３と、外部インターフェイス３１５と、操作ボタン３１４等が設けられている。また操作用の付属品としてスタイラス３１２がある。本発明の一態様に係る半導体装置をＰＤＡに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をＰＤＡに適用することは好適である。
図３７（Ｃ）には、先の実施の形態に係る半導体装置を含む電子ペーパーの一例として、電子書籍３２０を示す。電子書籍３２０は、筐体３２１および筐体３２３の２つの筐体で構成されている。筐体３２１および筐体３２３は、軸部３３７により一体とされており、該軸部３３７を軸として開閉動作を行うことができる。このような構成により、電子書籍３２０は、紙の書籍のように用いることが可能である。本発明の一態様に係る半導体装置を電子ペーパーに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を電子ペーパーに適用することは好適である。
筐体３２１には表示部３２５が組み込まれ、筐体３２３には表示部３２７が組み込まれている。表示部３２５および表示部３２７は、続き画面を表示する構成としてもよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とすることで、例えば右側の表示部（図３７（Ｃ）では表示部３２５）に文章を表示し、左側の表示部（図３７（Ｃ）では表示部３２７）に画像を表示することができる。
また、図３７（Ｃ）では、筐体３２１に操作部などを備えた例を示している。例えば、筐体３２１は、電源３３１、操作キー３３３、スピーカー３３５などを備えている。操作キー３３３により、頁を送ることができる。なお、筐体の表示部と同一面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成としてもよい。さらに、電子書籍３２０は、電子辞書としての機能を持たせた構成としてもよい。
また、電子書籍３２０は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
なお、電子ペーパーは、情報を表示するものであればあらゆる分野に適用することが可能である。例えば、電子書籍以外にも、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおける表示などに適用することができる。
図３７（Ｄ）は、先の実施の形態に係る半導体装置を含む携帯電話機である。当該携帯電話機は、筐体３４０および筐体３４１の二つの筐体で構成されている。筐体３４１は、表示パネル３４２、スピーカー３４３、マイクロフォン３４４、ポインティングデバイス３４６、カメラ用レンズ３４７、外部接続端子３４８などを備えている。また、筐体３４１は、当該携帯電話機の充電を行う太陽電池セル３４９、外部メモリスロット３５０などを備えている。また、アンテナは筐体３４１内部に内蔵されている。本発明の一態様に係る半導体装置を携帯電話機に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置を携帯電話機に適用することは好適である。
表示パネル３４２はタッチパネル機能を備えており、図３７（Ｄ）には映像表示されている複数の操作キー３４５を点線で示している。なお、当該携帯電話は、太陽電池セル３４９で出力される電圧を各回路に必要な電圧に昇圧するための昇圧回路を実装している。また、上記構成に加えて、非接触ＩＣチップ、小型記録装置などを内蔵した構成とすることもできる。
表示パネル３４２は、使用形態に応じて表示の方向が適宜変化する。また、表示パネル３４２と同一面上にカメラ用レンズ３４７を備えているため、テレビ電話が可能である。スピーカー３４３およびマイクロフォン３４４は音声通話に限らず、テレビ電話、録音、再生などが可能である。さらに、筐体３４０と筐体３４１はスライドし、図３７（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。
外部接続端子３４８はＡＣアダプタやＵＳＢケーブルなどの各種ケーブルと接続可能であり、充電やデータ通信が可能になっている。また、外部メモリスロット３５０に記録媒体を挿入し、より大量のデータの保存および移動に対応できる。また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであってもよい。
図３７（Ｅ）は、先の実施の形態に係る半導体装置を含むデジタルカメラである。当該デジタルカメラは、本体３６１、表示部（Ａ）３６７、接眼部３６３、操作スイッチ３６４、表示部（Ｂ）３６５、バッテリー３６６などによって構成されている。本発明の一態様に係る半導体装置をデジタルカメラに適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をデジタルカメラに適用することは好適である。
図３７（Ｆ）は、先の実施の形態に係る半導体装置を含むテレビジョン装置である。テレビジョン装置３７０では、筐体３７１に表示部３７３が組み込まれている。表示部３７３により、映像を表示することが可能である。なお、ここでは、スタンド３７５により筐体３７１を支持した構成を示している。
テレビジョン装置３７０の操作は、筐体３７１が備える操作スイッチや、別体のリモコン操作機３８０により行うことができる。リモコン操作機３８０が備える操作キー３７９により、チャンネルや音量の操作を行うことができ、表示部３７３に表示される映像を操作することができる。また、リモコン操作機３８０に、当該リモコン操作機３８０から出力する情報を表示する表示部３７７を設ける構成としてもよい。本発明の一態様に係る半導体装置をテレビジョン装置に適用することで、電力の供給がない場合でも、情報を保持することが可能である。また、書き込み、消去に伴う劣化が生じない。さらに、その動作も高速である。このため、本発明の一態様に係る半導体装置をテレビジョン装置に適用することは好適である。
なお、テレビジョン装置３７０は、受信機やモデムなどを備えた構成とするのが好適である。受信機により、一般のテレビ放送の受信を行うことができる。また、モデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことが可能である。
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１１０ａ ゲート電極
１１２ 絶縁層
１１４ 不純物領域
１１６ チャネル形成領域
１１８ サイドウォール絶縁層
１２０ 高濃度不純物領域
１２２ 金属層
１２４ 金属化合物領域
１２６ 層間絶縁層
１２８ 層間絶縁層
１３０ａ ソース電極またはドレイン電極
１３０ｂ ソース電極またはドレイン電極
１３０ｃ 電極
１３２ 絶縁層
１３４ 導電層
１３６ａ 電極
１３６ｂ 電極
１３６ｃ 電極
１３６ｄ ゲート電極
１３８ ゲート絶縁層
１４０ 酸化物半導体層
１４２ａ ソース電極またはドレイン電極
１４２ｂ ソース電極またはドレイン電極
１４４ 保護絶縁層
１４６ 層間絶縁層
１４８ 導電層
１５０ａ 電極
１５０ｂ 電極
１５０ｃ 電極
１５０ｄ 電極
１５０ｅ 電極
１５２ 絶縁層
１５４ａ 電極
１５４ｂ 電極
１５４ｃ 電極
１５４ｄ 電極
１６０ トランジスタ
１６２ トランジスタ
２００ メモリセル
２０１ トランジスタ
２０２ トランジスタ
２０３ トランジスタ
２０４ 容量素子
２０５ 容量素子
２１０ メモリセルアレイ
２１１ 読み出し回路
２１２ 信号線駆動回路
２１３ 駆動回路
２１４ 電位生成回路
２１５ デコーダ
２１６ トランジスタ
２１７ トランジスタ
２１８ トランジスタ
２１９ 昇圧回路
２２０ アナログバッファ
２２１ 読み出し回路
２２３ 駆動回路
２２４ バイアス回路
２２５ 参照セル
２２５ａ 参照セル
２２５ｂ 参照セル
２２５ｃ 参照セル
２２９ 論理回路
２３１ 読み出し回路
２４０ メモリセル
３０１ 本体
３０２ 筐体
３０３ 表示部
３０４ キーボード
３１１ 本体
３１２ スタイラス
３１３ 表示部
３１４ 操作ボタン
３１５ 外部インターフェイス
３２０ 電子書籍
３２１ 筐体
３２３ 筐体
３２５ 表示部
３２７ 表示部
３３１ 電源
３３３ 操作キー
３３５ スピーカー
３３７ 軸部
３４０ 筐体
３４１ 筐体
３４２ 表示パネル
３４３ スピーカー
３４４ マイクロフォン
３４５ 操作キー
３４６ ポインティングデバイス
３４７ カメラ用レンズ
３４８ 外部接続端子
３４９ 太陽電池セル
３５０ 外部メモリスロット
３６１ 本体
３６３ 接眼部
３６４ 操作スイッチ
３６５ 表示部（Ｂ）
３６６ バッテリー
３６７ 表示部（Ａ）
３７０ テレビジョン装置
３７１ 筐体
３７３ 表示部
３７５ スタンド
３７７ 表示部
３７９ 操作キー
３８０ リモコン操作機
４０２ ダイオード
４０４ ダイオード
４０６ ダイオード
４０８ ダイオード
４１０ ダイオード
４１２ 容量素子
４１４ 容量素子
４１６ 容量素子
４１８ 容量素子
４２０ 容量素子

Claims (12)

  1. ソース線と、
    ビット線と、
    第１信号線と、
    複数の第２信号線と、
    複数のワード線と、
    前記ソース線と、前記ビット線との間に、並列に接続された複数のメモリセルと、
    アドレス信号が入力され、前記複数のメモリセルのうち前記アドレス信号によって指定されたメモリセルを選択するように、前記複数の第２信号線および前記複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、
    複数の書き込み電位のいずれかを選択して前記第１信号線に出力する、第１信号線の駆動回路と、
    前記ビット線の電位と複数の参照電位とが入力され、前記ビット線の電位と、前記複数の参照電位とを比較してデータを読み出す読み出し回路と、
    前記複数の書き込み電位および前記複数の参照電位を生成して前記第１信号線の駆動回路および前記読み出し回路に供給する、電位生成回路と、
    前記電位生成回路に電位を供給する昇圧回路と、
    を有し、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、
    を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは酸化物半導体層を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記第１のドレイン電極と、前記第３のソース電極とは、電気的に接続され、
    前記ビット線と、前記第３のドレイン電極とは、電気的に接続され、
    前記第１信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記複数の第２信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記複数のワード線の一と、前記第３のゲート電極とは電気的に接続された半導体装置。
  2. 前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、に電気的に接続された容量素子を有する請求項１に記載の半導体装置。
  3. ソース線と、
    ビット線と、
    第１信号線と、
    複数の第２信号線と、
    複数のワード線と、
    前記ソース線と、前記ビット線との間に、並列に接続された複数のメモリセルと、
    アドレス信号が入力され、前記複数のメモリセルのうち前記アドレス信号によって指定されたメモリセルを選択するように、前記複数の第２信号線および前記複数のワード線を駆動する、第２信号線およびワード線の駆動回路と、
    複数の書き込み電位のいずれかを選択して前記第１信号線に出力する、第１信号線の駆動回路と、
    前記ビット線の電位と複数の参照電位が入力され、参照メモリセルを有し、前記指定されたメモリセルのコンダクタンスと、前記参照メモリセルのコンダクタンスとを比較してデータを読み出す読み出し回路と、
    前記複数の書き込み電位および前記複数の参照電位を生成して前記第１信号線の駆動回路および前記読み出し回路に供給する、電位生成回路と、
    前記電位生成回路に電位を供給する昇圧回路と、
    を有し、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    第３のゲート電極、第３のソース電極、および第３のドレイン電極を有する第３のトランジスタと、
    を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは酸化物半導体層を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方とは、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記第１のドレイン電極と、前記第３のソース電極とは、電気的に接続され、
    前記ビット線と、前記第３のドレイン電極とは、電気的に接続され、
    前記第１信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記複数の第２信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記複数のワード線の一と、前記第３のゲート電極とは電気的に接続された半導体装置。
  4. ソース線と、
    ビット線と、
    第１信号線と、
    複数の第２信号線と、
    複数のワード線と、
    前記ソース線と、前記ビット線との間に、並列に接続された複数のメモリセルと、
    アドレス信号と複数の参照電位とが入力され、前記複数のメモリセルのうち前記アドレス信号によって指定されたメモリセルを選択するように、前記複数の第２信号線および前記複数のワード線を駆動し、選択された一のワード線に前記複数の参照電位のいずれかを選択して出力する、第２信号線およびワード線の駆動回路と、
    複数の書き込み電位のいずれかを選択して前記第１信号線に出力する、第１信号線の駆動回路と、
    前記ビット線と接続された、前記指定されたメモリセルのコンダクタンスを読み出すことによりデータを読み出す読み出し回路と、
    前記複数の書き込み電位および前記複数の参照電位を生成して前記第１信号線の駆動回路および前記読み出し回路に供給する、電位生成回路と、
    前記電位生成回路に電位を供給する昇圧回路と、
    を有し、
    前記複数のメモリセルの一は、
    第１のゲート電極、第１のソース電極、および第１のドレイン電極を有する第１のトランジスタと、
    第２のゲート電極、第２のソース電極、および第２のドレイン電極を有する第２のトランジスタと、
    容量素子と、
    を有し、
    前記第１のトランジスタは、半導体材料を含む基板に設けられ、
    前記第２のトランジスタは酸化物半導体層を含んで構成され、
    前記第１のゲート電極と、前記第２のソース電極または前記第２のドレイン電極の一方と、前記容量素子の一方の電極は、電気的に接続され、
    前記ソース線と、前記第１のソース電極とは、電気的に接続され、
    前記ビット線と、前記第１のドレイン電極とは、電気的に接続され、
    前記第１信号線と、前記第２のソース電極または前記第２のドレイン電極の他方とは、電気的に接続され、
    前記複数の第２信号線の一と、前記第２のゲート電極とは、電気的に接続され、
    前記複数のワード線の一と、前記容量素子の他方の電極とは電気的に接続された半導体装置。
  5. 前記第１のトランジスタは、
    半導体材料を含む基板に設けられたチャネル形成領域と、前記チャネル形成領域を挟むように設けられた不純物領域と、前記チャネル形成領域上の第１のゲート絶縁層と、前記第１のゲート絶縁層上の第１のゲート電極と、前記不純物領域と電気的に接続する第１のソース電極および第１のドレイン電極と、を有する請求項１乃至請求項４のいずれか一に記載の半導体装置。
  6. 前記第２のトランジスタは、
    前記半導体材料を含む基板上の第２のゲート電極と、前記第２のゲート電極上の第２のゲート絶縁層と、前記第２のゲート絶縁層上の酸化物半導体層と、前記酸化物半導体層と電気的に接続する第２のソース電極および第２のドレイン電極と、を有する請求項１乃至請求項５のいずれか一に記載の半導体装置。
  7. 前記半導体材料を含む基板は、単結晶半導体基板またはＳＯＩ基板である、請求項１乃至請求項６のいずれか一に記載の半導体装置。
  8. 前記半導体材料はシリコンである、請求項１乃至請求項７のいずれか一に記載の半導体装置。
  9. 前記酸化物半導体層は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を含んでなる、請求項１乃至請求項８のいずれか一に記載の半導体装置。
  10. 前記酸化物半導体層は、Ｉｎ２Ｇａ２ＺｎＯ７の結晶を含んでなる、請求項１乃至請求項９のいずれか一に記載の半導体装置。
  11. 前記酸化物半導体層の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下である、請求項１乃至請求項１０のいずれか一に記載の半導体装置。
  12. 前記第２のトランジスタのオフ電流は１×１０−１３Ａ以下である、請求項１乃至請求項１１のいずれか一に記載の半導体装置。
JP2010256904A 2009-11-20 2010-11-17 半導体装置 Expired - Fee Related JP5706136B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2010256904A JP5706136B2 (ja) 2009-11-20 2010-11-17 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009264623 2009-11-20
JP2009264623 2009-11-20
JP2010256904A JP5706136B2 (ja) 2009-11-20 2010-11-17 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015036252A Division JP2015144293A (ja) 2009-11-20 2015-02-26 半導体装置

Publications (3)

Publication Number Publication Date
JP2011129900A true JP2011129900A (ja) 2011-06-30
JP2011129900A5 JP2011129900A5 (ja) 2013-12-26
JP5706136B2 JP5706136B2 (ja) 2015-04-22

Family

ID=44059540

Family Applications (10)

Application Number Title Priority Date Filing Date
JP2010256904A Expired - Fee Related JP5706136B2 (ja) 2009-11-20 2010-11-17 半導体装置
JP2015036252A Withdrawn JP2015144293A (ja) 2009-11-20 2015-02-26 半導体装置
JP2016201639A Withdrawn JP2017016731A (ja) 2009-11-20 2016-10-13 半導体装置
JP2017202503A Withdrawn JP2018045756A (ja) 2009-11-20 2017-10-19 半導体装置
JP2019161582A Active JP6978473B2 (ja) 2009-11-20 2019-09-04 半導体装置
JP2021184061A Active JP7256246B2 (ja) 2009-11-20 2021-11-11 半導体装置
JP2023054482A Active JP7502516B2 (ja) 2009-11-20 2023-03-30 半導体装置
JP2023211473A Active JP7665721B2 (ja) 2009-11-20 2023-12-14 半導体装置
JP2024100237A Withdrawn JP2024111241A (ja) 2009-11-20 2024-06-21 半導体装置
JP2025133542A Pending JP2025156576A (ja) 2009-11-20 2025-08-08 半導体装置

Family Applications After (9)

Application Number Title Priority Date Filing Date
JP2015036252A Withdrawn JP2015144293A (ja) 2009-11-20 2015-02-26 半導体装置
JP2016201639A Withdrawn JP2017016731A (ja) 2009-11-20 2016-10-13 半導体装置
JP2017202503A Withdrawn JP2018045756A (ja) 2009-11-20 2017-10-19 半導体装置
JP2019161582A Active JP6978473B2 (ja) 2009-11-20 2019-09-04 半導体装置
JP2021184061A Active JP7256246B2 (ja) 2009-11-20 2021-11-11 半導体装置
JP2023054482A Active JP7502516B2 (ja) 2009-11-20 2023-03-30 半導体装置
JP2023211473A Active JP7665721B2 (ja) 2009-11-20 2023-12-14 半導体装置
JP2024100237A Withdrawn JP2024111241A (ja) 2009-11-20 2024-06-21 半導体装置
JP2025133542A Pending JP2025156576A (ja) 2009-11-20 2025-08-08 半導体装置

Country Status (5)

Country Link
US (6) US8339828B2 (ja)
JP (10) JP5706136B2 (ja)
KR (7) KR101811999B1 (ja)
TW (7) TWI579976B (ja)
WO (1) WO2011062058A1 (ja)

Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257203A (ja) * 2011-04-15 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2013138196A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
KR20130129125A (ko) * 2012-05-18 2013-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 기억 장치의 구동 방법
JP2013251894A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス
JP2014007737A (ja) * 2012-05-30 2014-01-16 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス
JP2014199708A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2015008030A (ja) * 2013-05-30 2015-01-15 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP2015046576A (ja) * 2013-06-27 2015-03-12 株式会社半導体エネルギー研究所 半導体装置
JP2015156640A (ja) * 2014-01-17 2015-08-27 株式会社半導体エネルギー研究所 情報処理装置およびその駆動方法
JP2016051496A (ja) * 2014-08-29 2016-04-11 株式会社半導体エネルギー研究所 半導体装置
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2018121061A (ja) * 2018-02-14 2018-08-02 株式会社半導体エネルギー研究所 半導体装置
JP2019216277A (ja) * 2013-10-22 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
JP2020004474A (ja) * 2014-11-21 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
JP2020150549A (ja) * 2012-05-25 2020-09-17 株式会社半導体エネルギー研究所 半導体装置
JP2021040146A (ja) * 2012-04-30 2021-03-11 株式会社半導体エネルギー研究所 半導体装置
JP7381679B1 (ja) 2022-09-13 2023-11-15 華邦電子股▲ふん▼有限公司 電圧生成回路及び半導体記憶装置
JP7507905B2 (ja) 2022-03-03 2024-06-28 台湾積體電路製造股▲ふん▼有限公司 部分和に基づいた低減した読取エネルギーの使用

Families Citing this family (113)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2916031A (en) * 1955-11-17 1959-12-08 John B Parsons Reverse gear operating system for marine engines
KR20260036405A (ko) * 2009-10-29 2026-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
EP2494597A4 (en) * 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062058A1 (en) 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2513966B1 (en) 2009-12-18 2020-09-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP3550604A1 (en) 2009-12-25 2019-10-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101473684B1 (ko) 2009-12-25 2014-12-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8780629B2 (en) 2010-01-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
KR101921618B1 (ko) * 2010-02-05 2018-11-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101862823B1 (ko) 2010-02-05 2018-05-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
WO2011096262A1 (en) 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8664658B2 (en) 2010-05-14 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8416622B2 (en) 2010-05-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Driving method of a semiconductor device with an inverted period having a negative potential applied to a gate of an oxide semiconductor transistor
WO2011162104A1 (en) * 2010-06-25 2011-12-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
WO2012002186A1 (en) 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101850567B1 (ko) 2010-07-16 2018-04-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI545587B (zh) * 2010-08-06 2016-08-11 半導體能源研究所股份有限公司 半導體裝置及驅動半導體裝置的方法
US8582348B2 (en) 2010-08-06 2013-11-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
US8422272B2 (en) 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
JP5727892B2 (ja) 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8339837B2 (en) 2010-08-26 2012-12-25 Semiconductor Energy Laboratory Co., Ltd. Driving method of semiconductor device
WO2012029637A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
TWI608486B (zh) 2010-09-13 2017-12-11 半導體能源研究所股份有限公司 半導體裝置
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
JP5852874B2 (ja) * 2010-12-28 2016-02-03 株式会社半導体エネルギー研究所 半導体装置
US9048142B2 (en) 2010-12-28 2015-06-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8735892B2 (en) 2010-12-28 2014-05-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device using oxide semiconductor
TWI492368B (zh) 2011-01-14 2015-07-11 半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
WO2012121265A1 (en) 2011-03-10 2012-09-13 Semiconductor Energy Laboratory Co., Ltd. Memory device and method for manufacturing the same
JP5839474B2 (ja) 2011-03-24 2016-01-06 株式会社半導体エネルギー研究所 信号処理回路
US8686486B2 (en) 2011-03-31 2014-04-01 Semiconductor Energy Laboratory Co., Ltd. Memory device
US9111795B2 (en) 2011-04-29 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with capacitor connected to memory element through oxide semiconductor film
JP6091083B2 (ja) 2011-05-20 2017-03-08 株式会社半導体エネルギー研究所 記憶装置
JP6013682B2 (ja) 2011-05-20 2016-10-25 株式会社半導体エネルギー研究所 半導体装置の駆動方法
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
JP2013016243A (ja) * 2011-06-09 2013-01-24 Semiconductor Energy Lab Co Ltd 記憶装置
KR101933741B1 (ko) 2011-06-09 2018-12-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 캐시 메모리 및 캐시 메모리의 구동 방법
JP6005401B2 (ja) * 2011-06-10 2016-10-12 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8841675B2 (en) 2011-09-23 2014-09-23 Semiconductor Energy Laboratory Co., Ltd. Minute transistor
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8637864B2 (en) 2011-10-13 2014-01-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
JP6053490B2 (ja) 2011-12-23 2016-12-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9312257B2 (en) 2012-02-29 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US20150056743A1 (en) * 2012-03-12 2015-02-26 Mitsubishi Electric Corporation Manufacturing method of solar cell
US9208849B2 (en) 2012-04-12 2015-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device, and electronic device
JP6250955B2 (ja) 2012-05-25 2017-12-20 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US9286953B2 (en) 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP2014195243A (ja) 2013-02-28 2014-10-09 Semiconductor Energy Lab Co Ltd 半導体装置
WO2014142043A1 (en) 2013-03-14 2014-09-18 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
US9612795B2 (en) 2013-03-14 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Data processing device, data processing method, and computer program
TWI618058B (zh) * 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP6516978B2 (ja) 2013-07-17 2019-05-22 株式会社半導体エネルギー研究所 半導体装置
JP2015084418A (ja) 2013-09-23 2015-04-30 株式会社半導体エネルギー研究所 半導体装置
JP6570817B2 (ja) 2013-09-23 2019-09-04 株式会社半導体エネルギー研究所 半導体装置
US9383407B2 (en) * 2013-10-16 2016-07-05 Apple Inc. Instantaneous IR drop measurement circuit
US9349418B2 (en) 2013-12-27 2016-05-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
KR102251177B1 (ko) * 2014-02-24 2021-05-12 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
US10074576B2 (en) * 2014-02-28 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
JP6560508B2 (ja) * 2014-03-13 2019-08-14 株式会社半導体エネルギー研究所 半導体装置
US9716100B2 (en) 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
CN105097793B (zh) * 2014-04-22 2018-03-16 中芯国际集成电路制造(北京)有限公司 一种集成电路的设计方法和集成电路
WO2015170220A1 (en) * 2014-05-09 2015-11-12 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
JP6525722B2 (ja) 2014-05-29 2019-06-05 株式会社半導体エネルギー研究所 記憶装置、電子部品、及び電子機器
JP6562359B2 (ja) * 2014-06-17 2019-08-21 パナソニックＩｐマネジメント株式会社 半導体装置
JP6667267B2 (ja) 2014-12-08 2020-03-18 株式会社半導体エネルギー研究所 半導体装置
JP6689062B2 (ja) 2014-12-10 2020-04-28 株式会社半導体エネルギー研究所 半導体装置
US9583177B2 (en) 2014-12-10 2017-02-28 Semiconductor Energy Laboratory Co., Ltd. Memory device and semiconductor device including memory device
WO2016092416A1 (en) 2014-12-11 2016-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, and electronic device
US10522693B2 (en) 2015-01-16 2019-12-31 Semiconductor Energy Laboratory Co., Ltd. Memory device and electronic device
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
KR20160117222A (ko) 2015-03-30 2016-10-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 검사 방법
US9589611B2 (en) 2015-04-01 2017-03-07 Semiconductor Energy Laboratory Co., Ltd. Memory device, semiconductor device, and electronic device
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
JP6773453B2 (ja) * 2015-05-26 2020-10-21 株式会社半導体エネルギー研究所 記憶装置及び電子機器
WO2017068478A1 (en) 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
US9773787B2 (en) 2015-11-03 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, memory device, electronic device, or method for driving the semiconductor device
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
US20170338252A1 (en) * 2016-05-17 2017-11-23 Innolux Corporation Display device
KR102330605B1 (ko) * 2016-06-22 2021-11-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2018004667A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Two transistor memory cell using high mobility metal oxide semiconductors
WO2018004663A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Two transistor memory cell with metal oxide semiconductors and silicon transistors
WO2018004659A1 (en) * 2016-07-01 2018-01-04 Intel Corporation Three transistor memory cell with metal oxide semiconductors and si transistors
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
KR102421299B1 (ko) * 2016-09-12 2022-07-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치, 이의 구동 방법, 반도체 장치, 전자 부품, 및 전자 기기
JP6963463B2 (ja) 2016-11-10 2021-11-10 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
KR102673490B1 (ko) 2016-11-28 2024-06-11 삼성전자주식회사 부분 읽기 동작을 수행하는 불휘발성 메모리 장치 및 그것의 읽기 방법
KR102565380B1 (ko) * 2016-12-07 2023-08-10 삼성디스플레이 주식회사 박막 트랜지스터 기판
US10319453B2 (en) * 2017-03-16 2019-06-11 Intel Corporation Board level leakage testing for memory interface
WO2018182666A1 (en) * 2017-03-31 2018-10-04 Intel Corporation Gate for a transistor
KR20200009023A (ko) 2017-05-19 2020-01-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 또는 기억 장치
US10186492B1 (en) * 2017-07-18 2019-01-22 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and manufacturing method thereof
CN109032405B (zh) * 2018-07-06 2021-09-21 京东方科技集团股份有限公司 一种显示面板、显示装置及显示面板的制作方法
US20200091156A1 (en) * 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors
US11735134B2 (en) 2019-02-05 2023-08-22 Semiconductor Energy Laboratory Co., Ltd. Display apparatus and electronic device
US11929415B2 (en) * 2019-06-20 2024-03-12 Intel Corporation Thin film transistors with offset source and drain structures and process for forming such
KR102746536B1 (ko) 2019-10-08 2024-12-23 주식회사 엘지에너지솔루션 배터리 운반 장치
US11646379B2 (en) * 2020-06-23 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Dual-layer channel transistor and methods of forming same
WO2022043826A1 (ja) 2020-08-27 2022-03-03 株式会社半導体エネルギー研究所 半導体装置、表示装置、及び電子機器
US12581637B2 (en) 2021-03-05 2026-03-17 Applied Materials Inc. Methods and structures for three-dimensional dynamic random-access memory
KR20240093546A (ko) 2021-10-27 2024-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN118251010B (zh) * 2024-05-11 2025-02-28 北京超弦存储器研究院 半导体器件及其制造方法、电子设备

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737393A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 多値メモリ
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
JPH08245220A (ja) * 1994-06-10 1996-09-24 Hoya Corp 導電性酸化物およびそれを用いた電極
JP2001044297A (ja) * 1999-07-29 2001-02-16 Sony Corp 半導体装置
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
JP2005243059A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体集積回路
US20060164876A1 (en) * 2003-09-25 2006-07-27 Infineon Technologies Ag Multi-transistor memory cells
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009004787A (ja) * 2007-06-22 2009-01-08 Samsung Electronics Co Ltd Ｚｎ酸化物系薄膜トランジスタとその製造方法、及びＺｎ酸化物のエッチング溶液とその製造方法
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2009164393A (ja) * 2008-01-08 2009-07-23 Canon Inc アモルファス酸化物及び電界効果型トランジスタ

Family Cites Families (195)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6034199B2 (ja) 1980-12-20 1985-08-07 株式会社東芝 半導体記憶装置
DE3171836D1 (en) * 1980-12-08 1985-09-19 Toshiba Kk Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
US5366922A (en) 1989-12-06 1994-11-22 Seiko Instruments Inc. Method for producing CMOS transistor
US7071910B1 (en) * 1991-10-16 2006-07-04 Semiconductor Energy Laboratory Co., Ltd. Electrooptical device and method of driving and manufacturing the same
JP2775040B2 (ja) 1991-10-29 1998-07-09 株式会社 半導体エネルギー研究所 電気光学表示装置およびその駆動方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP2007189235A (ja) * 1993-07-26 2007-07-26 Seiko Epson Corp 薄膜半導体装置及び表示システム
DE69431636T2 (de) 1993-07-26 2003-06-26 Seiko Epson Corp., Tokio/Tokyo Dünnschicht-Halbleiteranordnung, ihre Herstellung und Anzeigsystem
JP3836166B2 (ja) * 1993-11-22 2006-10-18 株式会社半導体エネルギー研究所 ２層構造のトランジスタおよびその作製方法
JPH07201173A (ja) * 1993-12-28 1995-08-04 Matsushita Electron Corp 半導体装置
JP3565613B2 (ja) * 1995-03-20 2004-09-15 株式会社ルネサステクノロジ 半導体集積回路装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
WO1997006554A2 (en) * 1995-08-03 1997-02-20 Philips Electronics N.V. Semiconductor device provided with transparent switching element
US5687114A (en) * 1995-10-06 1997-11-11 Agate Semiconductor, Inc. Integrated circuit for storage and retrieval of multiple digital bits per nonvolatile memory cell
JP3392604B2 (ja) * 1995-11-14 2003-03-31 株式会社東芝 不揮発性半導体記憶装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
US5724284A (en) * 1996-06-24 1998-03-03 Advanced Micro Devices, Inc. Multiple bits-per-cell flash shift register page buffer
JP4103968B2 (ja) * 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
KR100234700B1 (ko) 1996-11-27 1999-12-15 김영환 반도체 소자의 제조방법
JP3424891B2 (ja) * 1996-12-27 2003-07-07 三洋電機株式会社 薄膜トランジスタの製造方法および表示装置
JP3544815B2 (ja) * 1997-02-27 2004-07-21 株式会社東芝 電源回路及び不揮発性半導体記憶装置
JPH10284696A (ja) 1997-04-02 1998-10-23 Nissan Motor Co Ltd 半導体記憶装置
US5796650A (en) * 1997-05-19 1998-08-18 Lsi Logic Corporation Memory circuit including write control unit wherein subthreshold leakage may be reduced
JPH11126491A (ja) * 1997-08-20 1999-05-11 Fujitsu Ltd 半導体記憶装置
US5909449A (en) * 1997-09-08 1999-06-01 Invox Technology Multibit-per-cell non-volatile memory with error detection and correction
JPH11233789A (ja) 1998-02-12 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000049314A (ja) * 1998-07-29 2000-02-18 Sony Corp 不揮発性半導体記憶装置
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) * 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP3954245B2 (ja) * 1999-07-22 2007-08-08 株式会社東芝 電圧発生回路
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US7082056B2 (en) * 2004-03-12 2006-07-25 Super Talent Electronics, Inc. Flash memory device and architecture with multi level cells
JP4282197B2 (ja) * 2000-01-24 2009-06-17 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3735855B2 (ja) 2000-02-17 2006-01-18 日本電気株式会社 半導体集積回路装置およびその駆動方法
WO2001073846A1 (en) 2000-03-29 2001-10-04 Hitachi, Ltd. Semiconductor device
US6266269B1 (en) * 2000-06-07 2001-07-24 Xilinx, Inc. Three terminal non-volatile memory element
JP2001351386A (ja) * 2000-06-07 2001-12-21 Sony Corp 半導体記憶装置およびその動作方法
US6628551B2 (en) * 2000-07-14 2003-09-30 Infineon Technologies Aktiengesellschaft Reducing leakage current in memory cells
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR100390144B1 (ko) * 2000-09-28 2003-07-04 삼성전자주식회사 반도체 소자의 전송회로 및 그 구조체
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4731718B2 (ja) 2001-04-27 2011-07-27 株式会社半導体エネルギー研究所 表示装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
US6762445B2 (en) * 2001-07-19 2004-07-13 Matsushita Electric Industrial Co., Ltd. DRAM memory cell with dummy lower electrode for connection between upper electrode and upper layer interconnect
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) * 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP2002319682A (ja) * 2002-01-04 2002-10-31 Japan Science & Technology Corp トランジスタ及び半導体装置
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) * 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
DE10248722A1 (de) * 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
JP2004265944A (ja) * 2003-02-21 2004-09-24 Handotai Rikougaku Kenkyu Center:Kk 半導体記憶装置
JP4209219B2 (ja) * 2003-02-21 2009-01-14 株式会社ルネサステクノロジ 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6765825B1 (en) * 2003-03-12 2004-07-20 Ami Semiconductor, Inc. Differential nor memory cell having two floating gate transistors
WO2004100118A1 (ja) 2003-05-07 2004-11-18 Toshiba Matsushita Display Technology Co., Ltd. Ｅｌ表示装置およびその駆動方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
KR100522547B1 (ko) * 2003-12-10 2005-10-19 삼성전자주식회사 반도체 장치의 절연막 형성 방법
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
KR20070116888A (ko) * 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
KR100534216B1 (ko) * 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
JP2005094025A (ja) * 2004-10-15 2005-04-07 Renesas Technology Corp 半導体装置及びトランジスタ
US7298084B2 (en) * 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
EP2453481B1 (en) * 2004-11-10 2017-01-11 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide
BRPI0517560B8 (pt) 2004-11-10 2018-12-11 Canon Kk transistor de efeito de campo
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
JP5053537B2 (ja) 2004-11-10 2012-10-17 キヤノン株式会社 非晶質酸化物を利用した半導体デバイス
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
CA2585063C (en) * 2004-11-10 2013-01-15 Canon Kabushiki Kaisha Light-emitting device
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI505473B (zh) * 2005-01-28 2015-10-21 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) * 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
KR100704784B1 (ko) * 2005-03-07 2007-04-10 삼성전자주식회사 적층된 반도체 장치 및 그 제조방법
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) * 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) * 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) * 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) * 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
US7483013B2 (en) 2005-05-20 2009-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, display device, and electronic appliance therewith
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5006598B2 (ja) * 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP3614442A3 (en) * 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR20090115222A (ko) * 2005-11-15 2009-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치 제조방법
JP2007157982A (ja) 2005-12-05 2007-06-21 Seiko Epson Corp トランジスタ型強誘電体メモリおよびその製造方法
JP4233563B2 (ja) 2005-12-28 2009-03-04 パナソニック株式会社 多値データを記憶する不揮発性半導体記憶装置
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
KR100714401B1 (ko) * 2006-02-08 2007-05-04 삼성전자주식회사 적층된 트랜지스터를 구비하는 반도체 장치 및 그 형성방법
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
TWI839708B (zh) * 2006-05-16 2024-04-21 日商半導體能源研究所股份有限公司 液晶顯示裝置
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) * 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
WO2008029717A1 (en) * 2006-09-05 2008-03-13 Canon Kabushiki Kaisha Organic light emitting display device
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
US8217435B2 (en) 2006-12-22 2012-07-10 Intel Corporation Floating body memory cell having gates favoring different conductivity type regions
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
KR100885912B1 (ko) * 2007-01-23 2009-02-26 삼성전자주식회사 기입된 데이터 값에 기초하여 데이터를 선택적으로검증하는 데이터 검증 방법 및 반도체 메모리 장치
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
US7675799B2 (en) * 2007-02-26 2010-03-09 Infineon Technologies Ag Method of operating a memory cell, memory cell and memory unit
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5022106B2 (ja) * 2007-03-30 2012-09-12 株式会社ニフコ ダンパー装置
US7795613B2 (en) * 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) * 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) * 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
JP5294651B2 (ja) * 2007-05-18 2013-09-18 キヤノン株式会社 インバータの作製方法及びインバータ
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8566502B2 (en) 2008-05-29 2013-10-22 Vmware, Inc. Offloading storage operations to storage hardware using a switch
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
KR100889688B1 (ko) 2007-07-16 2009-03-19 삼성모바일디스플레이주식회사 반도체 활성층 제조 방법, 그를 이용한 박막 트랜지스터의제조 방법 및 반도체 활성층을 구비하는 박막 트랜지스터
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) * 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5354999B2 (ja) 2007-09-26 2013-11-27 キヤノン株式会社 電界効果型トランジスタの製造方法
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5178492B2 (ja) * 2007-12-27 2013-04-10 株式会社半導体エネルギー研究所 表示装置および当該表示装置を具備する電子機器
WO2009093625A1 (ja) * 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5121478B2 (ja) 2008-01-31 2013-01-16 株式会社ジャパンディスプレイウェスト 光センサー素子、撮像装置、電子機器、およびメモリー素子
KR101043824B1 (ko) * 2008-02-04 2011-06-22 주식회사 하이닉스반도체 펌핑전압 발생장치 및 그 방법
JP5305730B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の製造方法ならびにその製造装置
TWI532862B (zh) * 2008-05-22 2016-05-11 出光興產股份有限公司 A sputtering target, a method for forming an amorphous oxide film using the same, and a method for manufacturing a thin film transistor
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010140919A (ja) * 2008-12-09 2010-06-24 Hitachi Ltd 酸化物半導体装置及びその製造方法並びにアクティブマトリクス基板
JP5781720B2 (ja) * 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US8271855B2 (en) * 2008-12-22 2012-09-18 Unity Semiconductor Corporation Memory scrubbing in third dimension memory
US8288222B2 (en) * 2009-10-20 2012-10-16 International Business Machines Corporation Application of cluster beam implantation for fabricating threshold voltage adjusted FETs
KR101591613B1 (ko) 2009-10-21 2016-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN104485336B (zh) 2009-10-21 2018-01-02 株式会社半导体能源研究所 半导体器件
KR20260036405A (ko) 2009-10-29 2026-03-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
MY164205A (en) 2009-10-29 2017-11-30 Semiconductor Energy Lab Semiconductor device
EP2494597A4 (en) 2009-10-30 2015-03-18 Semiconductor Energy Lab SEMICONDUCTOR COMPONENT
KR101752518B1 (ko) 2009-10-30 2017-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102612741B (zh) 2009-11-06 2014-11-12 株式会社半导体能源研究所 半导体装置
KR101761432B1 (ko) 2009-11-06 2017-07-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011062068A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2011062058A1 (en) * 2009-11-20 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102598266B (zh) * 2009-11-20 2015-04-22 株式会社半导体能源研究所 半导体装置
WO2011065183A1 (en) * 2009-11-24 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including memory cell
KR102459005B1 (ko) * 2009-12-25 2022-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 장치, 반도체 장치, 및 전자 장치

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0737393A (ja) * 1993-07-23 1995-02-07 Toshiba Corp 多値メモリ
JPH07211084A (ja) * 1994-01-18 1995-08-11 Sunao Shibata 半導体装置
JPH08245220A (ja) * 1994-06-10 1996-09-24 Hoya Corp 導電性酸化物およびそれを用いた電極
JP2001044297A (ja) * 1999-07-29 2001-02-16 Sony Corp 半導体装置
JP2002093924A (ja) * 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
US20060164876A1 (en) * 2003-09-25 2006-07-27 Infineon Technologies Ag Multi-transistor memory cells
JP2005243059A (ja) * 2004-02-24 2005-09-08 Renesas Technology Corp 半導体集積回路
JP2007103918A (ja) * 2005-09-06 2007-04-19 Canon Inc アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタ、アモルファス酸化物膜をチャネル層に用いた電界効果型トランジスタの製造方法及びアモルファス酸化物膜の製造方法
JP2009004787A (ja) * 2007-06-22 2009-01-08 Samsung Electronics Co Ltd Ｚｎ酸化物系薄膜トランジスタとその製造方法、及びＺｎ酸化物のエッチング溶液とその製造方法
JP2009016844A (ja) * 2007-07-04 2009-01-22 Samsung Electronics Co Ltd 酸化物半導体並びにこれを有する薄膜トランジスタ及びその製造方法
JP2009164393A (ja) * 2008-01-08 2009-07-23 Canon Inc アモルファス酸化物及び電界効果型トランジスタ

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012257203A (ja) * 2011-04-15 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置及びその駆動方法
JP2013138196A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法
JP2021040146A (ja) * 2012-04-30 2021-03-11 株式会社半導体エネルギー研究所 半導体装置
US12237424B2 (en) 2012-04-30 2025-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11837666B2 (en) 2012-04-30 2023-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP7113879B2 (ja) 2012-04-30 2022-08-05 株式会社半導体エネルギー研究所 半導体装置
JP2013251894A (ja) * 2012-05-02 2013-12-12 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス
KR20150017713A (ko) * 2012-05-02 2015-02-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 로직 디바이스
KR101978932B1 (ko) 2012-05-02 2019-05-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그램 가능한 로직 디바이스
JP2013257934A (ja) * 2012-05-18 2013-12-26 Semiconductor Energy Lab Co Ltd 記憶装置ならびに記憶装置の駆動方法
KR20130129125A (ko) * 2012-05-18 2013-11-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 기억 장치의 구동 방법
KR102023200B1 (ko) 2012-05-18 2019-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 기억 장치의 구동 방법
JP2020150549A (ja) * 2012-05-25 2020-09-17 株式会社半導体エネルギー研究所 半導体装置
US9680476B2 (en) 2012-05-30 2017-06-13 Semiconductor Energy Laboratory Co., Ltd. Programmable logic device
JP2014007737A (ja) * 2012-05-30 2014-01-16 Semiconductor Energy Lab Co Ltd プログラマブルロジックデバイス
JP2014199708A (ja) * 2013-03-14 2014-10-23 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US9171630B2 (en) 2013-03-14 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for driving semiconductor device and semiconductor device
JP2015008030A (ja) * 2013-05-30 2015-01-15 株式会社半導体エネルギー研究所 半導体装置の駆動方法
US11581439B2 (en) 2013-06-27 2023-02-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2015046576A (ja) * 2013-06-27 2015-03-12 株式会社半導体エネルギー研究所 半導体装置
JP2019216277A (ja) * 2013-10-22 2019-12-19 株式会社半導体エネルギー研究所 半導体装置
JP2015156640A (ja) * 2014-01-17 2015-08-27 株式会社半導体エネルギー研究所 情報処理装置およびその駆動方法
JP2016051496A (ja) * 2014-08-29 2016-04-11 株式会社半導体エネルギー研究所 半導体装置
US10304488B2 (en) 2014-08-29 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising memory cell
JP2020004474A (ja) * 2014-11-21 2020-01-09 株式会社半導体エネルギー研究所 半導体装置
JP2016110688A (ja) * 2014-12-01 2016-06-20 株式会社半導体エネルギー研究所 半導体装置及びその駆動方法
JP2018121061A (ja) * 2018-02-14 2018-08-02 株式会社半導体エネルギー研究所 半導体装置
JP7507905B2 (ja) 2022-03-03 2024-06-28 台湾積體電路製造股▲ふん▼有限公司 部分和に基づいた低減した読取エネルギーの使用
JP7381679B1 (ja) 2022-09-13 2023-11-15 華邦電子股▲ふん▼有限公司 電圧生成回路及び半導体記憶装置
JP2024040553A (ja) * 2022-09-13 2024-03-26 華邦電子股▲ふん▼有限公司 電圧生成回路及び半導体記憶装置

Also Published As

Publication number Publication date
US20110122670A1 (en) 2011-05-26
TW202339124A (zh) 2023-10-01
JP7502516B2 (ja) 2024-06-18
JP2024111241A (ja) 2024-08-16
US20170301380A1 (en) 2017-10-19
TWI754894B (zh) 2022-02-11
JP2020017333A (ja) 2020-01-30
WO2011062058A1 (en) 2011-05-26
US20150364606A1 (en) 2015-12-17
US20140042511A1 (en) 2014-02-13
JP2015144293A (ja) 2015-08-06
TWI793930B (zh) 2023-02-21
TW201620081A (zh) 2016-06-01
JP6978473B2 (ja) 2021-12-08
KR20210127817A (ko) 2021-10-22
KR20240108579A (ko) 2024-07-09
US9135958B2 (en) 2015-09-15
JP7256246B2 (ja) 2023-04-11
US8804396B2 (en) 2014-08-12
KR102451852B1 (ko) 2022-10-11
US20140340953A1 (en) 2014-11-20
JP2024019558A (ja) 2024-02-09
TW201724371A (zh) 2017-07-01
US20130077385A1 (en) 2013-03-28
TW202215609A (zh) 2022-04-16
KR20200096317A (ko) 2020-08-11
TWI529865B (zh) 2016-04-11
US9705005B2 (en) 2017-07-11
TWI829525B (zh) 2024-01-11
KR20120095994A (ko) 2012-08-29
JP2017016731A (ja) 2017-01-19
JP2023080134A (ja) 2023-06-08
JP7665721B2 (ja) 2025-04-21
TW201140759A (en) 2011-11-16
TWI897141B (zh) 2025-09-11
US8619454B2 (en) 2013-12-31
JP5706136B2 (ja) 2015-04-22
KR101811999B1 (ko) 2017-12-26
KR20220137807A (ko) 2022-10-12
US8339828B2 (en) 2012-12-25
KR102682982B1 (ko) 2024-07-10
TWI579976B (zh) 2017-04-21
JP2018045756A (ja) 2018-03-22
KR101928723B1 (ko) 2018-12-13
TW202439930A (zh) 2024-10-01
KR20170143015A (ko) 2017-12-28
TW202030840A (zh) 2020-08-16
TWI686902B (zh) 2020-03-01
KR20180133548A (ko) 2018-12-14
JP2022016512A (ja) 2022-01-21
KR20190124813A (ko) 2019-11-05
JP2025156576A (ja) 2025-10-14

Similar Documents

Publication Publication Date Title
JP7502516B2 (ja) 半導体装置
JP5662107B2 (ja) 記憶装置
JP6469206B2 (ja) 半導体装置
JP6602819B2 (ja) 半導体装置
JP5723922B2 (ja) 半導体装置
JP5736152B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131107

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140814

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140826

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140908

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20141111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20141113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150226

R150 Certificate of patent or registration of utility model

Ref document number: 5706136

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees