JP2012256401A - 半導体装置 - Google Patents

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Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
【解決手段】ワイドギャップ半導体、例えば酸化物半導体を含むメモリセルを用いて構成された半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。
【選択図】図２

Description

本発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、本発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。
本発明の一態様では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。
また、本発明の一態様では、例えば、ワイドギャップ半導体を用いて構成されたメモリセルを含む半導体装置であって、メモリセルからの読み出しのために基準電位より低い電位を出力する機能を有する電位切り替え回路を備えた半導体装置とする。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様は、ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１の駆動回路は、メモリセルの列毎に、Ｋビットのラッチ部と、Ｋビットのマルチプレクサを有する書き込み回路と、を有し、書き込み回路は、電位生成回路と、Ｋビットのラッチ部に接続される、半導体装置である。
また、本発明の一態様は、ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、Ｋビットのカウンタ（Ｋは自然数）と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有しメモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１の駆動回路は、メモリセルの列毎に、Ｋビットのラッチ部と、読み出し回路と、を有し、Ｋビットのカウンタは、読み出し回路に接続され、読み出し回路は、Ｋビットのラッチ部に接続される、半導体装置である。
また、本発明の一態様は、ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、Ｋビットのカウンタ（Ｋは自然数）と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、メモリセルの一は、第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで構成され、第１の駆動回路は、メモリセルの列毎に、Ｋビットのラッチ部と、Ｋビットのマルチプレクサを有する書き込み回路と、読み出し回路と、を有し、Ｋビットのカウンタは、読み出し回路に接続され、Ｋビットのラッチ部は、書き込み回路と、読み出し回路と、に接続される半導体装置である。
上記において、ソース線は、第１のソース電極と接続され、ビット線は、第１のドレイン電極と、第２のドレイン電極と接続され、ゲート線は、第２のゲート電極と接続され、第１のゲート電極と、第２のソース電極と、は接続される構成とすることができる。
また、上記において、第１のトランジスタは、ｐチャネル型トランジスタとし、第２のトランジスタは、ｎチャネル型トランジスタとすることができる。または、上記において、第１のトランジスタは、ｎチャネル型トランジスタとし、第２のトランジスタは、ｎチャネル型トランジスタとすることもできる。
また、上記において、第２のトランジスタの第２のチャネル形成領域は、酸化物半導体を含んで構成された構成とすることができる。
また、上記において、ビット線とソース線との間に、メモリセルの一を含む複数のメモリセルが並列に接続された構成とすることもできる。または、上記において、ビット線とソース線との間に、メモリセルの一を含む複数のメモリセルが直列に接続された構成とすることもできる。
また、上記において、読み出し回路は、負荷と、センスアンプと、ＮＡＮＤ回路と、を有し、ＮＡＮＤ回路の入力の一方には、センスアンプが接続されており、ＮＡＮＤ回路の入力の他方には、メモリ読み出し線が接続されており、ＮＡＮＤ回路の出力には、Ｋビットのラッチ部が接続された構成とすることができる。
また、上記において、電位生成回路は、第１の駆動回路および第２の駆動回路に、それぞれ接続された構成とすることができる。
また、上記において、Ｋビットのカウンタは、Ｋビットのラッチ部の入力に電気的に接続された構成とすることができる。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、本発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。
半導体装置の回路図。 半導体装置のブロック図。 半導体装置のブロック図および回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のブロック図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 タイミングチャート図。 タイミングチャート図。 タイミングチャート図。 半導体装置の回路図。 タイミングチャート図。 タイミングチャート図。 半導体装置の断面図および平面図。 ＳＯＩ基板の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 電子機器の図。 半導体装置のブロック図。 半導体装置のブロック図。 半導体装置の断面図。 半導体装置の作製工程に係る断面図。 半導体装置の断面図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 トランジスタの特性を示す図。 酸化物材料のＸＲＤスペクトルを示す図。 トランジスタの特性を示す図。 半導体装置の断面図および平面図。 半導体装置の断面図および平面図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、本発明の一態様に係る半導体装置の基本的な回路構成およびその動作について、図１を参照して説明する。なお、回路図においては、酸化物半導体を用いたトランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈基本回路〉
はじめに、最も基本的な回路構成およびその動作について、図１を参照して説明する。図１（Ａ−１）に示す半導体装置において、ビット線ＢＬとトランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、は、電気的に接続され、ソース線ＳＬとトランジスタ１６０のドレイン電極（またはソース電極）とは、電気的に接続されている。また、ゲート線ＧＬと、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）は、容量素子１６４の電極の一方と電気的に接続され、容量線ＣＬと、容量素子１６４の電極の他方は電気的に接続されている。なお、トランジスタ１６０のソース電極（またはドレイン電極）と、トランジスタ１６２のソース電極（またはドレイン電極）と、を電気的に接続させずに、それぞれが別の配線と電気的に接続する構成としてもよい。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用される。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０のゲート電極の電位を極めて長時間にわたって保持することが可能である。そして、容量素子１６４を有することにより、トランジスタ１６０のゲート電極に与えられた電荷の保持が容易になり、また、保持された情報の読み出しが容易になる。
なお、トランジスタ１６０の半導体材料については特に限定されない。情報の読み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジスタなど、スイッチング速度の高いトランジスタを適用するのが好適である。図１（Ａ−１）、（Ａ−２）および図１（Ｂ）に、トランジスタ１６０として、ｐチャネル型のトランジスタを用いる場合について示す。また、図１（Ｃ）に、トランジスタ１６０として、ｎチャネル型トランジスタを用いる場合について示す。
また、図１（Ｂ）に示すように、容量素子１６４を設けない構成とすることも可能である。
図１（Ａ−１）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、ゲート線ＧＬの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（フローティングゲート部ＦＧとも表記する）に与えられる。すなわち、フローティングゲート部ＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、ゲート線ＧＬの電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、フローティングゲート部ＦＧに与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。ソース線ＳＬに所定の電位（定電位）を与えた状態で、容量線ＣＬに適切な電位（読み出し電位）を与えると、フローティングゲート部ＦＧに保持された電荷量に応じて、ビット線ＢＬは異なる電位をとる。すなわち、トランジスタ１６０のコンダクタンスは、トランジスタ１６０のゲート電極（フローティングゲート部ＦＧともいえる）に保持される電荷によって制御される。
一般に、トランジスタ１６０をｐチャネル型とすると、トランジスタ１６０のゲート電極にＱＨが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ１６０のゲート電極にＱＬが与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなる。例えば、書き込みにおいてＱＬが与えられた場合には、容量線ＣＬの電位がＶ０（Ｖｔｈ＿ＨとＶｔｈ＿Ｌの中間の電位）となれば、トランジスタ１６０は「オン状態」となる。ＱＨが与えられた場合には、容量線ＣＬの電位がＶ０となっても、トランジスタ１６０は「オフ状態」のままである。このため、ビット線ＢＬの電位を見ることで、保持されている情報を読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび保持と同様に行われる。つまり、ゲート線ＧＬの電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位（新たな情報に係る電位）が、フローティングゲート部ＦＧに与えられる。その後、容量線ＣＬを、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、フローティングゲート部ＦＧは、新たな情報に係る電荷が与えられた状態となる。
このように、本発明の一態様に係る半導体装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実現される。
以下に、一例として、フローティングゲート部ＦＧに電位ＶＤＤまたは接地電位ＧＮＤのいずれかを与えた場合の書き込み、保持、読み出しの方法について具体的に説明する。以下では、フローティングゲート部ＦＧに電位ＶＤＤを与えた場合に保持されるデータをデータ”１”、フローティングゲート部ＦＧに接地電位ＧＮＤを与えた場合に保持されるデータをデータ”０”とする。なお、フローティングゲート部ＦＧに与える電位の関係はこれに限られるものではない。
情報を書き込む場合には、ソース線ＳＬの電位をＧＮＤとし、容量線ＣＬの電位をＧＮＤとし、ゲート線ＧＬの電位をＶＤＤとして、トランジスタ１６２をオン状態とする。そして、フローティングゲート部ＦＧにデータ”０”を書き込む場合には、ビット線ＢＬにはＧＮＤを与える。また、フローティングゲート部ＦＧにデータ”１”を書き込む場合には、フローティングゲート部ＦＧの電位が、トランジスタ１６２のしきい値電圧（Ｖｔｈ＿ＯＳ）分電圧降下しないように、ビット線ＢＬの電位をＶＤＤとし、ゲート線ＧＬの電位をＶＤＤ＋Ｖｔｈ＿ＯＳとしてもよい。
情報を保持する場合には、ゲート線ＧＬの電位をＧＮＤとしてトランジスタ１６２をオフ状態にする。また、ｐチャネル型トランジスタであるトランジスタ１６０を介して、ビット線ＢＬとソース線ＳＬに電流が生じて電力が消費されることを抑制するために、ビット線ＢＬの電位とソース線ＳＬの電位は同電位とする。なお、ビット線ＢＬの電位とソース線ＳＬの電位とが同電位であれば、容量線ＣＬの電位は、ＶＤＤでもＧＮＤでも構わない。
なお、上記において、「同電位」には、「略同電位」も含まれるものとする。すなわち、上記においては、ビット線ＢＬとソース線ＳＬの電位差を十分に低減して、ビット線ＢＬとソース線ＳＬに生じる電流を抑制することを目的としているため、ソース線ＳＬの電位をＧＮＤなどに固定した場合と比較して消費電力を十分に（百分の一以下に）低減できる電位など、「略同電位」とした電位が含まれるのである。また、例えば、配線抵抗などに起因する電位ずれ程度の差は十分に許容される。
情報を読み出す場合には、ゲート線ＧＬの電位をＧＮＤとし、容量線ＣＬの電位をＧＮＤとし、ソース線ＳＬの電位をＶＤＤもしくはＶＤＤよりいくらか低い電位（以下ＶＳＬと表記する）とする。ここで、フローティングゲート部ＦＧにデータ”１”が書き込まれている場合は、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となり、ビット線ＢＬの電位は、読み出し開始時の電位が維持されるか、または上昇する。なお、ビット線ＢＬの電位の維持または上昇は、ビット線ＢＬに接続される読み出し回路に依存する。また、フローティングゲート部ＦＧにデータ”０”が書き込まれている場合は、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位はソース線ＳＬの電位と同電位のＶＤＤもしくはＶＳＬとなる。したがって、ビット線ＢＬの電位を判別することで、フローティングゲート部ＦＧに保持されたデータ”１”またはデータ”０”を読み出すことができる。
なお、フローティングゲート部ＦＧに電位ＶＤＤが保持されている（すなわち、データ”１”が書き込まれている）場合、読み出しの際にソース線ＳＬの電位をＶＤＤとすると、トランジスタ１６０のゲートとソース間の電圧（以下、Ｖｇｓｐと表記する）は、Ｖｇｓｐ＝ＶＤＤ−ＶＤＤ＝０Ｖとなり、Ｖｇｓｐがトランジスタ１６０のしきい値電圧（以下、Ｖｔｈｐと表記する）よりも大きくなるため、ｐチャネル型トランジスタであるトランジスタ１６０はオフ状態となる。ここで、フローティングゲート部ＦＧに書き込まれた電位がＶＤＤに満たなかった等で、フローティングゲート部ＦＧに保持された電位がＶＤＤよりも小さい場合であっても、フローティングゲート部ＦＧの電位がＶＤＤ−｜Ｖｔｈｐ｜以上であれば、Ｖｇｓｐ＝（ＶＤＤ−｜Ｖｔｈｐ｜）−ＶＤＤ＝−｜Ｖｔｈｐ｜＝Ｖｔｈｐとなりトランジスタ１６０がオフ状態となるため、正常にデータ”１”が読み出せる。しかしながら、フローティングゲート部ＦＧの電位がＶＤＤ−｜Ｖｔｈｐ｜より小さい場合には、ＶｇｓｐがＶｔｈｐより小さくなるため、トランジスタ１６０はオン状態となり、データ”１”ではなくデータ”０”が読み出され、誤読み出しとなる。つまり、データ”１”を書き込んだ場合、読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＤＤより｜Ｖｔｈｐ｜分低い、ＶＤＤ−｜Ｖｔｈｐ｜となる。一方で、読み出しの際にソース線ＳＬの電位をＶＳＬとすると、上述した通り、データ”１”の読み出しが可能である電位の下限値は、ソース線ＳＬの電位ＶＳＬよりも｜Ｖｔｈｐ｜分低い、ＶＳＬ−｜Ｖｔｈｐ｜となる。ここで、ＶＳＬはＶＤＤよりも低い電位であるので、ＶＳＬ−｜Ｖｔｈｐ｜はＶＤＤ−｜Ｖｔｈｐ｜より小さくなる。すなわち、ソース線ＳＬの電位をＶＳＬとした方が、読み出しが可能である電位の下限値は低くなる。よって、ソース線ＳＬの電位はＶＤＤとするよりもＶＳＬとした方がデータ”１”の読み出しが可能である電位の幅を広くすることができるため好ましい。なお上限値については、ソース線ＳＬの電位をＶＳＬとした場合、フローティングゲート部ＦＧにＶＤＤが書き込まれている場合のＶｇｓｐはＶＤＤ−ＶＳＬ＞Ｖｔｈｐ（∵ＶＤＤ＞ＶＳＬ）となり問題無くオフ状態とすることができる。
ここで、トランジスタ１６２のドレイン電極（またはソース電極）と、トランジスタ１６０のゲート電極と、容量素子１６４の一方の電極が電気的に接続されたノード（フローティングゲート部ＦＧ）は、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。トランジスタ１６２がオフの場合、当該フローティングゲート部ＦＧは絶縁体中に埋設されたと見ることができ、フローティングゲート部ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジスタ１６２のリークによる、フローティングゲート部ＦＧに蓄積された電荷の消失を無視することが可能である。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下であり、容量素子１６４の容量値が１０ｆＦ程度である場合には、少なくとも１０４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。
また、本発明の一態様に係る半導体装置においては、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁膜）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。
図１（Ａ−１）に示す半導体装置は、当該半導体装置を構成するトランジスタなどの要素が抵抗および容量を含むものとして、図１（Ａ−２）のように考えることが可能である。つまり、図１（Ａ−２）では、トランジスタ１６０および容量素子１６４が、それぞれ、抵抗および容量を含んで構成されると考えていることになる。Ｒ１およびＣ１は、それぞれ、容量素子１６４の抵抗値および容量値であり、抵抗値Ｒ１は、容量素子１６４を構成する絶縁層による抵抗値に相当する。また、Ｒ２およびＣ２は、それぞれ、トランジスタ１６０の抵抗値および容量値であり、抵抗値Ｒ２はトランジスタ１６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。
トランジスタ１６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、トランジスタ１６２のゲートリーク電流が十分に小さい条件において、Ｒ１およびＲ２が、Ｒ１≧ＲＯＳ、Ｒ２≧ＲＯＳを満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主としてトランジスタ１６２のオフ電流によって決定されることになる。
逆に、当該条件を満たさない場合には、トランジスタ１６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。トランジスタ１６２のオフ電流以外のリーク電流（例えば、ソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態に係る半導体装置は、Ｒ１≧ＲＯＳ、およびＲ２≧ＲＯＳの関係を満たすものであることが望ましいといえる。
一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２の関係を満たすことが望ましい。Ｃ１を大きくすることで、容量線ＣＬによってフローティングゲート部ＦＧの電位を制御する際に、容量線ＣＬの電位を効率よくフローティングゲート部ＦＧに与えることができるようになり、容量線ＣＬに与える電位間（例えば、読み出しの電位と、非読み出しの電位）の電位差を低く抑えることができるためである。
このように、上述の関係を満たすことで、より好適な半導体装置を実現することが可能である。なお、Ｒ１およびＲ２は、トランジスタ１６０のゲート絶縁層や容量素子１６４の絶縁層によって制御される。Ｃ１およびＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。
本実施の形態で示す半導体装置においては、フローティングゲート部ＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のフローティングゲート部ＦＧは、フラッシュメモリ等のフローティングゲートと本質的に異なる特徴を有している。
フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、半導体装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。
一方、本実施の形態に係る半導体装置は、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。
また、高電界が不要であり、大型の周辺回路（昇圧回路など）が不要である点も、フラッシュメモリに対する優位点である。例えば、本実施の形態に係るメモリセルに印加される電圧（メモリセルの各端子に同時に印加される電位の最大のものと最小のものの差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。
容量素子１６４を構成する絶縁層の比誘電率εｒ１と、トランジスタ１６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子１６４を構成する絶縁層の面積Ｓ１と、トランジスタ１６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（望ましくはＳ２≧Ｓ１）を満たしつつ、Ｃ１≧Ｃ２を実現することが容易である。すなわち、容量素子１６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子１６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる膜と酸化物半導体でなる膜との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンを採用して、εｒ２＝３〜４とすることができる。
このような構成を併せて用いることで、本発明の一態様に係る半導体装置の、より一層の高集積化が可能である。
〈応用例〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図面を参照して説明する。本実施の形態では、複数の状態を一のメモリセルに保持させる、いわゆる多値メモリについて説明する。
図２は、半導体装置のブロック図の一例である。図２に示す半導体装置のブロック図は、駆動回路の書き込み動作に関わる部分に特徴を有する。図２に示す半導体装置は、２Ｋ値（Ｋは１以上の整数）の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ２０１と、列駆動回路２０２と、行駆動回路２０３と、電位生成回路２０７と、を有する。
メモリセルアレイ２０１は、複数（例えば、ｍ本）のゲート線ＧＬおよび容量線ＣＬと、複数（例えば、ｎ本）のビット線ＢＬと、ソース線ＳＬ（図示しない）と、マトリクス状に配置された複数のメモリセル１７０を有する。
メモリセル１７０は、図１（Ａ−１）に示すメモリセルを適用することができる。また、メモリセル１７０として、図１（Ｂ）に示すメモリセルを適用することもできる。その場合には、容量線ＣＬを省略することができる。また、メモリセル１７０として、図１（Ｃ）に示すメモリセルを適用することができる。
電位生成回路２０７は、複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）が与えられる２Ｋ本の電源線ＶＷを介して列駆動回路２０２に接続されている。電位生成回路２０７は、複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）を生成し、列駆動回路２０２に出力する。
列駆動回路２０２には、カラムアドレス信号線ＣＡ、入力データ信号線ＤＩＮ、出力データ信号線ＤＯＵＴ、制御信号線ＣＥ等が接続されている。また、メモリセル１７０の列毎に、Ｋビットのラッチ部と書き込み回路とを有する。ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ出力信号線を介して、書き込み回路２２４（１）〜２２４（ｎ）とそれぞれ接続されている。列駆動回路２０２は、ビット線ＢＬおよびソース線ＳＬを制御し、ビット線ＢＬおよびソース線ＳＬを介してメモリセルアレイ２０１に接続されている。
書き込み回路２２４（１）〜２２４（ｎ）には、電位生成回路２０７が出力するアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）が与えられた２Ｋ本の電源線ＶＷとＫ本のラッチ出力信号線が接続されている。また、書き込み回路２２４（１）〜２２４（ｎ）は、マルチプレクサ３３５（１）〜３３５（ｎ）をそれぞれ有する。マルチプレクサ３３５（１）〜３３５（ｎ）は、Ｋビットのラッチ群２２６（１）〜２２６（ｎ）の出力信号に基づいて、電位生成回路２０７が出力する複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）から一つの電位を選択する。そして、書き込み回路２２４（１）〜２２４（ｎ）は、書き込み動作可能な状態において、マルチプレクサ３３５（１）〜３３５（ｎ）が選択した電位を出力する。
行駆動回路２０３には、ロウアドレス信号線ＲＡ、制御信号線ＣＥ等が接続されている。また、行駆動回路２０３は、ゲート線ＧＬおよび容量線ＣＬを制御し、ゲート線ＧＬおよび容量線ＣＬを介してメモリセルアレイ２０１に接続されている。
次に、各列のＫビットのラッチ群２２６（１）〜２２６（ｎ）に格納されたデータを、メモリセルへ一行同時に書き込む方法について説明する。
行駆動回路２０３においては、制御線ＣＥにＨｉｇｈ電位（以下、Ｈ電位と記す）を与え、行駆動回路２０３を動作可能な状態とし、ロウアドレス信号線ＲＡにロウアドレス信号を入力し、ロウアドレス信号が指定した行を選択する。また、所定の制御線ＣＥに書き込み状態であることを伝える信号が入力され、選択された行の容量線ＣＬとゲート線ＧＬ、および非選択行の容量線ＣＬとゲート線ＧＬに、それぞれ書き込みを行うための電位が与えられる。図２に示した構成のメモリセル１７０（１，１）〜１７０（ｍ、ｎ）においては、選択行の容量線ＣＬの電位はＬｏｗ電位（以下、Ｌ電位と記す）、ゲート線ＧＬの電位は電位ＶＨとなり、非選択行の容量線ＣＬの電位は電位ＶＨ、ゲート線ＧＬの電位はＬ電位となる。
列駆動回路２０２においては、制御線ＣＥにＨ電位を与え、列駆動回路２０２を動作可能な状態とする。また、所定の制御線ＣＥに書き込み状態であることを伝える信号が入力されることで、各列の書き込み回路２２４（１）〜２２４（ｎ）は、複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）から選ばれた一の電位をビット線ＢＬ（１）〜ＢＬ（ｎ）に出力する。選ばれた一の電位は、書き込み回路２２４（１）〜２２４（ｎ）が有するマルチプレクサ３３５（１）〜３３５（ｎ）がＫビットのラッチ群２２６（１）〜２２６（ｎ）の出力信号に基づいて選択した電位である。
その結果、行駆動回路２０３によって選択された行のメモリセルのフローティングゲート部ＦＧには、各列の書き込み回路２２４（１）〜２２４（ｎ）が出力したアナログ電位が、ビット線ＢＬを介して、与えられる。
次に、行駆動回路２０３において、所定の制御線ＣＥに書き込み状態が終了することを伝える信号を入力し、選択された行の容量線ＣＬとゲート線ＧＬ、および非選択行の容量線ＣＬとゲート線ＧＬに、それぞれ書き込みを終了するための電位が与えられる。図２に示した構成のメモリセル１７０においては、選択行のゲート線ＧＬの電位はＬ電位となる。その結果、選択行のメモリセルが有するトランジスタ１６２はオフ状態となり、フローティングゲート部ＦＧに蓄積された電荷は保持される。また、非選択行の容量線ＣＬの電位はＬ電位となる。以上により、メモリセル１７０（１，１）〜１７０（ｍ、ｎ）への書き込み動作が終了する。
以上のようにして、図２に示した半導体装置は、一行のメモリセルに同時に多値のデータを書き込むことができる。
なお、一例として、Ｈ電位をＶＤＤ、Ｌ電位をＧＮＤとすることができる。
図２に示した半導体装置は、メモリセルが有するビット線ＢＬとフローティングゲート部ＦＧとがトランジスタ１６２を介して接続される構造を有するため、書き込み動作において、電荷を蓄積する部位であるフローティングゲート部ＦＧに直接電位を与えることが可能である。その結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である。特に、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ、高い精度でフローティングゲート部ＦＧの電位を制御し、書き込みを行うことができる。
また、図２に示した半導体装置は、電位生成回路２０７により生成した複数のアナログ電位を全ての列の書き込み回路２２４（１）〜２２４（ｎ）へ供給することで、各列の書き込み回路２２４（１）〜２２４（ｎ）は、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことが可能となる。
なお、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むには短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共に、低速な動作となってしまう。一方、図２に示した半導体装置は、書き込みデータに関わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる。
また、図２に示した半導体装置は、２Ｋ値のメモリの書き込み方法において、メモリセルに格納する２Ｋ値のデータをＫビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。例えば、４値のデータを格納する場合、２ビットのラッチ部を有する構成となる。特に、２Ｋ値のメモリの書き込み方法において、メモリセルに格納する２Ｋ値の個々のデータを一つのラッチに対応づける場合には、２Ｋビットのラッチ部が必要となるが、そのような構成と比較して、回路規模を小さくすることが可能である。
なお、本実施の形態では、図１（Ａ−１）に示したメモリセルにおいて、トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極がビット線ＢＬによって接続されたメモリセルを、並列に接続したＮＯＲ型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極とは、別々の配線としても構わない。図１（Ｃ）に示すように、メモリセルを構成するトランジスタ１６０を、ｎチャネル型トランジスタとしても構わない。また、図５に示すようにメモリセルを直列に接続したＮＡＮＤ型メモリセルアレイであっても構わない。
これは、図２に示した半導体装置は、メモリセルの構成によらず、各列の書き込み回路２２４（１）〜２２４（ｎ）は、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことができるためである。また、ゲート線ＧＬとフローティングゲート部ＦＧとがトランジスタ１６２を介して接続されるメモリセル構成であれば、フローティングゲート部ＦＧに直接電位を与えることが可能であり、高速に書き込むことができるためである。
なお、本実施の形態では、列駆動回路２０２に、入力データ信号線ＤＩＮと出力データ信号線ＤＯＵＴが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線ＤＩＮＯＵＴが接続される構成であっても構わない。
図２４は、半導体装置のブロック図の他の一例である。図２４に示す半導体装置のブロック図は、駆動回路の読み出し動作に関わる部分に特徴を有する。図２４に示す半導体装置は、２Ｋ値（Ｋは１以上の整数）の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ２０１と、列駆動回路２０２と、行駆動回路２０３と、電位生成回路２０７と、Ｋビットのカウンタ２０６と、を有する。
メモリセルアレイ２０１は、複数のゲート線ＧＬおよび容量線ＣＬと、複数のビット線ＢＬと、ソース線ＳＬと、マトリクス状に配置された複数のメモリセル１７０を有する。
メモリセル１７０は、図１（Ａ−１）に示すメモリセルを適用することができる。また、メモリセル１７０として、図１（Ｂ）に示すメモリセルを適用することもできる。その場合には、容量線ＣＬを省略することができる。また、メモリセル１７０として、図１（Ｃ）に示すメモリセルを適用することができる。
Ｋビットのカウンタ２０６は、Ｋ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）を、列駆動回路２０２および電位生成回路２０７にそれぞれ出力する。Ｋビットのカウンタ２０６は、Ｋ本のカウンタ信号線を介して列駆動回路２０２および電位生成回路２０７とそれぞれ接続されている。
電位生成回路２０７は、Ｋ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）が入力され、アナログ電位を行駆動回路２０３に出力する。電位生成回路２０７は、カウント信号の値に応じて異なる値をとるアナログ電位を生成する。電位生成回路２０７は、アナログ電位が与えられる可変電源線ＶＲを介して行駆動回路２０３に接続されている。
列駆動回路２０２は、カラムアドレス信号線ＣＡ、入力データ信号線ＤＩＮ、出力データ信号線ＤＯＵＴ、制御信号線ＣＥ等に接続される。また、メモリセル１７０の列毎に、Ｋビットのラッチ部と読み出し回路とを有する。ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ入力信号線を介して、読み出し回路２２５（１）〜２２５（ｎ）とそれぞれ接続されている。列駆動回路２０２は、ビット線ＢＬおよびソース線ＳＬを制御し、ビット線ＢＬおよびソース線ＳＬを介してメモリセルアレイ２０１に接続されている。
読み出し回路２２５（１）〜２２５（ｎ）は、ビット線ＢＬを介して接続されるメモリセル１７０を負荷とし、Ｋ本の出力信号線を有する。読み出し回路２２５（１）〜２２５（ｎ）は、読み出し動作可能な状態において、負荷抵抗が大きいとＨ電位、小さいとＬ電位となる内部信号を出力する。また、読み出し回路２２５（１）〜２２５（ｎ）は、読み出し動作可能な状態において、内部信号がＨ電位であれば、出力信号線にＫビットカウンタ２０６から入力されるＫ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）を与え、内部信号がＬ電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ入力信号線に与えられたデータを格納する。
行駆動回路２０３は、ロウアドレス信号線ＲＡ、制御信号線ＣＥ等に接続される。また、ゲート線ＧＬおよび容量線ＣＬを制御し、ゲート線ＧＬおよび容量線ＣＬを介してメモリセルアレイ２０１に接続されている。
次に、所望の行のメモリセルから多値のデータを読み出し、各列のＫビットのラッチ群２２６（１）〜２２６（ｎ）へデータを格納する読み出し方法について説明する。
行駆動回路２０３においては、制御線ＣＥにＨ電位を与え、行駆動回路２０３を動作可能な状態とし、ロウアドレス信号線ＲＡにロウアドレス信号を入力し、ロウアドレス信号が指定した行を選択する。また、所定の制御線ＣＥに読み出し状態であることを伝える信号が入力され、選択された行の容量線ＣＬとゲート線ＧＬ、および非選択行の容量線ＣＬとゲート線ＧＬに、それぞれ読み出し動作を行うための電位が与えられる。図２４に示した構成のメモリセル１７０（１、１）〜１７０（ｎ、ｍ）においては、選択行の容量線ＣＬは電位生成回路２０７から出力されるアナログ電位が与えられ、非選択行の容量線ＣＬは電位ＶＨが与えられる。ゲート線ＧＬにはＬ電位が与えられる。
列駆動回路２０２においては、制御線ＣＥにＨ電位を与え、列駆動回路２０２を動作可能な状態とする。また、所定の制御線ＣＥに読み出し状態であることを伝える信号が入力されることで、各列の読み出し回路２２５（１）〜２２５（ｎ）が読み出し動作可能な状態となる。また、ソース線ＳＬに電位ＶＳＲが与えられる。
また、読み出し期間において、Ｋビットのカウンタ２０６は”０”から”２Ｋ−１”までカウントアップを行う。電位生成回路２０７は、カウンタの値が”ｉ”（ｉ＝０〜２Ｋ−１）である場合にアナログ電位ＶＲ（ｉ）を生成し、出力する。本実施の形態では、カウンタの値が大きいほど、低いアナログ電位を生成することとする。つまり、ＶＲ（ｉ）＞ＶＲ（ｉ＋１）（ｉ＝０〜２Ｋ−２）とする。その結果、選択行の容量線ＣＬには、カウンタの値に応じて、高いアナログ電位ＶＲ（０）から低いアナログ電位ＶＲ（２Ｋ−１）まで順に与えられる。
容量線ＣＬの電位が変動すると、フローティングゲート部ＦＧの電位が容量結合によって変動する。トランジスタ１６０を「オン状態」とするために必要な容量線ＣＬの電位をメモリセルのしきい値電圧と呼ぶこととする。本実施の形態では、トランジスタ１６０は、ｐチャネル型トランジスタであるから、容量線ＣＬの電位がメモリセルのしきい値電圧より高い場合に「オフ状態」となり、容量線ＣＬの電位がメモリセルのしきい値電圧より低い場合に「オン状態」となる。また、メモリセルのしきい値電圧は、メモリセルが格納しているデータによって異なる。メモリセルが格納するデータがｊ（ｊ＝０〜２Ｋ−１）である場合のメモリセルのしきい値電圧をＶｔｈ（ｊ）とする。
電位生成回路２０７が生成するＶＲ（ｉ）は、ＶＲ（ｉ）＞Ｖｔｈ（ｉ）（ｉ＝０〜２Ｋ−１）、かつ、Ｖｔｈ（ｉ）＞ＶＲ（ｉ＋１）（ｉ＝０〜２Ｋ−２）となるような電位を生成する。つまり、ＶＲ（ｉ）として、データｊ（ｊ＝ｉ〜２Ｋ−１）を格納するメモリセルのしきい値電圧より大きく、データｊ（ｊ＝０〜ｉ−１）を格納するメモリセルのしきい値電圧より小さい電位を生成する。
容量線ＣＬの電位がカウンタの値と共に低下して行き、選択されたメモリセルのしきい値電圧より小さくなると、トランジスタ１６０は「オフ状態」から「オン状態」へ移行する。各列の読み出し回路２２５（１）〜２２５（ｎ）の負荷は、対応する列のメモリセルのトランジスタ１６０が「オフ状態」から「オン状態」へ移行すると、大きな負荷抵抗から小さな負荷抵抗に変化することになる。
読み出し回路２２５（１）〜２２５（ｎ）は、負荷抵抗が大きいとＫビットのカウンタ２０６から入力されるＫ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）を出力する。そして、読み出し回路２２５（１）〜２２５（ｎ）の出力信号であるカウント信号の値がＫビットラッチ部に格納される。一方、読み出し回路２２５（１）〜２２５（ｎ）は、負荷抵抗が小さいと読み出し回路２２５（１）〜２２５（ｎ）の出力信号線は高インピーダンス状態となる。このとき、Ｋビットのラッチ群２２６（１）〜２２６（ｎ）では格納されているデータが保持される。その結果、容量線ＣＬの電位がメモリセルのしきい値電圧を超えて小さくなる時点でのカウンタの値がＫビットのラッチ群２２６（１）〜２２６（ｎ）に格納されることとなる。つまり、データ”ｉ”を格納するメモリセルを読み出した場合、ラッチ部にはデータ”ｉ”が格納されることとなる。
以上のようにして、図２４に示した半導体装置は、所望の一行のメモリセルから多値のデータを読み出すことができる。
なお、一例として、Ｈ電位をＶＤＤ、Ｌ電位をＧＮＤ、電位ＶＳＲをＶＤＤとすることができる。
図２４に示した半導体装置は、２Ｋ値のメモリの読み出し方法において、メモリセルに格納する２Ｋ値のデータをＫビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。例えば、４値のデータを格納する場合、２ビットのラッチ部を有する構成となる。特に、２Ｋ値のメモリの読み出し方法において、メモリセルに格納された２Ｋ値の個々のデータを一つのラッチに対応づける場合には、２Ｋ個のラッチが必要となるが、そのような構成と比較して、回路規模を小さくすることが可能である。
なお、本実施の形態では、図１（Ａ−１）に示したメモリセルにおいて、トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極がビット線ＢＬによって接続されたメモリセルを、並列に接続したＮＯＲ型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極とは、別々の配線としても構わない。図１（Ｃ）に示すように、メモリセルを構成するトランジスタ１６０を、ｎチャネル型トランジスタとしても構わない。また、図４に示すようにメモリセルを直列に接続したＮＡＮＤ型メモリセルアレイであっても構わない。
これは、図２４に示した半導体装置は、メモリセル構造によらず、各列の読み出し回路２２５（１）〜２２５（ｎ）が負荷抵抗の変化する時点でのカウンタの値をラッチ部に格納する構成となっているためである。また、Ｋビットのカウンタ２０６の値によってメモリセルの状態（トランジスタ１６０がオン状態であるかオフ状態であるか）を制御することができるためである。
なお、本実施形態では、読み出し期間において、Ｋビットのカウンタ２０６が”０”から”２Ｋ−１”までカウントアップする構成としたが、本発明の一態様はこの構成に限らない。Ｋビットのカウンタ２０６が”２Ｋ−１”から”０”までカウントダウンする構成としても構わない。また、本実施形態では、読み出し期間において、選択行の容量線ＣＬには、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の一態様はこの構成に限らない。選択行の容量線ＣＬには、低いアナログ電位から高いアナログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データ”ｊ”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ）をデータ”ｊ＋１”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ＋１）より大きい構成としたが、本発明の一態様はこの構成に限らない。データ”ｊ”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ）をデータ”ｊ＋１”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ＋１）より小さい構成としても構わない。
なお、本実施の形態では、列駆動回路２０２に、入力データ信号線ＤＩＮと出力データ信号線ＤＯＵＴが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線ＤＩＮＯＵＴが接続される構成であっても構わない。
図２５は、半導体装置のブロック図の一例である。図２５に示す半導体装置のブロック図は、駆動回路の書き込み動作および読み出し動作に関わる部分に特徴を有する。図２５に示す半導体装置は、２Ｋ値（Ｋは１以上の整数）の状態を一つのメモリセルに保持する多値メモリであり、複数のメモリセルを有するメモリセルアレイ２０１と、列駆動回路２０２と、行駆動回路２０３と、電位生成回路２０７と、Ｋビットのカウンタ２０６と、を有する。
メモリセルアレイ２０１は、複数（例えば、ｍ本）のゲート線ＧＬおよび容量線ＣＬと、複数（例えば、ｎ本）のビット線ＢＬと、ソース線ＳＬ（図示しない）と、マトリクス状に配置された複数のメモリセル１７０を有する。
メモリセル１７０は、図１（Ａ−１）に示すメモリセルを適用することができる。また、メモリセル１７０として、図１（Ｂ）に示すメモリセルを適用することもできる。その場合には、容量線ＣＬを省略することができる。また、メモリセル１７０として、図１（Ｃ）に示すメモリセルを適用することができる。
電位生成回路２０７は、複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）を生成し、列駆動回路２０２に出力する。電位生成回路２０７は、アナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）が与えられる２Ｋ本の電源線を介して列駆動回路２０２に接続されている。また、電位生成回路２０７は、Ｋ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）が入力され、アナログ電位を行駆動回路２０３に出力する。電位生成回路２０７は、カウント信号の値に応じて異なる値をとるアナログ電位を生成する。電位生成回路２０７は、アナログ電位が与えられる電源線を介して行駆動回路２０３に接続されている。
列駆動回路２０２は、カラムアドレス信号線ＣＡ、入力データ信号線ＤＩＮ、出力データ信号線ＤＯＵＴ、制御信号線ＣＥ等に接続される。また、メモリセルの列毎に、Ｋビットのラッチ部と書き込み回路２２４（１）〜２２４（ｎ）と読み出し回路２２５（１）〜２２５（ｎ）とを有する。ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ出力信号線を介して、書き込み回路２２４（１）〜２２４（ｎ）とそれぞれ接続されている。また、ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ入力信号線を介して、読み出し回路２２５（１）〜２２５（ｎ）と接続されている。列駆動回路２０２は、ビット線ＢＬおよびソース線ＳＬを制御し、ビット線ＢＬおよびソース線ＳＬを介してメモリセルアレイ２０１に接続されている。
書き込み回路２２４（１）〜２２４（ｎ）は、電位生成回路２０７が出力するアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）が与えられた２Ｋ本の電源線ＶＷとＫ本のラッチ出力信号線に接続される。また、書き込み回路２２４（１）〜２２４（ｎ）は、マルチプレクサ３３５（１）〜３３５（ｎ）をそれぞれ有する。マルチプレクサ３３５（１）〜３３５（ｎ）は、Ｋビットのラッチ群２２６（１）〜２２６（ｎ）の出力信号に基づいて、電位生成回路２０７が出力する複数のアナログ電位ＶＷ（１）〜ＶＷ（２Ｋ）から一つの電位を選択する。そして、書き込み回路２２４（１）〜２２４（ｎ）は、書き込み動作可能な状態において、マルチプレクサ３３５（１）〜３３５（ｎ）が選択した電位を出力する。
読み出し回路２２５（１）〜２２５（ｎ）は、ビット線ＢＬを介して接続されるメモリセル１７０を負荷とし、Ｋ本の出力信号線を出力する。読み出し回路２２５（１）〜２２５（ｎ）は、読み出し動作可能な状態において、負荷抵抗が大きいとＨ電位、小さいとＬ電位となる内部信号を有する。また、読み出し回路２２５（１）〜２２５（ｎ）は、読み出し動作可能な状態において、内部信号がＨ電位であれば、出力信号線にＫビットカウンタ２０６から入力されるＫ本のカウント信号ＣＯＵＮＴ（１）〜ＣＯＵＮＴ（Ｋ）を与え、内部信号がＬ電位であれば、出力信号線を高インピーダンス状態とする。ラッチ群２２６（１）〜２２６（ｎ）は、Ｋ本のラッチ入力信号線に与えられたデータを格納する。
行駆動回路２０３は、ロウアドレス信号線ＲＡ、制御信号線ＣＥ等に接続される。また、ゲート線ＧＬおよび容量線ＣＬを制御し、ゲート線ＧＬおよび容量線ＣＬを介してメモリセルアレイ２０１に接続されている。
次に、各列のＫビットのラッチ群２２６（１）〜２２６（ｎ）に格納されたデータをメモリセルへ一行同時に書き込む方法については、図２に示す半導体装置における動作方法と同じであり、説明は省略する。
所望の行のメモリセルから多値のデータを読み出し、各列のＫビットのラッチ群２２６（１）〜２２６（ｎ）へデータを格納する読み出し方法については、図２４に示す半導体装置における動作方法と同じであり、説明は省略する。
図２５に示した半導体装置は、メモリセルが有するビット線ＢＬとノードＦＧとがトランジスタ１６２を介して接続される構造を有するため、書き込み動作において、電荷を蓄積する部位であるフローティングゲート部ＦＧに直接電位を与えることが可能である。その結果、個々のメモリセルへの書き込み動作を高速に行うことが可能である。特に、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込み方法と比較して、短時間で、かつ、高い精度でフローティングゲートＦＧの電位を制御し、書き込みを行うことができる。
また、図２５に示した半導体装置は、電位生成回路２０７により生成した複数のアナログ電位を全ての列の書き込み回路２２４（１）〜２２４（ｎ）へ供給することで、各列の書き込み回路２２４（１）〜２２４（ｎ）は、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来る。その結果、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことが可能となる。
なお、不揮発性メモリ素子として用いられるフローティングゲート型のトランジスタのように、微少なトンネル電流で電荷注入を行う書き込みを行う場合は、書き込みデータに応じて書き込み時間を変える必要がある。つまり、電荷注入量が少ないデータを書き込むには短時間の書き込みを、電荷注入量が多いデータを書き込むには長時間の書き込みを行う必要がある。その結果、書き込みを複数回行うことが必要となり、複雑な動作になると共に、低速な動作となってしまう。一方、図２５に示した半導体装置は、書き込みデータに関わらず、多値のデータを一行のメモリセルに一度に、かつ高速に書き込むことができる。
また、図２５に示した半導体装置は、２Ｋ値のメモリの書き込み及び読み出し方法の両方において、メモリセルに格納する２Ｋ値のデータをＫビットのラッチ部に対応づけることができ、回路規模を小さくすることできる。特に、メモリセルへ書き込むデータとメモリセルから読み出したデータとを同じＫビットのラッチ回路に格納することができるため、回路規模を小さくすることできる。例えば、４値のデータを格納する場合、２ビットのラッチ部を有する構成となる。
２Ｋ値のメモリの書き込み方法において、メモリセルに格納する２Ｋ値の個々のデータを一つのラッチに対応づける場合には、２Ｋビットのラッチ部が必要となる。或いは、２Ｋ値のメモリの読み出し方法において、メモリセルに格納された２Ｋ値の個々のデータを一つのラッチに対応づける場合には、２Ｋビットのラッチ部が必要となる。また、メモリセルへ書き込むデータとメモリセルから読み出したデータが共にＫビットのデータであったとしても、データ形式が異なる場合には、読み出し動作用のＫビットのラッチ部と、書き込み動作用のＫビットのラッチ部を別に設ける必要があり、回路規模が大きくなってしまう。図２５に示した構成の半導体装置は、これらいずれの構成と比較しても、回路規模を小さくすることが可能である。
なお、本実施の形態では、図１（Ａ−１）に示したメモリセルにおいて、トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極がビット線ＢＬによって接続されたメモリセルを、図４に示すように、並列に接続したＮＯＲ型メモリセルアレイの構成を例に示したが、本発明の一態様はこの構成に限らない。トランジスタ１６０のソース電極またはドレイン電極と、トランジスタ１６２のソース電極またはドレイン電極とは、別々の配線としても構わない。図１（Ｃ）に示すように、メモリセルを構成するトランジスタ１６０を、ｎチャネル型トランジスタとしても構わない。また、図５に示すようにメモリセルを直列に接続したＮＡＮＤ型メモリセルアレイであっても構わない。
これは、図２５に示した半導体装置は、メモリセルの構成によらず、各列の書き込み回路２２４（１）〜２２４（ｎ）は、独立に、複数のアナログ電位から書き込みデータに対応した電位を選ぶことが出来るためである。また、ゲート線ＧＬとフローティングゲート部ＦＧとがトランジスタ１６２を介して接続されるメモリセル構成であれば、フローティングゲート部ＦＧに直接電位を与えることが可能であり、高速に書き込むことができるためである。
またこれは、図２５に示した半導体装置は、メモリセル構造によらず、各列の読み出し回路２２５（１）〜２２５（ｎ）が負荷抵抗の変化する時点でのカウンタの値をラッチ部に格納する構成となっているためである。また、Ｋビットのカウンタ２０６の値によってメモリセルの状態（トランジスタ１６０がオン状態であるかオフ状態であるか）を制御することができるためである。
なお、本実施形態では、読み出し期間において、Ｋビットのカウンタ２０６が”０”から”２Ｋ−１”までカウントアップする構成としたが、本発明の一態様はこの構成に限らない。Ｋビットのカウンタ２０６が”２Ｋ−１”から”０”までカウントダウンする構成としても構わない。また、本実施形態では、読み出し期間において、選択行の容量線ＣＬには、高いアナログ電位から低いアナログ電位まで順に与えられる構成としたが、本発明の一態様はこの構成に限らない。選択行の容量線ＣＬには、低いアナログ電位から高いアナログ電位まで順に与えられる構成としても構わない。また、本実施形態では、データ”ｊ”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ）をデータ”ｊ＋１”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ＋１）より大きい構成としたが、本発明の一態様はこの構成に限らない。データ”ｊ”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ）をデータ”ｊ＋１”を格納するメモリセルのしきい値電圧Ｖｔｈ（ｊ＋１）より小さい構成としても構わない。
なお、本実施の形態では、列駆動回路２０２に、入力データ信号線ＤＩＮと出力データ信号線ＤＯＵＴが接続される構成としたが、本発明の一態様はこの構成に限らない。入出力データ信号線ＤＩＮＯＵＴが接続される構成であっても構わない。
次に、上述の回路を適用した半導体装置の構成について説明する。
具体的には、入出力データ信号線Ｉ／Ｏを８本有し、１つのメモリセルに対して４ビット（１６値（２４値））のデータを書き込み又は読み出しする回路構成を例として、説明する。また、特に断りのない限り、Ｈ電位はＶＤＤ、Ｌ電位はＧＮＤを示す。
図３（Ａ）は、半導体装置のブロック図の一例である。図３（Ａ）に示す半導体装置は、複数のメモリセル１７０を有するメモリセルアレイ２０１と、列駆動回路２０２と、行駆動回路２０３と、コントローラ２０４と、カウンタ２０６と、Ｉ／Ｏ制御回路２０５と、電位生成回路２０７と、を有する。
メモリセルアレイ２０１は、ビット線ＢＬおよびソース線ＳＬを制御する列駆動回路２０２と、ゲート線ＧＬおよび容量線ＣＬを制御する行駆動回路２０３と、に接続されている。列駆動回路２０２は、電位生成回路２０７と、カウンタ２０６と、Ｉ／Ｏ制御回路２０５と、に接続されている。行駆動回路２０３は、電位生成回路２０７に接続されている。また、電位生成回路２０７はカウンタ２０６に接続されている。メモリセルアレイ２０１を除くこれらの回路は、コントローラ２０４に接続されている。
Ｉ／Ｏ制御回路２０５は、８本の入出力データ信号線Ｉ／Ｏ１〜Ｉ／Ｏ８が接続され、入力データ信号線ＤＩＮ１〜ＤＩＮ８および出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８を介して列駆動回路２０２に接続されている。また、Ｉ／Ｏ制御回路２０５は、コントローラ２０４によって制御される。例えば、Ｉ／Ｏ制御回路２０５にコントローラ２０４と接続される制御線からＨ電位が入力された場合、８本の入出力データ信号線Ｉ／Ｏ１〜Ｉ／Ｏ８の信号がＩ／Ｏ制御回路２０５に入力され、それぞれ８本の入力データ信号線ＤＩＮ１〜ＤＩＮ８と導通し、列駆動回路２０２に出力する。または、Ｉ／Ｏ制御回路２０５にコントローラ２０４と接続される制御線からＬ電位が入力された場合、列駆動回路２０２から８本の出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８の信号がＩ／Ｏ制御回路２０５に入力され、それぞれ８本の入出力データ信号線Ｉ／Ｏ１〜Ｉ／Ｏ８と導通し、入出力データ信号線Ｉ／Ｏ１〜Ｉ／Ｏ８に出力する。
カウンタ２０６は、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３を介して列駆動回路２０２および電位生成回路２０７とそれぞれ接続されている。また、カウンタ２０６は、コントローラ２０４によって制御され、４ビットのカウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータを、列駆動回路２０２および電位生成回路２０７にそれぞれ出力する。
電位生成回路２０７は、アナログ電源電圧線Ｖ１〜Ｖ１６および定電源線ＶＲＥＡＤを介して列駆動回路２０２に接続され、可変電源線ＶＲを介して行駆動回路２０３に接続されている。また、電位生成回路２０７は、コントローラ２０４によって制御され、高電源電圧ＶＨと、アナログ電源電圧線Ｖ１〜Ｖ１６の電圧と、定電源線ＶＲＥＡＤの電圧を、列駆動回路２０２に出力し、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータによって電圧が変動する可変電源線ＶＲの電圧と、高電源電圧ＶＨを行駆動回路２０３に出力する。本実施の形態では、アナログ電源電圧線Ｖ１〜Ｖ１６の電圧の関係は、Ｖ１＜Ｖ２＜Ｖ３＜Ｖ４＜Ｖ５＜Ｖ６＜Ｖ７＜Ｖ８＜Ｖ９＜Ｖ１０＜Ｖ１１＜Ｖ１２＜Ｖ１３＜Ｖ１４＜Ｖ１５＜Ｖ１６＜ＶＨとする。また、アナログ電源電圧線Ｖ１の電圧は、ＧＮＤとする。可変電源線ＶＲの電圧は、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータが小さいほど大きくなるものとする。但し、可変電源線ＶＲは、コントローラ２０４によって制御されており、読み出し動作時は、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータに応じた電圧を出力するが、それ以外の場合は、Ｌ電位を出力する。
図３（Ｂ）に示すメモリセル１７０は、図１（Ａ−１）に示すメモリセルを適用することができる。また、メモリセル１７０として、図１（Ｂ）に示すメモリセルを適用することもできる。なお、図３（Ｃ）に示すように、容量線ＣＬを省略することができる。また、メモリセル１７０として、図１（Ｃ）に示すメモリセルを適用することもできる。
次に、メモリセルアレイ２０１の構成について、図４及び図５を参照して説明する。
図４に、メモリセルアレイ２０１の例を示す。図４に示すメモリセルアレイ２０１は、ｍ本のゲート線ＧＬおよび容量線ＣＬと、ｎ本のビット線ＢＬと、（ｎ／８）本のソース線ＳＬと、複数のメモリセル１７０を有する。ここで、メモリセル１７０は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されている。ここでは、ソース線ＳＬは、メモリセル１７０が８列設けられる毎に１本設けられている。これにより、１列毎にソース線ＳＬを設ける場合に比べて配線の数を低減することができる。また、メモリセルアレイ２０１の省スペース化を図ることができる。もちろん、図４に示すメモリセルアレイ２０１は、ｎ本のソース線ＳＬを設けてもよい。
ｎ本のビット線ＢＬおよび（ｎ／８）本のソース線ＳＬは、図３（Ａ）に示す列駆動回路２０２の有するビット線およびソース線駆動回路２２１に接続されており、ｍ本のゲート線ＧＬおよび容量線ＣＬは、図３（Ａ）に示す行駆動回路２０３の有するゲート線および容量線駆動回路２３１に接続されている。
図５に、メモリセルアレイ２０１の他の例を示す。図５に示すメモリセルアレイ２０１は、１本の選択線Ｇ（１）と、ｍ本のゲート線ＧＬおよび容量線ＣＬと、ｎ本のビット線ＢＬと、１本のソース線ＳＬと、複数のメモリセル１７０を有する。ここで、メモリセル１７０は、縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されている。
ｎ本のビット線ＢＬおよび１本のソース線ＳＬは、図３（Ａ）に示す列駆動回路２０２の有するビット線およびソース線駆動回路２２１に接続されており、１本の選択線Ｇ（１）、ｍ本のゲート線ＧＬおよび容量線ＣＬは、図３（Ａ）に示す行駆動回路２０３の有するゲート線および容量線駆動回路２３１に接続されている。
次に、メモリセルアレイ２０１に接続された列駆動回路２０２の構成について、図６を参照して説明する。
図６において、列駆動回路２０２は、ビット線およびソース線駆動回路２２１と、列デコーダ２２２と、を有する。また、ビット線およびソース線駆動回路２２１は、セレクタ２２９と、メモリセルの列毎に、セレクタ２２８と、ラッチ群２２６（ラッチ部とも記す）と、書き込み回路２２４と、読み出し回路２２５と、アナログスイッチ２２３ａ、２２３ｂと、を有する。また、メモリセルの８列毎に、バッファ２３０を有し、メモリ読み出し信号線ＰＲＥは、バッファ２３０を介してソース線ＳＬと接続されている。
列デコーダ２２２は、セレクタ２２９と接続されており、セレクタ２２９はセレクタ２２８と接続されている。セレクタ２２８は、ラッチ群２２６と接続されており、ラッチ群２２６は、読み出し回路２２５および書き込み回路２２４と、それぞれ接続されている。例えば、１列目の読み出し回路２２５（１）は、アナログスイッチ２２３ａを介してビット線ＢＬ（１）と接続されており、１列目の書き込み回路２２４（１）は、アナログスイッチ２２３ｂを介してビット線ＢＬ（１）と接続されている。また、ｎ列目の読み出し回路２２５（ｎ）は、アナログスイッチ２２３ａを介して、ビット線ＢＬ（ｎ）と接続されており、ｎ列目の書き込み回路２２４（ｎ）は、アナログスイッチ２２３ｂを介してビット線ＢＬ（ｎ）と接続されている。
列デコーダ２２２は、Ｎｃ本（２Ｎｃ×２３＝ｎ）の列アドレス信号線ＣＡと１本の制御線ＣＥが接続され、（ｎ／８）本の列デコード信号線を介してセレクタ２２９に接続されている。列デコーダ２２２には、Ｎｃ本（２Ｎｃ×２３＝ｎ）の列アドレス信号線ＣＡのデータと、制御信号ＣＥが入力され、（ｎ／８）本の列デコード信号線にデータを出力する。（ｎ／８）本の列デコード信号線のデータは、制御線ＣＥがＨ電位のときには、Ｎｃ本（２Ｎｃ×２３＝ｎ）の列アドレス信号線ＣＡのデータに応じて１本だけＨ電位になる。制御線ＣＥがＬ電位のときには、Ｎｃ本（２Ｎｃ×２３＝ｎ）の列アドレス信号線ＣＡのデータに関わらず全ての列デコード信号線のデータはＬ電位となる。
セレクタ２２９には、（ｎ／８）本の列デコード信号線と、入力データ信号線ＤＩＮ１〜ＤＩＮ８と、出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８と、入力セレクト信号線ＤＩ１（１）〜ＤＩ８（ｎ）と、出力セレクト信号線ＤＯ１（１）〜ＤＯ８（ｎ）が接続されている。また、（ｎ／８）本の列デコード信号線のデータによって、入力データ信号線ＤＩＮ１〜ＤＩＮ８と、入力セレクト信号線ＤＩ１（１）〜ＤＩ８（ｎ）のうちの８本が導通する。また、同様に出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８と、出力セレクト信号線ＤＯ１（１）〜ＤＯ８（ｎ）のうちの８本が導通する。例えば、５番目の列デコード信号線のデータの電位がＨ電位の場合、入力データ信号線ＤＩＮ１〜ＤＩＮ８と、入力セレクト信号線ＤＩ１（５）〜ＤＩ８（５）とが導通し、出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８と、出力セレクト信号線ＤＯ１（５）〜ＤＯ８（５）とが導通する。この場合、その他の入力セレクト信号線と出力セレクト信号線は、それぞれ入力データ信号線ＤＩＮ１〜ＤＩＮ８と出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８に対してフローティング状態となる。また、全ての列デコード信号線のデータの電位がＬ電位の場合、全ての入力セレクト信号線ＤＩ１（１）〜ＤＩ８（ｎ）および出力セレクト信号線ＤＯ１（１）〜ＤＯ８（ｎ）は、入力データ信号線ＤＩＮ１〜ＤＩＮ８および出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８に対してフローティング状態となる。
セレクタ２２８およびラッチ群２２６のより詳細な構成について、図７を参照して説明する。
セレクタ２２８（１）は、入力セレクト信号線ＤＩ１（１）と、出力セレクト信号線ＤＯ１（１）と、書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４と、読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４と、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、１）と、ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）と、に接続されている。同様に、セレクタ２２８（８）は、入力セレクト信号線ＤＩ８（１）と、出力セレクト信号線ＤＯ８（１）と、書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４と、読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４と、ラッチ入力信号線Ｉ（１、８）〜Ｉ（４、８）と、ラッチ出力信号線Ｏ（１、８）〜Ｏ（４、８）と、に接続されている。さらに、セレクタ２２８（ｎ）は、入力セレクト信号線ＤＩ８（ｎ／８）と、出力セレクト信号線ＤＯ８（ｎ／８）と、書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４と、読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４と、ラッチ入力信号線Ｉ（１、ｎ）〜Ｉ（４、ｎ）と、ラッチ出力信号線Ｏ（１、ｎ）〜Ｏ（４、ｎ）と、に接続されている。
書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４は、各セレクタ２２８（１）〜２２８（ｎ）のラッチ入力信号線Ｉ（１、１）〜Ｉ（４、ｎ）と対応している。書き込みアドレス信号線ＢＡ＿Ｗ１のデータがＨ電位の場合、セレクタ２２８（１）のラッチ入力信号線Ｉ（１、１）は入力セレクト信号線ＤＩ１（１）と、セレクタ２２８（８）のラッチ入力信号線Ｉ（１、８）は入力セレクト信号線ＤＩ８（１）と、セレクタ２２８（ｎ）のラッチ入力信号線Ｉ（１、ｎ）は入力セレクト信号線ＤＩ８（ｎ／８）と導通する。また、読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４は各セレクタ２２８（１）〜２２８（ｎ）のラッチ出力信号線Ｏ（１、１）〜Ｏ（４、ｎ）と対応している。読み出しアドレス信号線ＢＡ＿Ｒ１のデータがＨ電位の場合、セレクタ２２８（１）のラッチ出力信号線Ｏ（１、１）は出力セレクト信号線ＤＯ１（１）と、セレクタ２２８（８）のラッチ出力信号線Ｏ（１、８）は出力セレクト信号線ＤＯ８（１）と、セレクタ２２８（ｎ）のラッチ出力信号線Ｏ（１、ｎ）は出力セレクト信号線ＤＯ８（ｎ／８）と導通する。書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４のデータと読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４のデータは、どれか１本のみがＨ電位になるものであり、どの組み合わせであっても複数同時にＨ電位にはならない。また、全ての書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４のデータと読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４のデータがＬ電位の場合、全てのセレクタ２２８（１）〜２２８（ｎ）のラッチ入力信号線Ｉ（１、１）〜Ｉ（４、ｎ）及びラッチ出力信号線Ｏ（１、１）〜Ｏ（４、ｎ）は、全ての入力セレクト信号線ＤＩ１（１）〜ＤＩ８（ｎ／８）及び出力セレクト信号線ＤＯ１（１）〜ＤＯ８（ｎ／８）に対してフローティング状態となる。
ラッチ群２２６は、メモリセルの列数だけ用意される。ラッチ群２２６（１）は、４つのラッチ２２７（１、１）〜ラッチ２２７（４、１）で構成される。ラッチ２２７（１、１）〜ラッチ２２７（４、１）は、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、１）およびラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）と、それぞれ接続されている。例えば、ラッチ２２７（１、１）には、ラッチ入力信号線Ｉ（１、１）とラッチ出力信号線Ｏ（１、１）とが、それぞれ接続されており、ラッチ２２７（４、１）には、ラッチ入力信号線Ｉ（４、１）とラッチ出力信号線Ｏ（４、１）とが、それぞれ接続される。
同様にラッチ群２２６（８）は、４つのラッチ２２７（１、８）〜ラッチ２２７（４、８）で構成される。さらに、ラッチ群２２６（ｎ）は、４つのラッチ２２７（１、ｎ）〜ラッチ２２７（４、ｎ）で構成される。
ラッチ２２７（１、１）〜ラッチ２２７（４、ｎ）は、それぞれのラッチ入力信号線Ｉ（１、１）〜Ｉ（４、ｎ）が、書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４のデータおよび列デコード信号線のデータによって、入力データ信号線ＤＩＮ１〜ＤＩＮ８と導通した場合、入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータを記憶する。また、ラッチ２２７（１、１）〜ラッチ２２７（４、ｎ）は、それぞれのラッチ入力信号線Ｉ（１、１）〜Ｉ（４、ｎ）が、入力データ信号線ＤＩＮ１〜ＤＩＮ８に対してフローティング状態となった場合、その直前までラッチ２２７（１、１）〜ラッチ２２７（４、ｎ）に記憶されていたデータを保持する。ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、ｎ）は、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、ｎ）によってラッチ２２７（１、１）〜ラッチ２２７（４、ｎ）に保持されたデータを出力する。
より具体的には、列デコード信号線のｘ列目（ｘは１〜ｎ／８までの整数）がＨ電位となり、書き込みアドレス信号線ＢＡ＿Ｗ２がＨ電位となった場合、入力データ信号線ＤＩＮ１〜ＤＩＮ８が、入力セレクト信号線ＤＩ１（ｘ）〜ＤＩ８（ｘ）及びセレクタ２２８（８ｘ−７）〜セレクタ２２８（８ｘ）の各ラッチ入力信号線Ｉ（２、８ｘ−７）〜Ｉ（２、８ｘ）と導通し、ラッチ群２２６（８ｘ−７）〜２２６（８ｘ）のラッチ２２７（２、８ｘ−７）〜ラッチ２２７（２、８ｘ）に入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータが記憶される。
書き込み回路２２４（１）は、ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）と、メモリ書き込み制御信号線ＰＷＥと、アナログ電源電圧線Ｖ１〜Ｖ１６と、が接続されている。また、書き込み回路２２４（１）はアナログスイッチ２２３ｂを介してビット線ＢＬ（１）に接続されている。
図８に、書き込み回路の一例を示す。図８に示す書き込み回路は、ＮＡＮＤ回路３２１と、レベルシフタ３２２と、４ビットのマルチプレクサ３３６とを有する。ＮＡＮＤ回路３２１とレベルシフタ３２２は、１列毎に４つずつ用意される。ＮＡＮＤ回路３２１の入力には、メモリ書き込み制御信号線ＰＷＥとラッチ２２７のラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）とがそれぞれ接続されており、ＮＡＮＤ回路３２１の出力にはレベルシフタ３２２が接続されている。また、レベルシフタ３２２は４ビットのマルチプレクサ３３６と接続されている。４ビットのマルチプレクサ３３６は、アナログスイッチ２２３ｂを介してビット線ＢＬと接続されている。
図８に示す書き込み回路は、メモリ書き込み制御信号線ＰＷＥのデータがＬ電位の場合、ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）のデータに関わらず４ビットのマルチプレクサ３３６からアナログ電源電圧線Ｖ１の電圧を出力する。メモリ書き込み制御信号線ＰＷＥのデータがＨ電位の場合、ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）のデータに応じて４ビットのマルチプレクサ３３６から出力される電圧が切り替わる。本実施の形態では、メモリ書き込み制御信号線ＰＷＥのデータがＨ電位の場合、ラッチ出力信号線Ｏ（１、１）〜Ｏ（４、１）のデータが”０ｈ”ではＶ１、”１ｈ”ではＶ２、”２ｈ”ではＶ３、”３ｈ”ではＶ４、”４ｈ”ではＶ５、”５ｈ”ではＶ６、”６ｈ”ではＶ７、”７ｈ”ではＶ８、”８ｈ”ではＶ９、”９ｈ”ではＶ１０、”Ａｈ”ではＶ１１、”Ｂｈ”ではＶ１２、”Ｃｈ”ではＶ１３、”Ｄｈ”ではＶ１４、”Ｅｈ”ではＶ１５、”Ｆｈ”ではＶ１６、の電圧が４ビットのマルチプレクサ３３６から出力されるものとする。
図９に読み出し回路の一例を示す。図９に示す読み出し回路は、負荷３２３と、センスアンプ３２４と、ＮＡＮＤ回路３２５と、を有する。ＮＡＮＤ回路３２５の入力の一方には、センスアンプ３２４が接続されており、入力の他方にはメモリ読み出し信号線ＰＲＥが接続されている。センスアンプ３２４には、負荷３２３と、アナログスイッチ２２３ａを介してビット線ＢＬと、が接続されている。また、ＮＡＮＤ回路３２５の出力には、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、１）と、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３と、が接続されている。なお、図９に示す読み出し回路は、一列目のメモリセルに接続される場合について示す。
図９（Ｂ−１）〜図９（Ｂ−５）に、負荷３２３の具体例を示す。図９（Ｂ−１）に示すように、ｎチャネル型のトランジスタのゲート端子に、定電源線ＶＲＥＡＤが接続されていてもよい。また、図９（Ｂ−２）に示すように、負荷３２３は抵抗であっても良い。また、図９（Ｂ−３）に示すように、ｐチャネル型のトランジスタのゲート端子に、定電源線ＶＲＥＡＤが接続されていてもよい。また、図９（Ｂ−４）に示すように、負荷３２３はｎチャネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方とが接続された構成であっても良いし、図９（Ｂ−５）に示すように、負荷３２３はｐチャネル型のトランジスタのゲート端子と、ソース端子またはドレイン端子の一方とが接続された構成であっても良い。
図９に示す読み出し回路は、負荷３２３とメモリセルのｐチャネル型トランジスタの抵抗分割によって生じたビット線ＢＬの電圧をセンスアンプ３２４で判定する。メモリ読み出し信号線ＰＲＥのデータがＨ電位の場合、センスアンプ３２４の出力によって、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３と、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、１）が導通、またはフローティング状態にする。メモリ読み出し信号線ＰＲＥのデータがＬ電位の場合、センスアンプ３２４の出力に関わらず、ラッチ入力信号線Ｉ（１、１）〜Ｉ（４、１）は、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３に対してフローティング状態となる。
図６に示すように、アナログスイッチ２２３ａは読み出し回路２２５とメモリセルとを接続し、アナログスイッチ２２３ｂは書き込み回路２２４とメモリセルとを接続する。また、アナログスイッチ２２３ａ、２２３ｂは、高電位メモリ読み出し制御信号線ＰＲＥＨと反転高電位メモリ読み出し制御信号線ＰＲＥＨＢと接続されており、高電位メモリ読み出し制御信号線ＰＲＥＨと反転高電位メモリ読み出し制御信号線ＰＲＥＨＢとによって制御される。高電位メモリ読み出し制御信号線ＰＲＥＨのデータは、メモリ読み出し制御信号線ＰＲＥのデータのＨ電位を電圧ＶＨにした信号である。反転高電位メモリ読み出し制御信号線ＰＲＥＨＢのデータは、高電位メモリ読み出し制御信号線ＰＲＥＨのデータの反転信号である。高電位メモリ読み出し制御信号線ＰＲＥＨのデータが電圧ＶＨでかつ、反転高電位メモリ読み出し制御信号線ＰＲＥＨＢのデータがＬ電位の場合、ビット線ＢＬは読み出し回路２２５に接続される。高電位メモリ読み出し制御信号線ＰＲＥＨのデータがＬ電位でかつ、反転高電位メモリ読み出し制御信号ＰＲＥＨＢ線のデータが電圧ＶＨの場合、ビット線ＢＬは書き込み回路２２４に接続される。
図６に示すバッファ２３０は、メモリ読み出し信号ＰＲＥとソース線ＳＬ（１）〜ＳＬ（ｎ／８）が接続される。全てのソース線ＳＬ（１）〜ＳＬ（ｎ／８）は、メモリ読み出し信号線ＰＲＥの信号と同様の信号が出力される。
次に、メモリセルアレイ２０１に接続された行駆動回路２０３について、図１０を参照して説明する。
図１０において、行駆動回路２０３は、行デコーダ２３２と、メモリセルの行毎に、ＮＡＮＤ回路３３１と、ＮＡＮＤ回路３３３と、レベルシフタ３３２と、レベルシフタ３３４と、マルチプレクサＭＵＸを有する。行デコーダ２３２は、Ｍｒ本（２Ｍｒ＝ｍ）の行アドレス線ＲＡと制御線ＣＥと列デコード信号線Ｒ＿ａ（１）〜Ｒ＿ａ（ｍ）が接続されている。また、ＮＡＮＤ回路３３１の入力一方には、列デコード信号線Ｒ＿ａ（１）が接続されており、入力の他方には行メモリ書き込み制御信号線ＰＷＥ＿Ｒが接続されている。ＮＡＮＤ回路３３１の出力には、レベルシフタ３３２が接続されている。レベルシフタ３３２は、メモリセルのゲート線ＧＬと接続されている。また、ＮＡＮＤ回路３３３の入力の一方には、列デコーダ線Ｒ＿ａ（１）が接続されており、入力の他方には制御線ＣＥが接続されている。また、ＮＡＮＤ回路３３３の出力には、レベルシフタ３３４が接続されている。レベルシフタ３３４にはマルチプレクサＭＵＸが接続されており、マルチプレクサは、可変電源線ＶＲ、電圧線ＶＨ、容量線ＣＬと接続されている。
行デコーダ２３２は、制御線ＣＥのデータがＨ電位のときに、ｍ本の行デコード線Ｒ＿ａ（１）〜Ｒ＿ａ（ｍ）から行アドレス信号線ＲＡのデータに応じて選択された１本のデータだけがＨ電位となる。制御線ＣＥのデータがＬ電位のときには、行アドレス信号線ＲＡのデータに関わらず全ての行デコード線のデータはＬ電位となる。
行メモリ書き込み制御信号線ＰＷＥ＿ＲのデータがＨ電位になることで、選択された行デコード線に対応するメモリセルのゲート線ＧＬのデータが電圧ＶＨとなる。その他のメモリセルのゲート線ＧＬのデータはＬ電位となる。また、選択された行デコード線に対応するメモリセルの容量線ＣＬのデータとして、可変電源線ＶＲのデータの電位がマルチプレクサＭＵＸより出力される。その他のメモリセルの容量線ＣＬのデータは、マルチプレクサＭＵＸから電圧ＶＨが出力される。
行メモリ書き込み制御信号線ＰＷＥ＿ＲのデータがＬ電位になることで、全てのメモリセルのゲート線ＧＬのデータがＬ電位となる。また、選択された行デコード線に対応するメモリセルの容量線ＣＬのデータとして、可変電源線ＶＲのデータの電位がマルチプレクサＭＵＸより出力される。その他のメモリセルの容量線ＣＬのデータは、マルチプレクサＭＵＸから電圧ＶＨが出力される。
図１１乃至図１６に本発明の一態様に係るタイミングチャートを示す。図１１は、入力データ信号線ＤＩＮ１〜ＤＩＮ８からｎ個のラッチ群へのデータを格納するタイミングを示す。図１２は、ｎ個のラッチ群に格納されたデータからメモリセルへデータの書き込みを行うタイミングを示す。図１３は、メモリセルからデータを読み出し、ｎ個のラッチ群へデータの格納するタイミングを示す。図１６は、ｎ個のラッチ群に格納されたデータを出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８へ出力するタイミングを示す。
図１１に、入力データ信号線ＤＩＮ１〜ＤＩＮ８からラッチ群へデータを格納するタイミングを示す。まず、カラムアドレス線ＣＡのデータと入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータを決定し、制御線ＣＥのデータをＨ電位にする。これによって１本の列デコード信号線が選択される。図１１では、カラムアドレス線ＣＡのデータを”００ｈ”から順に書き込むことを前提に説明をする。
次に、書き込みアドレス信号線ＢＡ＿Ｗ１のデータをＨ電位にすることにより、ラッチ（１，１）〜ラッチ（１、８）の入力に入力データ信号線ＤＩＮ１〜ＤＩＮ８が導通し、入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータが書き込まれる。ラッチ（１，１）〜ラッチ（１、８）にデータが書き込まれたら、書き込みアドレス信号ＢＡ＿Ｗ１のデータをＬ電位することにより、データが保存される。
次に、入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータを変更する。その後、書き込みアドレス信号線ＢＡ＿Ｗ２のデータをＨ電位することにより、ラッチ（２、１）〜ラッチ（２、８）に入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータが書き込まれる。ラッチ（２、１）〜ラッチ（２、８）にデータが書き込まれたら、書き込みアドレス信号線ＢＡ＿Ｗ２のデータをＬ電位することにより、データが保存される。これを書き込みアドレス信号線ＢＡ＿Ｗ４まで同様に行う。
この動作において、誤書込み防止のため、カラムアドレス線ＣＡのデータ及び入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータは、書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４のデータが全てＬ電位になっている間にその値を変更する必要がある。全てのカラムアドレス線ＣＡのデータと書き込みアドレス信号線ＢＡ＿Ｗ１〜ＢＡ＿Ｗ４のデータの組み合わせを選択し、全てのラッチ群に入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータを格納するまで一連の動作は続けられる。
全てのラッチ群に入力データ信号線ＤＩＮ１〜ＤＩＮ８のデータの格納が行われた後、メモリセルにラッチ群で格納されたデータの書き込みを行う。図１２に、ラッチ群に格納されたデータからメモリセルへデータの書き込みを行うタイミングを示す。
まず、行駆動回路において、ロウアドレス信号線ＲＡのデータを決定する。制御線ＣＥのデータは前のラッチ群へのデータ格納の際に、Ｈ電位となっているので、ロウアドレス信号線ＲＡのデータを決定した時点で１本の行デコード信号が選択される。本実施の形態では、ロウアドレス信号線ＲＡのデータを”００ｈ”とした場合で説明を行う。選択された行デコード信号線に対応する容量線ＣＬ（１）のデータはＬ電位となり、その他の行の容量線ＣＬのデータは電位ＶＨとなる。
次に、行メモリ書き込み制御信号線ＰＷＥ＿ＲのデータがＨ電位となり、選択された行デコード信号線に対応するゲート線ＧＬ（１）のデータは電位ＶＨとなる。
次に、列駆動回路２０２において、メモリ書き込み制御信号線ＰＷＥのデータがＨ電位となる。メモリ書き込み制御信号線ＰＷＥのデータがＨ電位となることで、列駆動回路２０２内の書き込み回路からラッチ群に格納されたデータに対応したアナログ電源電圧線Ｖ１〜Ｖ１６の電圧が出力される。このとき、列駆動回路２０２内のアナログスイッチは、高電位メモリ読み出し制御信号線ＰＲＥＨと反転高電位メモリ読み出し制御信号線ＰＲＥＨＢとにより、書き込み回路の出力とビット線ＢＬ（１）〜ＢＬ（ｎ）とが接続される。これにより、アナログ電源電圧線Ｖ１〜Ｖ１６の電圧がビット線ＢＬ（１）〜ＢＬ（ｎ）に出力される。本実施の形態の場合、ラッチ群に格納されたデータが”０ｈ”の場合Ｖ１、”１ｈ”ではＶ２、”２ｈ”ではＶ３、”３ｈ”ではＶ４、”４ｈ”ではＶ５、”５ｈ”ではＶ６、”６ｈ”ではＶ７、”７ｈ”ではＶ８、”８ｈ”ではＶ９、”９ｈ”ではＶ１０、”Ａｈ”ではＶ１１、”Ｂｈ”ではＶ１２、”Ｃｈ”ではＶ１３、”Ｄｈ”ではＶ１４、”Ｅｈ”ではＶ１５、”Ｆｈ”の場合Ｖ１６の電圧に対応する。
このとき、行駆動回路において、ゲート線ＧＬ（１）が接続されているメモリセルのフローティングゲート部ＦＧに、各ビット線ＢＬ（１）〜ＢＬ（ｎ）から出力される電圧Ｖ１〜Ｖ１６の電圧が書き込まれる。
次に、行メモリ書き込み制御信号線ＰＷＥ＿ＲのデータがＬ電位となり、ゲート線ＧＬ（１）のデータがＬ電位となる。このとき、ゲート線ＧＬ（１）が接続されているメモリセルのデータは保持される。
次に、列駆動回路において、メモリ書き込み制御信号線ＰＷＥのデータがＬ電位となり、ビット線ＢＬ（１）〜ＢＬ（ｎ）はアナログ電源電圧線Ｖ１の電圧（図１２においてはＧＮＤ）が出力される。最後に、行駆動回路において、制御線ＣＥのデータがＬ電位になることにより、容量線ＣＬ（１）〜ＣＬ（ｍ）のデータはＬ電位になる。以上により、メモリセルへの書き込み動作が終了となる。
図１３に、メモリセルからデータを読み出し、ラッチ群へデータを格納するタイミングを示す。
まず、行駆動回路において、ロウアドレス線ＲＡのデータを決定し、制御線ＣＥのデータをＨ電位にすることで、読み出すメモリの行を選択する。本実施の形態では、ロウアドレス線ＲＡのデータが”００ｈ”であることを前提に説明をする。このとき、選択された容量線ＣＬ（１）のデータには、電位生成回路から与えられる可変電圧線ＶＲの電圧が出力される。可変電圧線ＶＲの電圧はカウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータに応じて変動する電圧であり、この場合は、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータが小さいほど可変電圧線ＶＲの電圧は大きくなる。その他の容量線ＣＬのデータに関しては、Ｈ電位が与えられる。
次に、列駆動回路において、メモリ読み出し制御信号線ＰＲＥのデータをＨ電位にする。このとき、高電位メモリ読み出し制御信号線ＰＲＥＨのデータは、メモリ読み出し制御信号線ＰＲＥのデータと同じタイミングの信号で、メモリ読み出し制御信号線ＰＲＥのデータよりもＨ電位が高い信号である。また、反転高電位メモリ読み出し制御信号線ＰＲＥＨＢのデータは、高電位メモリ読み出し制御信号線ＰＲＥＨのデータの反転信号となっている。また、ソース線ＳＬのデータはメモリ読み出し制御信号線ＰＲＥにバッファ２３０を通した信号となっている。
ビット線ＢＬ（１）〜ＢＬ（ｎ）は、高電位メモリ読み出し制御信号線ＰＲＥＨと反転高電位メモリ読み出し制御信号線ＰＲＥＨＢにより読み出し回路と導通する。これにより、ビット線ＢＬ（１）〜ＢＬ（ｎ）の電位は、読み出し回路の負荷とメモリセルのＰ型トランジスタの抵抗分割によって決定する。
次に、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータによって、０ｈ〜Ｆｈまで順にカウントしていく。容量線ＣＬ（１）はカウンタ信号線ＣＯＵＮＴ０〜３のデータに応じて変動する可変電圧線ＶＲの電圧を出力する。可変電圧線ＶＲの電圧は、図１３に示すようにカウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３の値が増えるにつれて、電位が下がっていく。
読み出し動作のより具体的な動作の説明として、図１４と図１５を示す。図１４は、読み出し回路とメモリセルを表している。図１５は、図１４のタイミングチャートを示す。
図１５において、容量線ＣＬ（１）の電位が変動すると、フローティングゲート部ＦＧの電位が容量結合によって変動する。フローティングゲート部ＦＧの電位によってｐチャネル型トランジスタのソース−ドレイン間の抵抗値が変動し、読み出し回路の負荷３２３とｐチャネル型トランジスタとの抵抗分割によってビット線ＢＬの電位が変動する。
メモリセル１７０のｐチャネル型トランジスタ１６０の抵抗値が変動し、ビット線ＢＬ（１）〜ＢＬ（ｎ）の電位がある一定値を超えると、読み出し回路内のセンスアンプ３２４の出力がＨ電位からＬ電位へと切り替わる。これによって、図１５に示すように、ＳＡ＿ＯＵＴの出力も同様にＨ電位からＬ電位へと切り替わることにより、列駆動回路内のラッチ群に格納するカウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３の値が決定する。
ビット線ＢＬ（１）〜ＢＬ（ｎ）と容量線ＣＬ（１）の関係は、各メモリセル内フローティングゲート部ＦＧに格納されているデータ、つまり保持されている電圧によって変動する。そのため、カウンタ信号線ＣＯＵＮＴ０〜ＣＯＵＮＴ３のデータと容量線ＣＬ（１）の電位とビット線ＢＬ（１）〜ＢＬ（ｎ）の電位がメモリセル内のフローティングゲート部ＦＧの電位と対応して変化するため、多値のメモリ読み出しが実現できる。
図１６にラッチ群に格納されたデータを出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８へ出力するタイミングを示す。
カラムアドレス線ＣＡのデータを”００ｈ”に指定する。制御線ＣＥのデータはラッチ群へのデータ格納の際にＨ電位のままとなっているので、１本の列デコード信号線が選択される。次に読み出しアドレス信号線ＢＡ＿Ｒ１のデータをＨ電位にする。これによりラッチ（１、１）〜ラッチ（１、８）に格納されているデータがラッチ出力信号線を介して出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８へと出力される。
次に、読み出しアドレス信号線ＢＡ＿Ｒ１のデータをＬ電位にした後、読み出しアドレス信号線ＢＡ＿Ｒ２のデータをＨ電位にし、ラッチ（２、１）〜ラッチ（２、８）に格納されているデータがラッチ出力信号線を介して出力データ信号線ＤＯＵＴ１〜ＤＯＵＴ８へと出力される。これを読み出しアドレス信号線ＢＡ＿Ｒ４まで同様に行う。
カラムアドレス線ＣＡのデータを変更する際は、全ての読み出しアドレス信号線ＢＡ＿Ｒ１〜４のデータをＬ電位にした状態で行う。そして、ラッチ群に格納されたデータを読み出す際は、同様に読み出しアドレス信号線ＢＡ＿Ｒ１〜ＢＡ＿Ｒ４のデータを順に制御する。
以上のように、２４値メモリにおいて、列ごとに４ビットのラッチ部と、と４ビットマルチプレクサと、を有し、４ビットマルチプレクサにて電位Ｖ（１）〜Ｖ（２４）のうち１つの電位を選択して出力する回路構成とすることで、１行分のメモリセルに多値データを一括でかつ高速に書き込むことができ、書き込み時間の短縮化を可能とする。
また、２４値メモリにおいて、４ビットカウンタを有し、その出力は列ごとの４ビットのラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現することができるため、メモリ周辺回路の省スペース化を実現できる。
本実施の形態では、１つのメモリセルに対して４ビット（１６値（２４値））のデータを書き込み又は読み出しする回路構成を例として説明したが、本発明の一態様は、１つのメモリセルに対してＫビット（２Ｋ値）のデータを書き込み又は読み出しする回路に対しても適用することができる。なお、２値のデータを書き込み又は読み出しする回路構成に対しても適用することができる。
２Ｋ値メモリにおいて、列ごとにＫビットのラッチ部とＫビットマルチプレクサと、を有し、Ｋビットマルチプレクサにて電位Ｖ（１）〜Ｖ（２Ｋ）のうち１つの電位を選択して出力する回路構成とすることで、１行分のメモリセルに多値データを一括でかつ高速に書き込むことができ、書き込み時間の短縮化を可能とする。
また、２Ｋ値メモリにおいて、Ｋビットカウンタを有し、その出力は列ごとのＫビットのラッチ部の入力端子に接続されることにより、読み出し回路を小さい回路にて実現することができるため、メモリ周辺回路の省スペース化を実現できる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法について図１７乃至図２２を参照して説明する。
〈半導体装置の断面構成および平面構成〉
図１７は、半導体装置の構成の一例である。図１７（Ａ）には、半導体装置の断面を、図１７（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１７（Ａ）は、図１７（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２における断面に相当する。図１７（Ａ）および図１７（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する。ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。図１７に示す半導体装置は、メモリセルとして用いることができる。
なお、開示する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図１７におけるトランジスタ１６０は、半導体基板５００上の半導体層中に設けられたチャネル形成領域１３４と、チャネル形成領域１３４を挟むように設けられた不純物領域１３２（ソース領域およびドレイン領域とも記す）と、チャネル形成領域１３４上に設けられたゲート絶縁層１２２ａと、ゲート絶縁層１２２ａ上にチャネル形成領域１３４と重畳するように設けられたゲート電極１２８ａと、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
また、半導体基板５００上の半導体層中に設けられた不純物領域１２６には、導電層１２８ｂが接続されている。ここで、導電層１２８ｂは、トランジスタ１６０のソース電極やドレイン電極としても機能する。また、不純物領域１３２と不純物領域１２６との間には、不純物領域１３０が設けられている。また、トランジスタ１６０を覆うように絶縁層１３６、絶縁層１３８、および絶縁層１４０が設けられている。なお、高集積化を実現するためには、図１７に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１２８ａの側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１３２を設けても良い。
図１７におけるトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極（またはドレイン電極）１４２ａ、およびドレイン電極（またはソース電極）１４２ｂと、酸化物半導体層１４４、ソース電極１４２ａおよびドレイン電極１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠損に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ましくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１７のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。
図１７における容量素子１６４は、ドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。
本実施の形態では、トランジスタ１６２および容量素子１６４が、トランジスタ１６０と少なくとも一部が重畳するように設けられている。このような平面レイアウトを採用することにより、高集積化を図ることができる。例えば、最小加工寸法をＦとして、メモリセルの占める面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６４の上には、絶縁層１５０が設けられている。そして、ゲート絶縁層１４６および絶縁層１５０に形成された開口には、配線１５４が設けられている。配線１５４は、メモリセルの一と他のメモリセルとを接続する配線であり、図２の回路図におけるビット線ＢＬに相当する。配線１５４は、ソース電極１４２ａと、導電層１２８ｂとを介して、不純物領域１２６に接続されている。これにより、トランジスタ１６０におけるソース領域またはドレイン領域と、トランジスタ１６２におけるソース電極１４２ａと、をそれぞれ異なる配線に接続する場合と比較して、配線の数を削減することができるため、半導体装置の集積度を向上させることができる。
また、導電層１２８ｂを設けることにより、不純物領域１２６とソース電極１４２ａの接続する位置と、ソース電極１４２ａと配線１５４との接続する位置を、重畳して設けることができる。このような平面レイアウトを採用することにより、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
〈ＳＯＩ基板の作製方法〉
次に、上記半導体装置の作製に用いられるＳＯＩ基板の作製方法の一例について、図１８を参照して説明する。
まず、ベース基板として半導体基板５００を準備する（図１８（Ａ）参照）。半導体基板５００としては、単結晶シリコン基板、単結晶ゲルマニウム基板などの半導体基板を用いることができる。また、半導体基板として、太陽電池級シリコン（ＳＯＧ−Ｓｉ：Ｓｏｌａｒ Ｇｒａｄｅ Ｓｉｌｉｃｏｎ）基板などを用いても良い。また、多結晶半導体基板を用いても良い。太陽電池級シリコンや、多結晶半導体基板などを用いる場合には、単結晶シリコン基板などを用いる場合と比較して、製造コストを抑制することができる。
なお、半導体基板５００に変えて、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板が挙げられる。また、窒化シリコンと酸化アルミニウムを主成分とした熱膨張係数がシリコンに近いセラミック基板を用いてもよい。
半導体基板５００は、その表面をあらかじめ洗浄しておくことが好ましい。具体的には、半導体基板５００に対して、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）等を用いて洗浄を行うのが好ましい。
次に、ボンド基板を準備する。ここでは、ボンド基板として単結晶半導体基板５１０を用いる（図１８（Ｂ）参照）。なお、ここでは、ボンド基板として単結晶のものを用いるが、ボンド基板の結晶性を単結晶に限る必要はない。
単結晶半導体基板５１０としては、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第１４族元素でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。市販のシリコン基板としては、直径５インチ（１２５ｍｍ）、直径６インチ（１５０ｍｍ）、直径８インチ（２００ｍｍ）、直径１２インチ（３００ｍｍ）、直径１６インチ（４００ｍｍ）サイズの円形のものが代表的である。なお、単結晶半導体基板５１０の形状は円形に限らず、例えば、矩形等に加工したものであっても良い。また、単結晶半導体基板５１０は、ＣＺ（チョクラルスキー）法やＦＺ（フローティングゾーン）法を用いて作製することができる。
単結晶半導体基板５１０の表面には酸化膜５１２を形成する（図１８（Ｃ）参照）。なお、汚染物除去の観点から、酸化膜５１２の形成前に、塩酸過酸化水素水混合溶液（ＨＰＭ）、硫酸過酸化水素水混合溶液（ＳＰＭ）、アンモニア過酸化水素水混合溶液（ＡＰＭ）、希フッ酸（ＤＨＦ）、ＦＰＭ（フッ酸、過酸化水素水、純水の混合液）等を用いて単結晶半導体基板５１０の表面を洗浄しておくことが好ましい。希フッ酸とオゾン水を交互に吐出して洗浄してもよい。
酸化膜５１２は、例えば、酸化シリコン膜、酸化窒化シリコン膜等を単層で、または積層させて形成することができる。上記酸化膜５１２の作製方法としては、熱酸化法、ＣＶＤ法、スパッタリング法などがある。また、ＣＶＤ法を用いて酸化膜５１２を形成する場合、良好な貼り合わせを実現するためには、テトラエトキシシラン（略称；ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）等の有機シランを用いて酸化シリコン膜を形成することが好ましい。
本実施の形態では、単結晶半導体基板５１０に熱酸化処理を行うことにより酸化膜５１２（ここでは、ＳｉＯｘ膜）を形成する。熱酸化処理は、酸化性雰囲気中にハロゲンを添加して行うことが好ましい。
例えば、塩素（Ｃｌ）が添加された酸化性雰囲気中で単結晶半導体基板５１０に熱酸化処理を行うことにより、塩素酸化された酸化膜５１２を形成することができる。この場合、酸化膜５１２は、塩素原子を含有する膜となる。このような塩素酸化により、外因性の不純物である重金属（例えば、Ｆｅ、Ｃｒ、Ｎｉ、Ｍｏ等）を捕集して金属の塩化物を形成し、これを外方に除去して単結晶半導体基板５１０の汚染を低減させることができる。
なお、酸化膜５１２に含有させるハロゲン原子は塩素原子に限られない。酸化膜５１２にはフッ素原子を含有させてもよい。単結晶半導体基板５１０表面をフッ素酸化する方法としては、ＨＦ溶液に浸漬させた後に酸化性雰囲気中で熱酸化処理を行う方法や、ＮＦ３を酸化性雰囲気に添加して熱酸化処理を行う方法などがある。
次に、イオンを電界で加速して単結晶半導体基板５１０に照射し、添加することで、単結晶半導体基板５１０の所定の深さに結晶構造が損傷した脆化領域５１４を形成する（図１８（Ｄ）参照）。
脆化領域５１４が形成される領域の深さは、イオンの運動エネルギー、イオンの質量と電荷、イオンの入射角などによって調節することができる。また、脆化領域５１４は、イオンの平均侵入深さとほぼ同じ深さの領域に形成される。このため、イオンを添加する深さで、単結晶半導体基板５１０から分離される単結晶半導体層の厚さを調節することができる。例えば、単結晶半導体層の厚さが、１０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上２００ｎｍ以下程度となるように平均侵入深さを調節すれば良い。
当該イオンの照射処理は、イオンドーピング装置やイオン注入装置を用いて行うことができる。イオンドーピング装置の代表例としては、プロセスガスをプラズマ励起して生成された全てのイオン種を被処理体に照射する非質量分離型の装置がある。当該装置では、プラズマ中のイオン種を質量分離しないで被処理体に照射することになる。これに対して、イオン注入装置は質量分離型の装置である。イオン注入装置では、プラズマ中のイオン種を質量分離し、ある特定の質量のイオン種を被処理体に照射する。
本実施の形態では、イオンドーピング装置を用いて、水素を単結晶半導体基板５１０に添加する例について説明する。ソースガスとしては水素を含むガスを用いる。照射するイオンについては、Ｈ３ ＋の比率を高くすると良い。具体的には、Ｈ＋、Ｈ２ ＋、Ｈ３ ＋の総量に対してＨ３ ＋の割合が５０％以上（より好ましくは８０％以上）となるようにする。Ｈ３ ＋の割合を高めることで、イオン照射の効率を向上させることができる。
なお、添加するイオンは水素に限定されない。ヘリウムなどのイオンを添加しても良い。また、添加するイオンは一種類に限定されず、複数種類のイオンを添加しても良い。例えば、イオンドーピング装置を用いて水素とヘリウムとを同時に照射する場合には、異なる工程で照射する場合と比較して工程数を低減することができると共に、後の単結晶半導体層の表面荒れを抑えることが可能である。
なお、イオンドーピング装置を用いて脆化領域５１４を形成する場合には、重金属も同時に添加されるおそれがあるが、ハロゲン原子を含有する酸化膜５１２を介してイオンの照射を行うことによって、これら重金属による単結晶半導体基板５１０の汚染を防ぐことができる。
次に、半導体基板５００と、単結晶半導体基板５１０とを対向させ、酸化膜５１２を介して密着させる。これにより、半導体基板５００と、単結晶半導体基板５１０とが貼り合わされる（図１８（Ｅ）参照）。なお、単結晶半導体基板５１０と貼り合わせる半導体基板５００の表面に酸化膜または窒化膜を成膜してもよい。
貼り合わせの際には、半導体基板５００または単結晶半導体基板５１０の一箇所に、０．００１Ｎ／ｃｍ２以上１００Ｎ／ｃｍ２以下、例えば、１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下の圧力を加えることが望ましい。圧力を加えて、貼り合わせ面を接近、密着させると、密着させた部分において半導体基板５００と酸化膜５１２の接合が生じ、当該部分を始点として自発的な接合がほぼ全面におよぶ。この接合には、ファンデルワールス力や水素結合が作用しており、常温で行うことができる。
なお、単結晶半導体基板５１０と半導体基板５００とを貼り合わせる前には、貼り合わせに係る表面につき、表面処理を行うことが好ましい。表面処理を行うことで、単結晶半導体基板５１０と半導体基板５００との界面での接合強度を向上させることができる。
表面処理としては、ウェット処理、ドライ処理、またはウェット処理とドライ処理の組み合わせ、を用いることができる。また、異なるウェット処理どうしを組み合わせて用いても良いし、異なるドライ処理どうしを組み合わせて用いても良い。
なお、貼り合わせの後には、接合強度を増加させるための熱処理を行ってもよい。この熱処理の温度は、脆化領域５１４における分離が生じない温度（例えば、室温以上４００℃未満）とする。また、この温度範囲で加熱しながら、半導体基板５００と酸化膜５１２とを接合させてもよい。上記熱処理には、拡散炉、抵抗加熱炉などの加熱炉、ＲＴＡ（瞬間熱アニール、Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置、マイクロ波加熱装置などを用いることができる。なお、上記温度条件はあくまで一例に過ぎず、開示する発明の一態様がこれに限定して解釈されるものではない。
次に、熱処理を行うことにより、単結晶半導体基板５１０を脆化領域において分離して、半導体基板５００上に、酸化膜５１２を介して単結晶半導体層５１６を形成する（図１８（Ｆ）参照）。
なお、上記分離の際の熱処理温度は、できる限り低いものであることが望ましい。分離の際の温度が低いほど、単結晶半導体層５１６の表面荒れを抑制できるためである。具体的には、例えば、上記分離の際の熱処理温度は、３００℃以上６００℃以下とすればよく、５００℃以下（４００℃以上）とすると、より効果的である。
なお、単結晶半導体基板５１０を分離した後には、単結晶半導体層５１６に対して、５００℃以上の温度で熱処理を行い、単結晶半導体層５１６中に残存する水素の濃度を低減させてもよい。
次に、単結晶半導体層５１６の表面にレーザー光を照射することによって、表面の平坦性を向上させ、かつ欠陥を低減させた単結晶半導体層５１８を形成する（図１８（Ｇ）参照）。なお、レーザー光の照射処理に代えて、熱処理を行っても良い。
なお、本実施の形態においては、単結晶半導体層５１６の分離に係る熱処理の直後に、レーザー光の照射処理を行っているが、本発明の一態様はこれに限定して解釈されない。単結晶半導体層５１６の分離に係る熱処理の後にエッチング処理を施して、単結晶半導体層５１６表面の欠陥が多い領域を除去してから、レーザー光の照射処理を行っても良いし、単結晶半導体層５１６表面の平坦性を向上させてからレーザー光の照射処理を行ってもよい。なお、上記エッチング処理としては、ウェットエッチング、ドライエッチングのいずれを用いてもよい。また、本実施の形態においては、上述のようにレーザー光を照射した後、単結晶半導体層５１６の膜厚を小さくする薄膜化工程を行ってもよい。単結晶半導体層５１６の薄膜化には、ドライエッチングまたはウェットエッチングの一方、または双方を用いればよい。
以上の工程により、良好な特性の単結晶半導体層５１８を有するＳＯＩ基板を得ることができる（図１８（Ｇ）参照）。
〈半導体装置の作製方法〉
次に、上記のＳＯＩ基板を用いた半導体装置の作製方法について、図１９乃至図２２を参照して説明する。
〈下部のトランジスタの作製方法〉
はじめに下部のトランジスタ１６０の作製方法について、図１９および図２０を参照して説明する。なお、図１９および図２０は、図１８に示す方法で作成したＳＯＩ基板の一部であって、図１７（Ａ）に示す下部のトランジスタに相当する断面工程図である。
まず、単結晶半導体層５１８を島状に加工して、半導体層１２０を形成する（図１９（Ａ）参照）。なお、この工程の前後において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純物元素や、ｐ型の導電性を付与する不純物元素を半導体層に添加してもよい。半導体がシリコンの場合、ｎ型の導電性を付与する不純物元素としては、例えば、リンや砒素などを用いることができる。また、ｐ型の導電性を付与する不純物元素としては、例えば、硼素、アルミニウム、ガリウムなどを用いることができる。
次に、半導体層１２０を覆うように絶縁層１２２を形成する（図１９（Ｂ）参照）。絶縁層１２２は、後にゲート絶縁層となるものである。絶縁層１２２は、例えば、半導体層１２０表面の熱処理（熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などのうちいずれかの混合ガスを用いて行うことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当該絶縁層１２２は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層１２２の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。ここでは、プラズマＣＶＤ法を用いて、酸化シリコンを含む絶縁層を単層で形成することとする。
次に、絶縁層１２２上にマスク１２４を形成し、一導電性を付与する不純物元素を半導体層１２０に添加して、不純物領域１２６を形成する（図１９（Ｃ）参照）。なお、ここでは、不純物元素を添加した後、マスク１２４は除去する。
次に、絶縁層１２２上にマスクを形成し、絶縁層１２２が不純物領域１２６と重畳する領域の一部を除去することにより、ゲート絶縁層１２２ａを形成する（図１９（Ｄ）参照）。絶縁層１２２の除去方法として、ウェットエッチングまたはドライエッチングなどのエッチング処理を用いることができる。
次に、ゲート絶縁層１２２ａ上にゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１２８ａおよび導電層１２８ｂを形成する（図１９（Ｅ）参照）。
ゲート電極１２８ａおよび導電層１２８ｂに用いる導電層としては、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法などの各種成膜方法を用いることができる。また、導電層の加工は、レジストマスクを用いたエッチングによって行うことができる。
次に、ゲート電極１２８ａおよび導電層１２８ｂをマスクとして、一導電型を付与する不純物元素を半導体層に添加して、チャネル形成領域１３４、不純物領域１３２、および不純物領域１３０を形成する（図２０（Ａ）参照）。ここでは、ｐ型トランジスタを形成するために、ボロン（Ｂ）などの不純物元素を添加する。または、ｎ型トランジスタを形成する場合には、リン（Ｐ）やヒ素（Ａｓ）などの不純物元素を添加する。ここで、添加される不純物元素の濃度は適宜設定することができる。また、不純物元素を添加した後には、活性化のための熱処理を行う。ここで、不純物領域の濃度は、不純物領域１２６、不純物領域１３２、不純物領域１３０の順に高くなる。
次に、ゲート絶縁層１２２ａ、ゲート電極１２８ａ、導電層１２８ｂを覆うように、絶縁層１３６、絶縁層１３８および絶縁層１４０を形成する（図２０（Ｂ）参照）。
絶縁層１３６、絶縁層１３８、絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層１３６、絶縁層１３８、絶縁層１４０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３６、絶縁層１３８、絶縁層１４０には、これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１３６や絶縁層１３８、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。本実施の形態では、絶縁層１３６として酸化窒化シリコン、絶縁層１３８として窒化酸化シリコン、絶縁層１４０として酸化シリコンを用いる場合について説明する。なお、ここでは、絶縁層１３６、絶縁層１３８および絶縁層１４０の積層構造としているが、開示する発明の一態様はこれに限定されない。１層または２層としても良いし、４層以上の積層構造としても良い。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ（化学的機械研磨）処理やエッチング処理を行うことにより、絶縁層１３８および絶縁層１４０を平坦化する（図２０（Ｃ）参照）。ここでは、絶縁層１３８が一部露出されるまで、ＣＭＰ処理を行う。絶縁層１３８に窒化酸化シリコンを用い、絶縁層１４０に酸化シリコンを用いた場合、絶縁層１３８はエッチングストッパとして機能する。
次に、絶縁層１３８および絶縁層１４０にＣＭＰ処理やエッチング処理を行うことにより、ゲート電極１２８ａおよび導電層１２８ｂの上面を露出させる（図２０（Ｄ）参照）。ここでは、ゲート電極１２８ａおよび導電層１２８ｂが一部露出されるまで、エッチング処理を行う。当該エッチング処理は、ドライエッチングを用いることが好適であるが、ウェットエッチングを用いてもよい。ゲート電極１２８ａおよび導電層１２８ｂの一部を露出させる工程において、後に形成されるトランジスタ１６２の特性を向上させるために、絶縁層１３６、絶縁層１３８、絶縁層１４０の表面は可能な限り平坦にしておくことが好ましい。
以上の工程により、下部のトランジスタ１６０を形成することができる（図２０（Ｄ）参照）。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でなる多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、上部のトランジスタ１６２の作製方法について、図２１および図２２を参照して説明する。
まず、ゲート電極１２８ａ、導電層１２８ｂ、絶縁層１３６、絶縁層１３８、絶縁層１４０などの上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図２１（Ａ）参照）。なお、酸化物半導体層を形成する前に、絶縁層１３６、絶縁層１３８、絶縁層１４０の上に、下地として機能する絶縁層を設けても良い。当該絶縁層は、スパッタリング法をはじめとするＰＶＤ法やプラズマＣＶＤ法などのＣＶＤ法などを用いて形成することができる。
用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
酸化物半導体層に用いる材料としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｇａ−Ｏ系の材料や、Ｉｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などを用いることができる。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、酸化物半導体として、化学式ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される材料を用いてもよい。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ−Ｏ系の材料やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ−Ａ）２＋（ｂ−Ｂ）２＋（ｃ−Ｃ）２≦ｒ２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。
酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。例えば、スパッタリング法などを用いて作製することができる。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットとしては、例えば、組成比として、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比のターゲットを用いることもできる。
また、Ｉｎ−Ｚｎ−Ｏ系の材料のターゲットとしては、組成比として、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系の酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料は、ＩＴＺＯと呼ぶことができ、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５などとなる酸化物ターゲットを用いる。
酸化物ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高いターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。
成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物ターゲットを用いたスパッタリング法により形成する。
まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。
次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。
成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。
成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。
なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。
ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する（図２１（Ｂ）参照）。
導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリットがある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極１４２ａ、ドレイン電極１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａ、およびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。
また、図２１（Ｂ）とは別の一例として、酸化物半導体層１４４とソース電極およびドレイン電極との間に、ソース領域およびドレイン領域として酸化物導電層を設けることができる。
例えば、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に導電層を形成し、酸化物導電膜および導電層を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層、ソース電極１４２ａ、ドレイン電極１４２ｂを形成することができる。
また、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。ソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、さらに島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層を形成することもできる。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電層として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
酸化物導電層を酸化物半導体層とソース電極及びドレイン電極との間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタの高速動作をすることができる。
酸化物半導体層１４４、酸化物導電層、金属材料からなるソース電極及びドレイン電極の構成とすることによって、よりトランジスタの耐圧を向上させることができる。
ソース領域及びドレイン領域として酸化物導電層を用いることは、周辺回路（駆動回路）の周波数特性を向上させるために有効である。金属電極（モリブデン、タングステン等）と酸化物半導体層との接触に比べ、金属電極（モリブデン、タングステン等）と酸化物導電層との接触は、接触抵抗を下げることができるからである。酸化物半導体層とソース電極及びドレイン電極との間に酸化物導電層を介在させることで接触抵抗を低減でき、周辺回路（駆動回路）の周波数特性を向上させることができる。
次に、ソース電極１４２ａ、ドレイン電極１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図２１（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。
また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２Ｏｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素欠損を低減することができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填することができる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、その水素原子を含む物質が極力含まれないように高純度化することができる。
次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図２１（Ｄ）参照）。
ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図２２（Ａ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。
次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極１４２ａと接する配線１５４を形成する（図２２（Ｂ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。
配線１５４は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。
より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
絶縁層１５０に形成する開口は、導電層１２８ｂと重畳する領域に形成することが望ましい。このような領域に開口を形成することで、コンタクト領域に起因する素子面積の増大を抑制することができる。
ここで、導電層１２８ｂを用いずに、不純物領域１２６とソース電極１４２ａとの接続と、ソース電極１４２ａと配線１５４との接続とを重畳させる場合について説明する。この場合、不純物領域１２６上に形成された絶縁層１３６、絶縁層１３８および絶縁層１４０に開口（下部のコンタクトと呼ぶ）を形成し、下部のコンタクトにソース電極１４２ａを形成した後、ゲート絶縁層１４６および絶縁層１５０において、下部のコンタクトと重畳する領域に開口（上部のコンタクトと呼ぶ）を形成し、配線１５４を形成することになる。下部のコンタクトと重畳する領域に上部のコンタクトを形成する際に、エッチングにより下部のコンタクトに形成されたソース電極１４２ａが断線してしまうおそれがある。これを避けるために、下部のコンタクトと上部のコンタクトが重畳しないように形成することにより、素子面積が増大するという問題がおこる。
本実施の形態に示すように、導電層１２８ｂを用いることにより、ソース電極１４２ａを断線させることなく、上部のコンタクトの形成が可能となる。これにより、下部のコンタクトと上部のコンタクトを重畳させて設けることができるため、コンタクト領域に起因する素子面積の増大を抑制することができる。つまり、半導体装置の集積度を高めることができる。
次に、配線１５４を覆うように絶縁層１５６を形成する（図２２（Ｃ）参照）。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図２２（Ｃ）参照）。
次に、図１７に示すトランジスタ１６２として適用することができる、トランジスタの例を示す。
また、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい。図１７に示すトランジスタ１６２に酸化物導電層を設けたトランジスタ４４１、４４２を図２６（Ａ）（Ｂ）に示す。なお、絶縁層４００は、絶縁層１３６、絶縁層１３８、絶縁層１４０などに相当する。
図２６（Ａ）（Ｂ）のトランジスタ４４１、４４２は、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能する酸化物導電層４０４ａ、４０４ｂが形成されている。図２６（Ａ）（Ｂ）のトランジスタ４４１、４４２は作製工程により酸化物導電層４０４ａ、４０４ｂの形状が異なる例である。
図２６（Ａ）のトランジスタ４４１では、酸化物半導体膜と酸化物導電膜の積層を形成し、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂを形成する。
図２６（Ｂ）のトランジスタ４４２では、酸化物半導体層１４４上に酸化物導電膜を形成し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラフィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。
なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。
酸化物導電層４０４ａ、４０４ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウム、酸化珪素を含むインジウム錫酸化物などを適用することができる。また、上記材料に酸化珪素を含ませてもよい。
ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ４４１、４４２が高速動作をすることができる。
また、酸化物半導体層１４４、酸化物導電層４０４ａ、４０４ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂの構成とすることによって、トランジスタ４４１、４４２の耐圧を向上させることができる。
次に、図１７に示すトランジスタ１６２の構造として、トップゲート構造を示したが、本発明の一態様は、これに限定されず、ボトムゲート構造とすることができる。図２８にボトムゲート構造の例について示す。
図２８（Ａ）に示すトランジスタ４１０は、ゲート電極４０１上に、ゲート絶縁層４０２が設けられ、ゲート絶縁層４０２上に酸化物半導体層４０３が設けられ、酸化物半導体層４０３と接続されるソース電極４０５ａ、ドレイン電極４０５ｂが設けられている。なお、ゲート電極４０１と、酸化物半導体層４０３と、ゲート絶縁層４０２と、ソース電極４０５ａと、ドレイン電極４０５ｂは、図１７に示すゲート電極１４８ａと、酸化物半導体層１４４と、ゲート絶縁層１４６と、ソース電極１４２ａと、ドレイン電極１４２ｂに相当する。
図２８（Ｂ）に示すトランジスタ４２０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図２８（Ａ）と同様である。図２８（Ａ）と異なる点は、酸化物半導体層４０３に接して絶縁層４２７が設けられている点にある。
図２８（Ｃ）に示すトランジスタ４３０は、ゲート電極４０１と、ゲート絶縁層４０２と、酸化物半導体層４０３と、ソース電極４０５ａと、ドレイン電極４０５ｂとが設けられている点において図２８（Ａ）と同様である。図２８（Ａ）と異なる点は、酸化物半導体層４０３に接するソース電極４０５ａとドレイン電極４０５ｂの位置である。つまり、図２８（Ａ）に示すトランジスタ４１０は、酸化物半導体層４０３の上でソース電極４０５ａとドレイン電極４０５ｂが接するのに対し、図２８（Ｃ）に示すトランジスタ４３０は、酸化物半導体層４０３の下でソース電極４０５ａとドレイン電極４０５ｂが接している。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下である。また、酸化物半導体層１４４は水素や水などが低減され、酸素欠損が低減されることにより、のキャリア密度が、一般的なシリコンウェハにおけるキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、望ましくは１０ｚＡ以下となる。
このように高純度化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
上記実施の形態において、トランジスタの半導体層に用いることのできる酸化物半導体層の一形態を、図２７を用いて説明する。
本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。
絶縁層４００上に絶縁層４３７を形成する。本実施の形態では、絶縁層４３７として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。なお、絶縁層４００は、絶縁層１３６、絶縁層１３８、絶縁層１４０などに相当する。
次に、絶縁層４３７上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層４５０ａを形成する（図２７（Ａ）参照）。
第１の加熱処理の温度にもよるが、成膜時における基板温度や第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。
第１の加熱処理によって、酸化物絶縁層である絶縁層４３７中の酸素を第１の結晶性酸化物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用いられる絶縁層４３７は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶縁層４３７の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。
次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる。
本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用ターゲット（Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。
次いで、基板を配置するチャンバー雰囲気を窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図２７（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。
また、絶縁層４３７の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層４３７の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。
次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５３を形成する（図２７（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。
酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。
なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。
また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ； ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。
なお、第１の結晶性酸化物半導体層および第２の結晶性酸化物半導体層は、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料（ＩＴＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料、一元系金属の酸化物であるＩｎ−Ｏ系の材料、Ｓｎ−Ｏ系の材料、Ｚｎ−Ｏ系の材料などがある。また、上記の材料にＳｉＯ２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。
また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。
上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書に開示する半導体装置に適用できるトランジスタ（例えば、実施の形態１、実施の形態２におけるトランジスタ１６２、トランジスタ４１０、トランジスタ４２０、トランジスタ４３０、トランジスタ４４１、トランジスタ４４２）に、適宜用いることができる。
また、酸化物半導体層４０３として本実施の形態の酸化物半導体積層を用いた実施の形態２におけるトランジスタ１６２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一方の面から他方の面に流れる方向、具体的に図１７に示すトランジスタ１６２では上下方向）に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。
酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌともいう。）を含む酸化物について説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図２９乃至図３１を用いて詳細に説明する。なお、特に断りがない限り、図２９乃至図３１は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。また、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図２９において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図２９（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図２９（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図２９（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図２９（Ａ）に示す小グループは電荷が０である。
図２９（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図２９（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図２９（Ｂ）に示す構造をとりうる。図２９（Ｂ）に示す小グループは電荷が０である。
図２９（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図２９（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図２９（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図２９（Ｃ）に示す小グループは電荷が０である。
図２９（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図２９（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図２９（Ｄ）に示す小グループは電荷が＋１となる。
図２９（Ｅ）に、２個のＺｎを含む小グループを示す。図２９（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図２９（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。図２９（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは、下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。このように、金属原子の上方向にて近接する４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向にて近接する４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。小グループ同士の結合に寄与するＯは４配位なので、Ｏの下方向にある近接金属原子の数と、Ｏの上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図３０（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図３０（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図３０（Ｃ）は、図３０（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図３０（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図３０（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図３０（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図３０（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図２９（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図３０（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系の材料や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料、Ｓｎ−Ｍｇ−Ｏ系の材料、Ｉｎ−Ｍｇ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｏ系の材料などを用いた場合も同様である。
例えば、図３１（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図３１（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図３１（Ｂ）に３つの中グループで構成される大グループを示す。なお、図３１（Ｃ）は、図３１（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図３１（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
（実施の形態５）
本実施の形態では、トランジスタの電界効果移動度に関して説明する。
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ１は、以下の式で表される。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図３２に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図３２で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図３３乃至図３５に示す。なお、計算に用いたトランジスタの断面構造を図３６に示す。図３６に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃを有する。半導体領域１１０３ａおよび半導体領域１１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図３６（Ａ）に示すトランジスタは、下地絶縁層１１０１と、下地絶縁層１１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成される。トランジスタは半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域１１０３ｂと、ゲート１１０５を有する。ゲート１１０５の幅を３３ｎｍとする。
ゲート１１０５と半導体領域１１０３ｂの間には、ゲート絶縁層１１０４を有し、また、ゲート１１０５の両側面には側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂ、ゲート１１０５の上部には、ゲート１１０５と他の配線との短絡を防止するための絶縁物１１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域１１０３ａおよび半導体領域１１０３ｃに接して、ソース１１０８ａおよびドレイン１１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図３６（Ｂ）に示すトランジスタは、下地絶縁層１１０１と、酸化アルミニウムよりなる埋め込み絶縁物１１０２の上に形成され、半導体領域１１０３ａ、半導体領域１１０３ｃと、それらに挟まれた真性の半導体領域１１０３ｂと、幅３３ｎｍのゲート１１０５とゲート絶縁層１１０４と側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂと絶縁物１１０７とソース１１０８ａおよびドレイン１１０８ｂを有する点で図３６（Ａ）に示すトランジスタと同じである。
図３６（Ａ）に示すトランジスタと図３６（Ｂ）に示すトランジスタの相違点は、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域の導電型である。図３６（Ａ）に示すトランジスタでは、側壁絶縁物１１０６ａおよび側壁絶縁物１１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域１１０３ａおよび半導体領域１１０３ｃであるが、図３６（Ｂ）に示すトランジスタでは、真性の半導体領域１１０３ｂである。すなわち、図３６（Ｂ）に示す半導体層において、半導体領域１１０３ａ（半導体領域１１０３ｃ）とゲート１１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物１１０６ａ（側壁絶縁物１１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図３３は、図３６（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図３３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３３（Ｂ）は１０ｎｍとしたものであり、図３３（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
図３４は、図３６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３４（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３４（Ｂ）は１０ｎｍとしたものであり、図３４（Ｃ）は５ｎｍとしたものである。
また、図３５は、図３６（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図３５（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図３５（Ｂ）は１０ｎｍとしたものであり、図３５（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図３３では８０ｃｍ２／Ｖｓ程度であるが、図３４では６０ｃｍ２／Ｖｓ程度、図３５では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。
（実施の形態６）
本実施の形態では、酸化物半導体としてＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体を用いたトランジスタについて説明する。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図３７（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。
図３７（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度のピークは１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図３７（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度のピークは３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図３７（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度のピークは３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度のピークを実現することも可能になると推定される。
Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図３７（Ａ）と図３７（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄｓはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄｓを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図３８（Ａ）に、マイナスＢＴ試験の結果を図３８（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図３９（Ａ）に、マイナスＢＴ試験の結果を図３９（Ｂ）に示す。
試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。このような雰囲気中で熱処理を行うことにより、酸化物半導体膜中に酸素を過剰に含ませることができる。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体膜に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。これによっても、酸化物半導体膜中に酸素を過剰に含ませることができる。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、後に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパターンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図４２に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図４３に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
具体的には、図４３に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄｓは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図４０に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図４１（Ａ）に基板温度としきい値電圧の関係を、図４１（Ｂ）に基板温度と電界効果移動度の関係を示す。
図４１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図４１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
以下に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について説明する。
図４４は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図４４（Ａ）にトランジスタの上面図を示す。また、図４４（Ｂ）に図４４（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。
図４４（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁層１２０２と、下地絶縁層１２０２の周辺に設けられた保護絶縁膜１２０４と、下地絶縁層１２０２および保護絶縁膜１２０４上に設けられた高抵抗領域１２０６ａおよび低抵抗領域１２０６ｂを有する酸化物半導体膜１２０６と、酸化物半導体膜１２０６上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート電極１２１０の側面と接して設けられた側壁絶縁膜１２１２と、少なくとも低抵抗領域１２０６ｂと接して設けられた一対の電極１２１４と、少なくとも酸化物半導体膜１２０６、ゲート電極１２１０および一対の電極１２１４を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して少なくとも一対の電極１２１４の一方と接続して設けられた配線１２１８と、を有する。
なお、図示しないが、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１２１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
また、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。
図４５は、トランジスタの構造を示す上面図および断面図である。図４５（Ａ）はトランジスタの上面図である。また、図４５（Ｂ）は図４５（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。
図４５（Ｂ）に示すトランジスタは、基板１６００と、基板１６００上に設けられた下地絶縁層１６０２と、下地絶縁層１６０２上に設けられた酸化物半導体膜１６０６と、酸化物半導体膜１６０６と接する一対の電極１６１４と、酸化物半導体膜１６０６および一対の電極１６１４上に設けられたゲート絶縁層１６０８と、ゲート絶縁層１６０８を介して酸化物半導体膜１６０６と重畳して設けられたゲート電極１６１０と、ゲート絶縁層１６０８およびゲート電極１６１０を覆って設けられた層間絶縁膜１６１６と、層間絶縁膜１６１６に設けられた開口部を介して一対の電極１６１４と接続する配線１６１８と、層間絶縁膜１６１６および配線１６１８を覆って設けられた保護膜１６２０と、を有する。
基板１６００としてはガラス基板を、下地絶縁層１６０２としては酸化シリコン膜を、酸化物半導体膜１６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１６１４としてはタングステン膜を、ゲート絶縁層１６０８としては酸化シリコン膜を、ゲート電極１６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１６２０としてはポリイミド膜を、それぞれ用いた。
なお、図４５（Ａ）に示す構造のトランジスタにおいて、ゲート電極１６１０と一対の電極１６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１６０６に対する一対の電極１６１４のはみ出しをｄＷと呼ぶ。
（実施の形態７）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図２３を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。
図２３（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。
図２３（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。
図２３（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源スイッチ７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。
図２３（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図２３（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。
図２３（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。
図２３（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。
１２０ 半導体層
１２２ 絶縁層
１２２ａ ゲート絶縁層
１２４ マスク
１２６ 不純物領域
１２８ａ ゲート電極
１２８ｂ 導電層
１３０ 不純物領域
１３２ 不純物領域
１３４ チャネル形成領域
１３６ 絶縁層
１３８ 絶縁層
１４０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 導電層
１５０ 絶縁層
１５４ 配線
１５６ 絶縁層
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
１７０ メモリセル
２０１ メモリセルアレイ
２０２ 列駆動回路
２０３ 行駆動回路
２０４ コントローラ
２０５ Ｉ／Ｏ制御回路
２０６ カウンタ
２０７ 電位生成回路
２２１ ビット線およびソース線駆動回路
２２２ 列デコーダ
２２３ａ アナログスイッチ
２２３ｂ アナログスイッチ
２２４ 回路
２２５ 回路
２２６ ラッチ群
２２７ ラッチ
２２８ セレクタ
２２９ セレクタ
２３０ バッファ
２３１ ゲート線および容量線駆動回路
２３２ 行デコーダ
３２１ ＮＡＮＤ回路
３２２ レベルシフタ
３２３ 負荷
３２４ センスアンプ
３２５ ＮＡＮＤ回路
３３１ ＮＡＮＤ回路
３３２ レベルシフタ
３３３ ＮＡＮＤ回路
３３４ レベルシフタ
３３５ マルチプレクサ
３３６ マルチプレクサ
４００ 絶縁層
４０１ ゲート電極
４０２ ゲート絶縁層
４０３ 酸化物半導体層
４０４ａ 酸化物導電層
４０４ｂ 酸化物導電層
４０５ａ ソース電極
４０５ｂ ドレイン電極
４１０ トランジスタ
４２０ トランジスタ
４２７ 絶縁層
４３０ トランジスタ
４３７ 絶縁層
４４０ トランジスタ
４４１ トランジスタ
４４２ トランジスタ
４５０ａ 結晶性酸化物半導体層
４５０ｂ 結晶性酸化物半導体層
４５３ 酸化物半導体層
５００ 半導体基板
５１０ 単結晶半導体基板
５１２ 酸化膜
５１４ 脆化領域
５１６ 単結晶半導体層
５１８ 単結晶半導体層
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源スイッチ
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
１１０１ 下地絶縁層
１１０２ 埋め込み絶縁物
１１０３ａ 半導体領域
１１０３ｂ 半導体領域
１１０３ｃ 半導体領域
１１０４ ゲート絶縁層
１１０５ ゲート
１１０６ａ 側壁絶縁物
１１０６ｂ 側壁絶縁物
１１０７ 絶縁物
１１０８ａ ソース
１１０８ｂ ドレイン
１２００ 基板
１２０２ 下地絶縁層
１２０４ 保護絶縁膜
１２０６ 酸化物半導体膜
１２０６ａ 高抵抗領域
１２０６ｂ 低抵抗領域
１２０８ ゲート絶縁層
１２１０ ゲート電極
１２１２ 側壁絶縁膜
１２１４ 電極
１２１６ 層間絶縁膜
１２１８ 配線
１６００ 基板
１６０２ 下地絶縁層
１６０６ 酸化物半導体膜
１６０８ ゲート絶縁層
１６１０ ゲート電極
１６１４ 電極
１６１６ 層間絶縁膜
１６１８ 配線
１６２０ 保護膜

Claims (11)

  1. ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、
    前記メモリセルの一は、
    第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
    を有し、
    前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含んで構成され、
    前記第１の駆動回路は、前記メモリセルの列毎に、Ｋビットのラッチ部と、Ｋビットのマルチプレクサを有する書き込み回路と、を有し、
    前記書き込み回路は、前記電位生成回路と、前記Ｋビットのラッチ部に接続される、半導体装置。
  2. ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、Ｋビットのカウンタ（Ｋは自然数）と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、
    前記メモリセルの一は、
    第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
    を有し、
    前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含んで構成され、
    前記第１の駆動回路は、前記メモリセルの列毎に、Ｋビットのラッチ部と、読み出し回路と、を有し、
    前記Ｋビットのカウンタは、前記読み出し回路に接続され、
    前記読み出し回路は、前記Ｋビットのラッチ部に接続される、半導体装置。
  3. ｍ×ｎ個のメモリセルでなるメモリセルアレイと、第１の駆動回路と、第２の駆動回路と、Ｋビットのカウンタ（Ｋは自然数）と、電位生成回路と、ビット線と、ソース線と、ゲート線と、を有し、
    前記メモリセルの一は、
    第１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１のトランジスタと、
    第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２のチャネル形成領域を含む第２のトランジスタと、
    を有し、
    前記第１のチャネル形成領域は、前記第２のチャネル形成領域とは異なる半導体材料を含んで構成され、
    前記第１の駆動回路は、前記メモリセルの列毎に、Ｋビットのラッチ部と、Ｋビットのマルチプレクサを有する書き込み回路と、読み出し回路と、を有し、
    前記Ｋビットのカウンタは、前記読み出し回路に接続され、
    前記Ｋビットのラッチ部は、前記書き込み回路と、前記読み出し回路と、に接続される、
    半導体装置。
  4. 前記ソース線は、前記第１のソース電極と接続され、
    前記ビット線は、前記第１のドレイン電極と、前記第２のドレイン電極と接続され、
    前記ゲート線は、前記第２のゲート電極と接続され、前記第１のゲート電極と、前記第２のソース電極と、は接続される、請求項１乃至請求項３に記載の半導体装置。
  5. 前記第１のトランジスタは、ｐチャネル型トランジスタであり、前記第２のトランジスタは、ｎチャネル型トランジスタである、請求項１乃至４のいずれか一に記載の半導体装置。
  6. 前記第２のトランジスタの前記第２のチャネル形成領域は、酸化物半導体を含んで構成される、請求項１乃至５のいずれか一に記載の半導体装置。
  7. 前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが並列に接続された請求項１乃至６のいずれか一に記載の半導体装置。
  8. 前記ビット線と前記ソース線との間に、前記メモリセルの一を含む複数のメモリセルが直列に接続された請求項１乃至６のいずれか一に記載の半導体装置。
  9. 前記読み出し回路は、負荷と、センスアンプと、ＮＡＮＤ回路と、を有し、
    前記ＮＡＮＤ回路の入力の一方には、前記センスアンプが接続されており、
    前記ＮＡＮＤ回路の入力の他方には、メモリ読み出し線が接続されており、
    前記ＮＡＮＤ回路の出力には、前記Ｋビットのラッチ部が接続される、請求項１乃至８のいずれか一に記載の半導体装置。
  10. 前記電位生成回路は、前記第１の駆動回路および前記第２の駆動回路に、それぞれ接続される、請求項１乃至９のいずれか一に記載の半導体装置。
  11. 前記Ｋビットのカウンタは、前記Ｋビットのラッチ部の入力と電気的に接続される、請求項１乃至１０のいずれか一に記載の半導体装置。
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