JP2012256820A

JP2012256820A - 半導体装置および半導体装置の駆動方法

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Publication number: JP2012256820A
Application number: JP2011181508A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山; Kiyoshi Kato; 清加藤
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2010-09-03
Filing date: 2011-08-23
Publication date: 2012-12-27
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Also published as: TWI552273B; JP6069408B2; US20120057396A1; US8508967B2; JP2015181187A; TW201225218A; JP5753028B2; WO2012029638A1

Abstract

【課題】電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する。
【解決手段】酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路と、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、を一体に備える半導体装置とする。また、周辺回路を下部に設け、記憶回路を上部に設けることで、半導体装置の面積の縮小化及び小型化を実現することができる。
【選択図】図１

Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものである。

半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性のものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される。

揮発性記憶装置の代表的な例としては、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択してキャパシタに電荷を蓄積することで、情報を記憶する。

上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトランジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によって、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データの保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなると記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別の記憶装置が必要となる。

揮発性記憶装置の別の例としてはＳＲＡＭ（ＳｔａｔｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利である。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点については、ＤＲＡＭと変わるところはない。

不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、トランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利点を有している（例えば、特許文献１参照）。

しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じる。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そして、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つまり、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。

また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するためには、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではないという問題もある。

特開昭５７−１０５８８９号公報

上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供することを目的の一とする。

開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例えば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トランジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間にわたって情報を保持することが可能である。

本発明の一態様は、基板に設けられた第１乃至第４の駆動回路と、第１乃至第４の駆動回路上に設けられた複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、を有し、複数のメモリセルの一は、ゲート電極と、ソース電極及びドレイン電極と、酸化物半導体層と、ゲート絶縁層と、を有するトランジスタと、ソース電極又はドレイン電極と、ゲート絶縁層と、電極層と、を有する容量素子と、を有し、第１の駆動回路と第２の駆動回路とは、メモリセルアレイの中心点に対して点対称となるように配置され、第３の駆動回路及び第４の駆動回路は、第１の駆動回路及び第２の駆動回路に対して垂直に配置され、かつ第３の駆動回路と第４の駆動回路とは、メモリセルアレイの中心点に対して点対称となるように配置される、半導体装置である。

上記において、第１乃至第４の駆動回路は、メモリセルアレイの真下に配置されることが好ましい。また、上記において、第１の駆動回路乃至第４の駆動回路は、メモリセルアレイによって覆われ、はみ出さない位置に設けられていることが好ましい。また、上記において、第１及び第２の駆動回路は、それぞれコラムデコーダ及びセンスアンプ部を有し、第３及び第４の駆動回路は、それぞれローデコーダとする。また、上記において、第１乃至第４の駆動回路は、酸化物半導体以外の材料を含んで構成される。

また、上記において、第１の駆動回路とメモリセルアレイとが接続される配線の数は、第２の駆動回路とメモリセルアレイとが接続される配線の数と等しいことが好ましい。また、第３の駆動回路とメモリセルアレイとが接続される配線の数は、第４の駆動回路とメモリセルアレイとが接続される配線の数と等しいことが好ましい。

なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。

酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた駆動回路などの周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。

半導体装置の概念図。半導体装置のブロック図。半導体装置の概念図。半導体装置のブロック図。半導体装置の回路図。半導体装置の回路図。半導体装置の回路図。タイミングチャート図。半導体装置の断面図。半導体装置の断面図及び平面図。半導体装置の断面図。半導体装置の断面図。半導体装置の作製工程に係る断面図。半導体装置の作製工程に係る断面図。電子機器を示す図。保持期間と書き込まれたデータと読み出されたデータとが一致したメモリセルの総数の関係を示す図。酸化物材料の結晶構造を説明する図。酸化物材料の結晶構造を説明する図。酸化物材料の結晶構造を説明する図。計算によって得られた移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。計算に用いたトランジスタの断面構造を説明する図。酸化物半導体膜を用いたトランジスタのＶ_ｇ−Ｉ_ｄ特性及び電界効果移動度を示す図。試料１のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。試料２のトランジスタのＢＴ試験後のＶ_ｇ−Ｉ_ｄ特性を示す図。試料Ａ及び試料ＢのＸＲＤスペクトルを示す図。トランジスタのオフ電流と測定時基板温度との関係を示す図。Ｉ_ｄ及び電界効果移動度のＶ_ｇ依存性を示す図。しきい値電圧及び電界効果移動度と基板温度との関係を示す図。本発明の一態様であるトランジスタの上面図及び断面図。本発明の一態様であるトランジスタの上面図及び断面図。酸化物材料の結晶構造を説明する図。

本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

（実施の形態１）
本発明の一態様に係る半導体装置の構成について、図１乃至図８を参照して説明する。

〈半導体装置の構成〉
図１は、半導体装置の構成の一例を示す概念図である。本発明の一態様に係る半導体装置は、上部に記憶回路を有し、下部に記憶回路を駆動させるために高速動作が必要な駆動回路や制御回路などの周辺回路を有する、積層構造の半導体装置である。なお、駆動回路や制御回路は、論理回路であってもよいし、周辺回路は、アナログ回路を有していても構わない。また、演算回路を有していてもよい。

図１に示す半導体装置は、上部に記憶回路として複数のメモリセルを有するメモリセルアレイ２０１を有し、下部に、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０、などのメモリセルアレイ２０１を動作させるために必要な周辺回路２１０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。

図２（Ａ）に、図１に示す半導体装置の下部における周辺回路２１０のブロック図を示し、図２（Ｂ）に、メモリセルアレイ２０１の中心点２５０に関する対称性について示す。また、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１の真下に配置されている場合について示す。

図２に示す周辺回路２１０は、第１の駆動回路２１１、第２の駆動回路２１２、第３の駆動回路２１３、第４の駆動回路２１４、第５の駆動回路２１５、コントローラ２１８、アドレスバッファ２２１、Ｉ／Ｏバッファ２２０を有する。第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、第２の駆動回路２１２は、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有する。また、第３の駆動回路２１３及び第４の駆動回路２１４は、それぞれローデコーダ２２３ａ、及びローデコーダ２２３ｂを有する。第５の駆動回路２１５は、書き込み回路と、読み出し回路と、ラッチ回路群と、を有する。また、コントローラ２１８は、モードレジスタ２１９を有する。

図２に示す周辺回路２１０が設けられる基板としては、例えば、シリコンやゲルマニウム、シリコンゲルマニウム、炭化シリコンなどの第１４族元素でなる半導体基板、また、ガリウムヒ素やインジウムリン等の化合物半導体基板、ＳＯＩ基板などを適用することができる。なお、一般に「ＳＯＩ基板」とは、絶縁表面上にシリコン層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコン以外の材料からなる半導体層が設けられた構成の基板も含むものとする。また、ＳＯＩ基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のものが含まれるものとする。上述の基板を用いて、周辺回路２１０を形成することにより、周辺回路２１０を高速動作させることができるため、好ましい。

アドレスバッファ２２１は、外部よりアドレス信号ＡＤＲが入力されると、各種制御信号に従って、ローデコーダ２２３ａおよびローデコーダ２２３ｂにローアドレス信号を出力するか、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂにコラムアドレス信号を出力する。ローデコーダ２２３ａおよびローデコーダ２２３ｂは、入力されたローアドレス信号に基づいて、ローアドレスが指定する行を選択する。また、コラムデコーダ２１７ａおよびコラムデコーダ２１７ｂは、入力されたコラムアドレス信号に基づいて、コラムアドレスが指定する列を選択する。

センスアンプ群２１６ａ、２１６ｂはビット線ＢＬと接続され、ビット線ＢＬの電位を検出し、増幅する。

第５の駆動回路２１５は、読み出し回路、書き込み回路及びラッチ回路群を有し、センスアンプ群２１６ａ、２１６ｂと接続される。読み出し回路は、コラムアドレスが指定する列のセンスアンプの出力信号を入力信号として、メモリセルに格納されたデータを読み出す。書き込み回路は、コラムアドレスが指定する列のビット線ＢＬへ書き込むデータに対応する信号を出力する。ラッチ回路群は、メモリセルから読み出したデータやメモリセルへ書き込むデータを格納する。

Ｉ／Ｏバッファ２２０は、データ信号線を介して外部よりデータｄａｔａが入力され、第５の駆動回路２１５が有する読み出し回路、書き込み回路及びラッチ回路群へデータを出力する。また、読み出し回路、書き込み回路及びラッチ回路群が格納するデータが入力され、外部へデータを出力する。

コントローラ２１８は、コマンドデコーダ、モードレジスタ２１９等を有し、各種制御信号（例えば、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥなど）が入力される。コマンドデコーダは、各種制御信号を介して入力されたコマンドをデコードする。モードレジスタ２１９は、半導体装置の動作モードの設定を行うレジスタである。モードレジスタ２１９への書き込みは、コマンドに従って行われ、書き込むデータはアドレス信号を介して与えられる。また、コントローラ２１８は、コマンドデコーダの出力に基づいて、様々な制御信号を生成し、各種回路に出力する。

ここで、第１の駆動回路２１１と、第２の駆動回路２１２とは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。また、第３の駆動回路２１３と、第４の駆動回路２１４とは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。このとき、第３の駆動回路２１３及び第４の駆動回路２１４は、第１の駆動回路２１１及び第２の駆動回路２１２に対して、垂直に配置されている。本発明の一態様において、点対称とは、図１及び図２に示す第１の駆動回路２１１と第２の駆動回路２１２の配置のように、第１の駆動回路２１１を中心点２５０に対して１８０度回転させることで、第２の駆動回路２１２と重なる位置関係をいう。なお、点対称とは、完全な点対称ではなく、概ね点対称であればよい。

図３（Ａ）に示すように、コラムデコーダ６１１及びローデコーダ６１２は、ともにメモリセルアレイ６０１の端から端まで駆動させるため、コラムデコーダ６１１及びローデコーダ６１２とメモリセルアレイ６０１とを同一平面上に設ける場合、コラムデコーダ６１１及びローデコーダ６１２はメモリセルアレイ６０１に沿って設けることになる。これにより、無駄な領域６１３が生じてしまうため、半導体装置の面積の縮小化を妨げてしまう。また、図３（Ｂ）に示すように、コラムデコーダ６１１及びローデコーダ６１２などの周辺回路６１０を、半導体装置の下部に設け、メモリセルアレイ６０１を上部に設けた場合であっても、コラムデコーダ６１１及びローデコーダ６１２はメモリセルアレイ６０１に沿って設ける必要があるため、図３（Ａ）に示すように無駄な領域が生じてしまうため、半導体装置の面積の縮小化及び小型化を妨げてしまう。さらに、コラムデコーダ６１１及びローデコーダ６１２をメモリセルアレイ６０１の真下に設けた場合であっても、図３（Ｃ）に示すように、コラムデコーダ６１１とローデコーダ６１２とが交差してしまう（交差部６１４）ため、コラムデコーダ６１１とローデコーダ６１２とを配置することができなくなってしまう。

しかし、図１に示すように、コラムデコーダ及びローデコーダをそれぞれ分割して、周辺回路２１０に配置することで、図３に示すような無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、コラムデコーダ及びローデコーダをそれぞれ分割して、周辺回路２１０に配置することで、周辺回路２１０をメモリセルアレイ２０１の真下に設けることができるため、半導体装置の小型化を図ることができる。特に、周辺回路２１０の面積をメモリセルアレイ２０１の面積以下とすることで、周辺回路２１０による回路面積の増大を抑制することができ、半導体装置の面積の縮小化及び小型化を図ることができる。周辺回路２１０の面積がメモリセルアレイ２０１の面積よりも大幅に小さい場合は、周辺回路２１０の規模を増やして、半導体装置のインターフェイスやコマンドの種類などにおいて、機能を向上させてもよい。なお、コラムデコーダ及びローデコーダを用いて説明したが、コラムデコーダ及びローデコーダに限定されず、メモリセルアレイ２０１に沿って端から端まで設ける必要のある回路であれば、上述の効果が得られる。

また、図２に示すように、コラムデコーダ及びローデコーダをそれぞれ分割して、分割されたコラムデコーダ同士及び分割されたローデコーダ同士が、メモリセルアレイの２０１の中心点に対して、点対称となるように配置することで、無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、周辺回路２１０をメモリセルアレイ２０１の真下に設けることができるため、半導体装置の小型化を図ることができる。少なくとも第１の駆動回路２１１乃至第４の駆動回路２１４が、メモリセルアレイ２０１によって覆われ、はみ出さない位置に設けられていればよい。さらに、メモリセルアレイ２０１の面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、半導体装置の面積の縮小化及び小型化を図ることができる。

なお、図２（Ａ）では、周辺回路２１０は、メモリセルアレイ２０１の真下に配置されている場合について示したが、必ずしも真下に設ける必要はない。しかし、半導体装置の面積の縮小化や小型化を図るためには、第１の駆動回路２１１乃至第４の駆動回路２１４などの周辺回路２１０がメモリセルアレイ２０１の真下に設けられていることが好ましい。

図４に、第１の駆動回路２１１乃至第４の駆動回路２１４の配置について示す。なお、理解を容易にするために、図４においては、第１の駆動回路２１１乃至第４の駆動回路２１４以外の回路は省略する。

第１の駆動回路２１１とメモリセルアレイ２０１とが接続される配線の数と、第２の駆動回路２１２とメモリセルアレイ２０１とが接続されるビット線やワード線などの配線の数は、異なっていてもよい（図４（Ａ）参照）。つまり、第１の駆動回路２１１の面積と、第２の駆動回路２１２の面積は、異なっていてもよい。第１の駆動回路２１１の面積と、第２の駆動回路２１２の面積が異なっていても、駆動回路が複数に分けられていることで、図３に示したような不都合、つまりコラムデコーダとローデコーダをメモリセルアレイの真下に配置した場合に重なってしまうという不都合を回避することができる。その結果、半導体装置の面積の縮小化及び小型化を図ることができる。

一方、第１の駆動回路２１１とメモリセルアレイ２０１とが接続される配線の数と、第２の駆動回路２１２とメモリセルアレイ２０１とが接続されるビット線やワード線などの配線の数は、等しいことが好ましい。これにより、第１の駆動回路２１１、及び第２の駆動回路２１２がメモリセルアレイ２０１と接続される配線の数が半分となり、第１の駆動回路２１１及び第２の駆動回路２１２に入力するアドレス信号線を一本減らすことが可能となる。その結果、回路規模を小さくすることができ、半導体装置の面積の縮小化及び小型化を図ることができる。

また、第１の駆動回路２１１とメモリセルアレイ２０１とが接続される配線の数と、第２の駆動回路２１２とメモリセルアレイ２０１とが接続される配線の数を等しくし、第１の駆動回路２１１と第２の駆動回路２１２とが、メモリセルアレイ２０１の中心点に対して概ね点対称となるように配置することで、ビット線やワード線などの配線の寄生抵抗や寄生容量のばらつきを低減することができ、安定に動作させることができる。

なお、第１の駆動回路２１１及び第２の駆動回路２１２について説明したが、第３の駆動回路２１３及び第４の駆動回路２１４についても同様の効果が得られる。

また、図４（Ｂ）に示すように、第１の駆動回路２１１乃至第４の駆動回路２１４は、周辺回路２１０の周縁部に設ける必要はない。第１の駆動回路２１１乃至第４の駆動回路２１４が周辺回路２１０の周縁部に設けられていなくても、駆動回路が複数に分けられていることで、図３に示したような不都合、つまりコラムデコーダとローデコーダをメモリセルアレイの真下に配置した場合に重なってしまうという不都合を回避することができる。その結果、半導体装置の面積の縮小化及び小型化を図ることができる。

図１及び図２において、第１の駆動回路２１１乃至第４の駆動回路２１４が１つずつ配置される場合について説明したが、図４において、第１の駆動回路２１１乃至第４の駆動回路２１４がそれぞれ分割され、２つずつ配置される場合について説明する。

図４（Ｃ）に示すように、第１の駆動回路２１１ａと、第２の駆動回路２１２ａとは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されており、第１の駆動回路２１１ｂと、第２の駆動回路２１２ｂとは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。同様に、第３の駆動回路２１３ａと、第４の駆動回路２１４ａとは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されており、第３の駆動回路２１３ｂと、第４の駆動回路２１４ｂとは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。

第１の駆動回路２１１及び第２の駆動回路２１２をそれぞれ分割して、分割された第１の駆動回路２１１及び分割された第２の駆動回路２１２同士が、メモリセルアレイ２０１の中心点に対して、点対称となるように配置する。また、第３の駆動回路２１３及び第４の駆動回路２１４をそれぞれ分割して、分割された第３の駆動回路２１３及び分割された第４の駆動回路２１４同士が、メモリセルアレイ２０１の中心点に対して、点対称となるように配置する。これにより、無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、周辺回路２１０をメモリセルアレイ２０１の真下に設けることができるため、半導体装置の小型化を図ることができる。さらに、メモリセルアレイ２０１の面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、半導体装置の面積の縮小化及び小型化を図ることができる。

なお、図４においては、第１の駆動回路２１１乃至第４の駆動回路２１４が分割され、それぞれ２つずつ配置される場合について説明したが、本発明の一態様はこれに限定されず、第１の駆動回路２１１乃至第４の駆動回路２１４が、それぞれ３つ以上分割されたものであってもよい。いずれにせよ、第１の駆動回路２１１乃至第４の駆動回路２１４がメモリセルアレイ２０１の中心点２５０に対して点対称となるように配置することで、上述の効果が得られる。

〈半導体装置の回路構成〉
図５に、メモリセルアレイ２０１に適用することができる半導体装置（メモリセル１７０）の回路構成の一例を示す。当該半導体装置は、酸化物半導体を用いたトランジスタ１６２と、容量素子１６４によって構成される。なお、図５において、トランジスタ１６２は、酸化物半導体を用いたことを明示するために、ＯＳの符号を合わせて付している。

図５に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極又はドレイン電極と容量素子１６４の第１の端子とは電気的に接続されている。

酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。また、酸化物半導体を用いたトランジスタ１６２では、短チャネル効果が現れにくいというメリットもある。

次に、図５に示す半導体装置（メモリセル１７０）に、情報の書き込みおよび保持を行う場合について説明する。

まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子１６４の第１の端子の電位が保持される（保持）。

トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。

次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１７０の状態として、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。

このように、図５に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。

ここで、図５に示した回路構成を有するメモリセルアレイにおいて、情報の保持を行う保持期間の測定と、その結果について説明する。

本測定では、メモリセルアレイが有する各メモリセルにおいて、データの書き込み、保持、読み出しを順に行った。そして、保持期間の長さに対して、書き込まれたデータと読み出されたデータとが一致したメモリセルの総数を調べた。

なお、測定には、８ｋｂｉｔ（８１９２ｂｉｔ）のメモリセルアレイを用いた。各メモリセルが有する容量素子の容量値は、３１ｆＦとした。また、測定では、書き込み時におけるビット線ＢＬの電位を３Ｖとし、データの保持時におけるワード線ＷＬの電位を−１Ｖとした。そして、保持期間は１ｓｅｃ、３０ｓｅｃ、１００ｓｅｃ、３００ｓｅｃ、１０００ｓｅｃ、３０００ｓｅｃ、１００００ｓｅｃ、１４ｈｒ、４８ｈｒとした。

図１６に、保持期間と、書き込まれたデータと読み出されたデータとが一致したメモリセルの総数の関係を示す。本測定に用いたメモリセルアレイでは、保持期間を４８ｈｒとしても、メモリセルの全てについて、書き込まれたデータと読み出されたデータとが一致していることが確認された。

なお、通常のＤＲＡＭでは、シリコンをチャネル形成領域に有するトランジスタを用いており、そのリフレッシュ動作の間隔は１／１０ｓｅｃ程度である。よって、本発明の一態様に係る半導体装置では、通常のＤＲＡＭに比べてリフレッシュ動作の頻度を大幅に低減でき、消費電力を低減できると言える。

次に、図６に、メモリセルアレイ２０１と周辺回路の一部を示す。なお、図６では、理解を容易にするために、メモリセルアレイ２０１と周辺回路の一部とが同一平面に設けられているように示しているが、メモリセルアレイ２０１以外の周辺回路の一部は、メモリセルアレイ２０１の下部に設けられているものとする。図６に示すメモリセルアレイ２０１には、図５に示すメモリセル１７０が適用されている。

図６に示すメモリセルアレイ２０１は、ｍ本のワード線ＷＬと、ｎ本のビット線ＢＬａ及びビット線ＢＬｂと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に設けられた複数のメモリセル１７０（１，１）〜（ｍ，ｎ）を有する。ワード線ＷＬ（１）〜ＷＬ（ｉ）は、第４の駆動回路２１４に接続され、ワード線ＷＬ（ｉ＋１）〜ＷＬ（ｍ）は、第３の駆動回路２１３に接続されている。また、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）は、第２の駆動回路２１２に接続され、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）は、第１の駆動回路２１１に接続される。また、第１の駆動回路２１１及び第２の駆動回路２１２は、それぞれ第５の駆動回路２１５に接続される。

第１の駆動回路２１１は、コラムデコーダ２１７ａ及びセンスアンプ群２１６ａを有し、センスアンプ群２１６ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）を有する。コラムデコーダ２１７ａは、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）と、コラムアドレス線ＣＡ（ｊ＋１）〜ＣＡ（ｎ）を介して接続されており、センスアンプ２２２（ｊ＋１）〜２２２（ｎ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）を介して接続されている。また、第２の駆動回路２１２も同様に、コラムデコーダ２１７ｂ及びセンスアンプ群２１６ｂを有し、センスアンプ群２１６ｂは、センスアンプ２２２（１）〜２２２（ｊ）を有する。コラムデコーダ２１７ｂは、センスアンプ２２２（１）〜２２２（ｊ）と、コラムアドレス線ＣＡ（１）〜ＣＡ（ｊ）を介して接続されており、センスアンプ２２２（１）〜２２２（ｊ）は、メモリセルアレイ２０１と、ビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）を介して接続されている。

図７に、センスアンプ群２１６ａ、２１６ｂに適用されるセンスアンプの回路構成を示す。

図７に示すセンスアンプは、信号線φｐｃにトランジスタ４０１のゲート電極、トランジスタ４０２のゲート電極、及びトランジスタ４０３のゲート電極が接続されている。また、トランジスタ４０２のソース電極又はドレイン電極と、トランジスタ４０３のソース電極又はドレイン電極は、信号線Ｖｐｃに接続されている。また、トランジスタ４０４のゲート電極と、トランジスタ４０５のゲート電極と、トランジスタ４０６のソース電極又はドレイン電極と、トランジスタ４０７のソース電極又はドレイン電極と、信号線ＢＬａとは接続されており、トランジスタ４０６のゲート電極と、トランジスタ４０７のゲート電極と、トランジスタ４０４のソース電極又はドレイン電極と、トランジスタ４０５のソース電極又はドレイン電極と、信号線ＢＬｂとは接続されている。また、トランジスタ４０４のソース電極又はドレイン電極と、トランジスタ４０６のソース電極又はドレイン電極と、トランジスタ４０８のソース電極又はドレイン電極とは接続されており、トランジスタ４０５のソース電極又はドレイン電極と、トランジスタ４０７のソース電極又はドレイン電極と、トランジスタ４０９のソース電極又はドレイン電極とは接続されている。また、トランジスタ４１０のソース電極又はドレイン電極の一方と、信号線ＢＬａとは接続されており、トランジスタ４１０のソース電極又はドレイン電極の他方と、信号線ＩＯａとは接続されている。また、トランジスタ４１１のソース電極又はドレイン電極の一方と、信号線ＢＬｂとは接続されており、トランジスタ４１１のソース電極又はドレイン電極の他方と、信号線ＩＯｂとは接続されている。また、トランジスタ４１０のゲート電極と、トランジスタ４１１のゲート電極と、信号線ＣＡｉとは接続されている。

なお、図７に示すセンスアンプにおいて、トランジスタ４０５、トランジスタ４０７及びトランジスタ４０９は、ｐチャネル型トランジスタであり、トランジスタ４０１〜４０４、トランジスタ４０６、トランジスタ４０８、トランジスタ４１０及びトランジスタ４１１は、ｎチャネル型トランジスタである。

次に、メモリセルアレイ２０１に、情報の書き込み、保持、読み出しを行う場合について図６、図７、及び図８を参照して説明する。なお、メモリセルは、容量素子の第１の端子に電位ＶＤＤもしくは電位ＶＳＳの２状態を保持するとし、電位ＶＤＤを保持している状態をデータ”１”、電位ＶＳＳを保持している状態をデータ”０”とする。ここでは、図６に示すメモリセルアレイ２０１のメモリセル１７０（１，１）にデータ”１”を書き込む場合、およびメモリセル１７０（１，１）からデータ”１”を読み出す場合について説明する。

図６に示すメモリセル１７０（１，１）にデータを書き込む場合は、選択列である１列目の信号線ＣＡ（１）をアクティブにする。ここでは、信号線ＣＡ（１）に電位ＶＤＤを与えることとする。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、信号線ＩＯａと信号線ＩＯｂとそれぞれ導通する。また、図７に示すセンスアンプにおいて、信号線φｎに与えられる電位をＶＤＤ、信号線φｐに与えられる電位をＶＳＳとし、センスアンプを活性化しておく。また、信号線φｐｃに与えられる電位をＶＳＳとしておく。ここでは、トランジスタ４０９のソース電極又はドレイン電極に与えられる電位ＶＨをＶＤＤとし、トランジスタ４０８のソース電極又はドレイン電極に与えられる電位ＶＬをＶＳＳとする。

そして、図６に示す第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群は、信号線ＩＯａ及び信号線ＩＯｂに書き込むデータに対応した電位を与える。例えば、メモリセル１７０（１，１）にデータ”１”を書き込む場合には、信号線ＩＯａにＶＤＤを、信号線ＩＯｂにＶＳＳを与える。その結果、ビット線ＢＬａ（１）にはＶＤＤが、ビット線ＢＬｂ（１）にはＶＳＳが与えられる。なお、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）の電位は、センスアンプが活性化された状態であれば、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）としても、ＶＤＤもしくはＶＳＳに保たれる。

次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）のトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、メモリセル１７０（１，１）の容量素子１６４の第１の端子にはＶＤＤが与えられる。その後、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）にして、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とする。このようにして、メモリセル１７０（１，１）にデータ”１”を書き込むことができる。また、メモリセル１７０（１，１）のトランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は保持される。

なお、ここでは、データ”１”を書き込む場合を説明したが、データ”０”を書き込む場合も同様である。

次に、メモリセル１７０（１，１）からデータを読み出す場合について、図８に示すタイミングチャートを参照して説明する。

メモリセル１７０（１，１）からデータを読み出すためには、まず、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージして、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）に電位Ｖｐｃを与えておく。ここでは、電位ＶｐｃをＶＤＤ／２とした。そして、信号線φｐｃに与えられる電位をＶＳＳとし、プリチャージを終了する。

次に、選択行である１行目のワード線ＷＬ（１）をアクティブにして、メモリセル１７０（１，１）が有するトランジスタ１６２をオン状態とする。ここでは、ワード線ＷＬ（１）に電位ＶＤＤより高い電位ＶＤＤＨを与えることとする。その結果、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに上昇する。

次に、センスアンプを活性化させる。ここでは、まず、信号線φｎに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプが有するｎチャネル型のトランジスタ４０８に電位ＶＬを与える。その結果、ビット線ＢＬａ（１）の電位がビット線ＢＬｂ（１）よりわずかに高くなっているため、センスアンプはこの差を増幅し、ビット線ＢＬｂ（１）の電位を電位ＶＬまで低下させる。続いて、信号線φｐに与えられる電位をＶＤＤからＶＳＳとすることで、センスアンプが有するｐチャネル型のトランジスタ４０９に電位ＶＨを与える。その結果、ビット線ＢＬｂ（１）の電位がビット線ＢＬａ（１）より低い電位ＶＬとなっているため、センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＨまで上昇させる。その結果、ビット線ＢＬａ（１）には電位ＶＨが、ビット線ＢＬｂ（１）には電位ＶＬが、それぞれ与えられる。ここでは、トランジスタ４０９のソース電極又はドレイン電極に与えられる電位ＶＨをＶＤＤとし、トランジスタ４０８のソース電極又はドレイン電極に与えられる電位ＶＬをＶＳＳとする。

次に、選択列である１列目の信号線ＣＡ（１）をアクティブにする。ここでは、信号線ＣＡ（１）に電位ＶＤＤを与えることとする。その結果、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）が、第５の駆動回路２１５が有する読み出し回路、書き込み回路およびラッチ回路群と接続される信号線ＩＯａと信号線ＩＯｂとそれぞれ導通し、ビット線ＢＬａ（１）とビット線ＢＬｂ（１）の電位が読み出される。

このようにして、メモリセル１７０（１，１）からデータが読み出される。

メモリセル１７０（１，１）に格納されたデータが、読み出し回路、書き込み回路およびラッチ回路群に読み出された後、信号線ＣＡ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、ビット線ＢＬａ（１）及びビット線ＢＬｂ（１）と、信号線ＩＯａ及び信号線ＩＯｂとを非導通とする。そして、ワード線ＷＬ（１）を非アクティブ（ここでは電位ＶＳＳを与える）として、メモリセル１７０（１，１）が有するトランジスタ１６２をオフ状態とする。このとき、メモリセル１７０（１，１）には再びデータ”１”が格納されることになる。その後、信号線φｎに与えられる電位をＶＤＤからＶＳＳとし、信号線φｐに与えられる電位をＶＳＳからＶＤＤとすることで、センスアンプを非活性としてもよい。また、信号線φｐｃに与えられる電位をＶＤＤとし、ビット線ＢＬａ（１）およびビット線ＢＬｂ（１）をプリチャージしてもよい。

以上のようにして、メモリセル１７０（１，１）からデータ”１”を読み出すことができる。

なお、ここでは、メモリセル１７０（１，１）からデータ”１”を読み出す場合を説明したが、データ”０”を読み出す場合も、読み出し動作は同様である。その場合、ビット線ＢＬａ（１）とメモリセル１７０（１，１）の容量素子１６４間で電荷が再分配され、ビット線ＢＬａ（１）の電位はわずかに低下する。センスアンプはこの差を増幅し、ビット線ＢＬａ（１）の電位を電位ＶＬまで低下させ、ビット線ＢＬｂ（１）の電位を電位ＶＨまで上昇させることになる。

なお、図２（Ａ）に示す第１の駆動回路２１１とメモリセルアレイ２０１とが接続されるビット線ＢＬａ（ｊ＋１）〜ＢＬａ（ｎ）及びビット線ＢＬｂ（ｊ＋１）〜ＢＬｂ（ｎ）の数と、第２の駆動回路２１２とメモリセルアレイ２０１とが接続されるビット線ＢＬａ（１）〜ＢＬａ（ｊ）及びビット線ＢＬｂ（１）〜ＢＬｂ（ｊ）の数は、ほぼ等しいことが好ましいが、異なっていてもよい。つまり、第１の駆動回路２１１の面積と、第２の駆動回路２１２の面積は、ほぼ等しいことが好ましいが、異なっていてもよい。第１の駆動回路２１１と第２の駆動回路２１２とが、メモリセルアレイ２０１の中心点に対して概ね点対称であれば、上述の効果が得られる。また、第３の駆動回路２１３とメモリセルアレイ２０１とが接続されるワード線ＷＬ（ｉ＋１）〜ＷＬ（ｍ）及び第４の駆動回路２１４とメモリセルアレイ２０１とが接続されるワード線ＷＬ（１）〜ＷＬ（ｉ）においても同様である。

酸化物半導体を用いたトランジスタ１６２はオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、本発明の一態様に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、本発明の一態様に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるため、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される周辺回路２１０（論理回路、駆動回路など）を好適に実現することが可能である。

さらに、第１の駆動回路２１１と、第２の駆動回路２１２とは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。また、第３の駆動回路２１３と、第４の駆動回路２１４とは、メモリセルアレイ２０１の中心点２５０に対して点対称となるように配置されている。このとき、第３の駆動回路２１３及び第４の駆動回路２１４は、第１の駆動回路２１１及び第２の駆動回路２１２に対して、垂直に配置されている。これにより、無駄な領域をなくすことができるため、周辺回路２１０の面積を縮小化することができる。また、周辺回路２１０をメモリセルアレイ２０１の真下に設けることができるため、半導体装置の小型化を図ることができる。さらに、メモリセルアレイ２０１の面積と、周辺回路２１０の面積とをほぼ同じにすることで、無駄な領域をなくすことができるため、半導体装置の面積の縮小化及び小型化を図ることができる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能である。

（実施の形態２）
本実施の形態では、本発明の一態様に係る半導体装置の構成及びその作製方法について、図９乃至図１４を参照して説明する。

〈半導体装置の断面構成〉
図９は、半導体装置の断面図である。図９において、Ａ１−Ａ２は、トランジスタのチャネル長方向に垂直な断面図である。図９に示す半導体装置は上部にメモリセルアレイ２０１を有し、下部に周辺回路２１０を有する。上部のメモリセルアレイ２０１では、酸化物半導体を用いたトランジスタ１６２を有し、下部の周辺回路２１０では、酸化物半導体以外の半導体材料を用いたトランジスタ１６０を有する。なお、半導体装置の上部に設けられるメモリセルアレイ２０１および周辺回路２１０の詳細については、実施の形態１を参酌できる。

トランジスタ１６０、トランジスタ１６２には、ｎチャネル型トランジスタ、ｐチャネル型トランジスタのいずれも用いることができる。ここでは、トランジスタ１６０、トランジスタ１６２は、いずれもｎチャネル型トランジスタとして説明する。また、本発明の一態様において、技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。

トランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と、ゲート絶縁層１０８上に設けられたゲート電極１１０と、金属化合物領域１２４と電気的に接続するソース電極又はドレイン電極１３０ａ、１３０ｂと、を有する。また、トランジスタ１６０を覆うように、絶縁層１２８が設けられている。ソース電極又はドレイン電極１３０ａ、１３０ｂは、絶縁層１２８に形成された開口を通じて、金属化合物領域１２４と電気的に接続されている。また、絶縁層１２８上には、ソース電極又はドレイン電極１３０ａに接して電極１３６ａが形成され、ソース電極又はドレイン電極１３０ｂに接して電極１３６ｂが形成されている。

また、基板１００上にはトランジスタ１６０を囲むように素子分離絶縁層１０６が設けられており、トランジスタ１６０上に絶縁層１２８が設けられている。なお、高集積化を実現するためには、図９に示すようにトランジスタ１６０がサイドウォール絶縁層を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁層を設け、そのサイドウォール絶縁層と重畳する領域に形成された不純物濃度が異なる領域を含めて不純物領域１２０を設けても良い。

トランジスタ１６２は、絶縁層１２８などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されているソース電極又はドレイン電極１４２ａ、およびソース電極又はドレイン電極１４２ｂと、酸化物半導体層１４４、ソース電極又はドレイン電極１４２ａ、およびソース電極又はドレイン電極１４２ｂ、を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、酸化物半導体層１４４など、トランジスタに用いられる酸化物半導体層は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ（トランジスタ１６２）を得ることができる。

なお、トランジスタ１６２には、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層の汚染を防止できる。

容量素子１６４は、ソース電極又はドレイン電極１４２ａ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ソース電極又はドレイン電極１４２ａは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ソース電極又はドレイン電極１４２ａと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子１６４を設けない構成とすることもできる。

なお、トランジスタ１６２および容量素子１６４において、ソース電極又はドレイン電極１４２ａ、およびソース電極又はドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極又はドレイン電極１４２ａ、ソース電極又はドレイン電極１４２ｂの端部をテーパー形状とすることにより、ゲート絶縁層１４６の被覆性を向上させ、段切れを防止することができる。ここで、テーパー角は、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する層（例えば、ソース電極又はドレイン電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方向から観察した際に、当該層の側面と底面がなす傾斜角を示す。

トランジスタ１６２および容量素子１６４の上には絶縁層１５０および絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２などに形成された開口には、電極１５４ａ、１５４ｂが設けられ、絶縁層１５２上には、電極１５４ａ、１５４ｂと接続する配線１５６が形成される。配線１５６は、メモリセルの一と他のメモリセルとを接続する配線である。また、配線１５６は、電極１５４ｂと、電極１４２ｃと、電極１２６と、を介して電極１３０ｃと接続されている。これにより、下層の周辺回路２１０と、上層のメモリセルアレイ２０１とを接続することができる。なお、図９において、電極１４２ｃは、電極１２６を介して電極１３０ｃと電気的に接続する場合について示したが、絶縁層１４０に開口を設け、電極１４２ｃと電極１３０ｃとが直接接する構造としてもよい。

図９に示す半導体装置において、上部のメモリセルアレイ２０１と下部の周辺回路２１０との間に絶縁層１４０が設けられている。

トランジスタ１６０では、酸化物半導体以外の半導体材料が用いられている。酸化物半導体以外の半導体材料としては、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。

一方で、トランジスタ１６２では、酸化物半導体材料が用いられている。本明細書等に開示される酸化物半導体材料を用いたトランジスタは、極めて小さいオフ電流を実現できる。この特性により、メモリセル１７０において、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、メモリセル１７０では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が全く生じない。すなわち、メモリセル１７０では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタ１６２のオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作が不要であるというメリットもある。

なお、図９においては、周辺回路２１０上に、１層のメモリセルアレイ２０１を積層させる例について示したが、本発明の一態様はこれに限定されず、２層以上、メモリセルアレイを積層してもよい。２層目のメモリセルアレイは、１層目のメモリセルアレイ２０１の上に設けられる。３層目以上のメモリセルアレイについても同様である。また、２層目以上のメモリセルアレイについても、１層目のメモリセルアレイ２０１と同様の構成を適用することができる。または、２層目以上のメモリセルアレイについては、１層目のメモリセルアレイ２０１とは異なる構成を適用することもできる。このような積層構造を適用することにより、半導体装置の集積化をさらに図ることができる。

また、図９に示す周辺回路２１０が有する駆動回路や制御回路は、図１及び図２に示すように配置されている。これにより、半導体装置の面積の縮小化及び小型化を図ることができる。

〈半導体装置の断面構成及び平面構成〉
図１０は、半導体装置の構成の一例である。図１０（Ａ）には、半導体装置の断面を、図１０（Ｂ）には、半導体装置の平面を、それぞれ示す。ここで、図１０（Ａ）は、図１０（Ｂ）のＡ１−Ａ２における断面に相当する。図１０に示す半導体装置は、酸化物半導体を用いたトランジスタ１６２を有する。酸化物半導体を用いたトランジスタ１６２は、その特性により長時間の電荷保持を可能とする。なお、図１０に示す半導体装置は、図５に示す半導体装置の回路図に相当する。

図１０に示すトランジスタ１６２は、絶縁層１４０などの上に設けられた酸化物半導体層１４４と、酸化物半導体層１４４と電気的に接続されるソース電極又はドレイン電極１４２ａ、１４２ｂと、酸化物半導体層１４４、ソース電極又はドレイン電極１４２ａ、１４２ｂを覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。

ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：ＳｅｃｏｎｄａｒｙＩｏｎＭａｓｓＳｐｅｃｔｒｏｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、キャリア濃度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。例えば、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いることで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。

また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されたものであることが望ましい。ＳＩＭＳ分析法により測定されるアルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下、Ｌｉの場合、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋの場合、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下とする。

酸化物半導体は不純物に対して鈍感であり、膜中にはかなりの金属不純物が含まれていても問題がなく、ナトリウムのようなアルカリ金属が多量に含まれる廉価なソーダ石灰ガラスも使えると指摘されている（神谷、野村、細野、「アモルファス酸化物半導体の物性とデバイス開発の現状」、固体物理、２００９年９月号、Ｖｏｌ．４４、ｐ．６２１−６３３）。しかし、このような指摘は適切でない。アルカリ金属、及びアルカリ土類金属は酸化物半導体にとっては悪性の不純物であり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体に接する絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ^＋となる。また、酸化物半導体内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、トランジスタ特性の劣化（例えば、ノーマリオン化（しきい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因ともなる。このような問題は、特に酸化物半導体中の水素の濃度が十分に低い場合において顕著となる。したがって、酸化物半導体中の水素の濃度が５×１０^１９ｃｍ^−３以下、特に５×１０^１８ｃｍ^−３以下である場合には、アルカリ金属の濃度を上記の値にすることが強く求められる。

なお、図１０のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されていない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際のエッチングによる酸化物半導体層１４４の汚染を防止できる。

図１０における容量素子１６４は、ソース電極又はドレイン電極１４２ｂ、ゲート絶縁層１４６、および導電層１４８ｂ、とで構成される。すなわち、ソース電極又はドレイン電極１４２ｂは、容量素子１６４の一方の電極として機能し、導電層１４８ｂは、容量素子１６４の他方の電極として機能することになる。このような構成とすることにより、十分な容量を確保することができる。また、酸化物半導体層１４４とゲート絶縁層１４６とを積層させる場合には、ソース電極又はドレイン電極１４２ｂと、導電層１４８ｂとの絶縁性を十分に確保することができる。さらに、容量が不要の場合は、容量素子は設けない構成とすることもできる。

図１１及び図１２に、図１０とは異なるトランジスタの構成例を示す。

図１１（Ａ）に示すトランジスタ３１２は、酸化物半導体層１４４と、ソース電極又はドレイン電極１４２ａ、１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、１４３ｂが設けられている。酸化物半導体層１４４と、ソース電極又はドレイン電極１４２ａ、１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、１４３ｂを設けることにより、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ３１２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ３１２の耐圧を向上させることができる。また、容量素子３１４は、酸化物導電層１４３ｂと、ソース電極又はドレイン電極１４２ｂと、ゲート絶縁層１４６と、導電層１４８ｂと、で構成されている。

図１１（Ｂ）に示すトランジスタ３２２は、酸化物半導体層１４４と、ソース電極又はドレイン電極１４２ａ、１４２ｂとの間に、ソース領域又はドレイン領域として機能する酸化物導電層１４３ａ、１４３ｂが設けられている点で、図１１（Ａ）と共通している。図１１（Ａ）に示すトランジスタ３１２では、酸化物導電層１４３ａ、１４３ｂが酸化物半導体層１４４の上面及び側面で接しているのに対し、図１１（Ｂ）に示すトランジスタ３２２では、酸化物導電層１４３ａ、１４３ｂが酸化物半導体層１４４の上面で接している。このような構成とする場合であっても、ソース領域及びドレイン領域の低抵抗化を図ることができ、トランジスタ３２２を高速動作させることができる。また、酸化物半導体層１４４と、酸化物導電層と、ソース電極又はドレイン電極とを積層することにより、トランジスタ３２２の耐圧を向上させることができる。また、容量素子３２４の構成については、図１０の記載を参酌することができる。

図１２（Ａ）に示すトランジスタ３３２は、絶縁層１４０上に、ソース電極又はドレイン電極１４２ａ、１４２ｂ、酸化物半導体層１４４、ゲート絶縁層１４６、ゲート電極１４８ａを含む点で、図１０に示すトランジスタ１６２と共通している。図１２（Ａ）に示すトランジスタ３３２と、図１０に示すトランジスタ１６２との相違は、酸化物半導体層１４４と、ソース電極又はドレイン電極１４２ａ、１４２ｂと、が接続する位置である。すなわち、トランジスタ１６２は、酸化物半導体層１４４を形成後に、ソース電極又はドレイン電極１４２ａ、１４２ｂを形成することで、少なくとも酸化物半導体層１４４の上面の一部が、ソース電極又はドレイン電極１４２ａ、１４２ｂと接している。これに対して、トランジスタ３３２は、ソース電極又はドレイン電極１４２ａ、１４２ｂの上面の一部が、酸化物半導体層１４４と接している。また、容量素子３３４の構成については、図１０の記載を参酌することができる。

図１０、図１１及び図１２（Ａ）では、トップゲート構造のトランジスタを示したが、ボトムゲート構造としてもよい。図１２（Ｂ）及び図１２（Ｃ）に、ボトムゲート構造のトランジスタを示す。

図１２（Ｂ）に示すトランジスタ３４２は、絶縁層１４０上に、ゲート電極１４８ａが設けられ、ゲート電極１４８ａ上にゲート絶縁層１４６が設けられ、ゲート絶縁層１４６上にソース電極又はドレイン電極１４２ａ、１４２ｂが設けられ、ゲート絶縁層１４６、及びソース電極又はドレイン電極１４２ａ、１４２ｂ上に、ゲート電極１４８ａと重畳するように酸化物半導体層１４４が設けられている。また、容量素子３４４は、絶縁層１４０上に設けられた導電層１４８ｂと、ゲート絶縁層１４６と、ソース電極又はドレイン電極１４２ｂとで、構成されている。

また、トランジスタ３４２及び容量素子３４４上に、絶縁層１５０及び絶縁層１５２が設けられていてもよい。

図１２（Ｃ）に示すトランジスタ３５２は、絶縁層１４０上に、ゲート電極１４８ａ、ゲート絶縁層１４６、ソース電極又はドレイン電極１４２ａ、１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ３４２と共通している。図１２（Ｃ）に示すトランジスタ３５２と、図１２（Ｂ）に示すトランジスタ３４２との相違は、酸化物半導体層１４４と、ソース電極又はドレイン電極１４２ａ、１４２ｂと、が接する位置である。すなわち、トランジスタ３４２は、ソース電極又はドレイン電極１４２ａ、１４２ｂを形成後に、酸化物半導体層１４４を形成することで、少なくとも酸化物半導体層１４４の下面の一部が、ソース電極又はドレイン電極１４２ａ、１４２ｂと接している。これに対して、トランジスタ３５２は、ソース電極又はドレイン電極１４２ａ、１４２ｂの下面の一部が、酸化物半導体層１４４と接している。また、容量素子３５４の構成については、図１２（Ｂ）の記載を参酌することができる。

また、トランジスタの構造は、チャネル形成領域の上下にゲート絶縁層を介して配置された２つのゲート電極を有する、デュアルゲート構造としてもよい。図１２（Ｄ）に、デュアルゲート構造のトランジスタを示す。

図１２（Ｄ）に示すトランジスタ３６２は、絶縁層１４０上に、ゲート電極１４８ａ、ゲート絶縁層１４６、ソース電極又はドレイン電極１４２ａ、１４２ｂ、酸化物半導体層１４４を含む点で、図１２（Ｂ）に示すトランジスタ３４２と共通している。図１２（Ｄ）では、さらに、ソース電極又はドレイン電極１４２ａ、１４２ｂ、及び酸化物半導体層１４４を覆うように絶縁層１５０が設けられており、絶縁層１５０上には、酸化物半導体層１４４と重畳するように導電層１５９が設けられている。絶縁層１５０は、第２のゲート絶縁層として機能し、導電層１５９は、第２のゲート電極として機能する。このような構造とすることにより、トランジスタの信頼性を調べるためのバイアス−熱ストレス試験（以下、ＢＴ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量をより低減することができる。導電層１５９は、電位がゲート電極１４８ａと同じでもよいし、異なっていても良い。また、導電層１５９の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。

〈半導体装置の作製方法〉
次に、トランジスタ１６２の作製方法について、図１３を参照して説明する。

まず、絶縁層１４０の上に酸化物半導体層を形成し、当該酸化物半導体層を加工して、酸化物半導体層１４４を形成する（図１３（Ａ）参照）。

絶縁層１４０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成する。絶縁層１４０に、誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能となるため好ましい。なお、絶縁層１４０には、上述の材料を用いた多孔性の絶縁層を適用してもよい。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１４０は、ポリイミド、アクリル等の有機絶縁材料を用いて形成することも可能である。絶縁層１４０は、上述の材料を用いて単層構造または積層構造で形成することができる。本実施の形態では、絶縁層１４０として、酸化シリコンを用いる場合について説明する。

酸化物半導体層に用いる材料としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体層は、化学式ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いた薄膜とすることができる。ここで、Ｍは、Ｇａ、Ａｌ、Ｆｅ、ＭｎおよびＣｏから選ばれた一または複数の金属元素を示す。例えば、Ｍとして、Ｇａ、ＧａおよびＡｌ、ＧａおよびＭｎ、またはＧａおよびＣｏなどを用いることができる。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことを言う。ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳＢ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式（１）にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて評価可能である。

また、酸化物半導体層の厚さは、３ｎｍ以上３０ｎｍ以下とするのが望ましい。酸化物半導体層を厚くしすぎると（例えば、膜厚を５０ｎｍ以上）、トランジスタがノーマリーオンとなってしまう恐れがあるためである。

酸化物半導体層は、水素、水、水酸基又は水素化物などの不純物が混入しにくい方法で作製するのが望ましい。酸化物半導体層は、例えば、スパッタリング法などを用いて作製することができる。

本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットを用いたスパッタリング法により形成する。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系のターゲットとしては、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］のターゲットを用いることができる。なお、ターゲットの材料および組成を上述に限定する必要はない。例えば、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の組成比のターゲットを用いることもできる。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝１：１：Ｘのとき、Ｘ＞１、好ましくはＸ＞１．５とする。

また、Ｉｎ−Ｓｎ−Ｚｎ系酸化物はＩＴＺＯと呼ぶことができ、ＩＴＺＯを酸化物半導体として用いる場合は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または２０：４５：３５などとなるターゲットを用いる。

ターゲットの相対密度は、９０％以上１００％以下、好ましくは９５％以上９９．９％以下とする。相対密度の高い金属酸化物ターゲットを用いることにより、成膜した酸化物半導体層を緻密な膜とすることができるためである。

成膜の雰囲気は、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、または、希ガスと酸素の混合雰囲気下などとすればよい。また、酸化物半導体層への水素、水、水酸基、水素化物などの混入を防ぐために、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを用いた雰囲気とすることが望ましい。

例えば、酸化物半導体層は、次のように形成することができる。

まず、減圧状態に保持された成膜室内に基板を保持し、基板温度が、２００℃を超えて５００℃以下、好ましくは３００℃を超えて５００℃以下、より好ましくは３５０℃以上４５０℃以下となるように加熱する。

次に、成膜室内の残留水分を除去しつつ、水素、水、水酸基、水素化物などの不純物が十分に除去された高純度ガスを導入し、上記ターゲットを用いて基板上に酸化物半導体層を成膜する。成膜室内の残留水分を除去するためには、排気手段として、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどの吸着型の真空ポンプを用いることが望ましい。また、排気手段は、ターボポンプにコールドトラップを加えたものであってもよい。クライオポンプを用いて排気した成膜室は、例えば、水素、水、水酸基または水素化物などの不純物（より好ましくは炭素原子を含む化合物も）などが除去されているため、当該成膜室で成膜した酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を低減することができる。

成膜中の基板温度が低温（例えば、１００℃以下）の場合、酸化物半導体に水素原子を含む物質が混入するおそれがあるため、基板を上述の温度で加熱することが好ましい。基板を上述の温度で加熱して、酸化物半導体層の成膜を行うことにより、基板温度は高温となるため、水素結合は熱により切断され、水素原子を含む物質が酸化物半導体層に取り込まれにくい。したがって、基板が上述の温度で加熱された状態で、酸化物半導体層の成膜を行うことにより、酸化物半導体層に含まれる水素、水、水酸基または水素化物などの不純物の濃度を十分に低減することができる。また、スパッタリングによる損傷を軽減することができる。

成膜条件の一例として、基板とターゲットの間との距離を６０ｍｍ、圧力を０．４Ｐａ、直流（ＤＣ）電源を０．５ｋＷ、基板温度を４００℃、成膜雰囲気を酸素（酸素流量比率１００％）雰囲気とする。なお、パルス直流電源を用いると、成膜時に発生する粉状物質（パーティクル、ごみともいう）が軽減でき、膜厚分布も均一となるため好ましい。

なお、酸化物半導体層をスパッタリング法により形成する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、酸化物半導体層の被形成表面に付着している粉状物質（パーティクル、ごみともいう）を除去することが好ましい。逆スパッタとは、基板に電圧を印加し、基板近傍にプラズマを形成して、基板側の表面を改質する方法である。なお、アルゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。

また、酸化物半導体層を加工することによって、酸化物半導体層１４４を形成する。酸化物半導体層の加工は、所望の形状のマスクを酸化物半導体層上に形成した後、当該酸化物半導体層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。なお、酸化物半導体層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

その後、酸化物半導体層１４４に対して、熱処理（第１の熱処理）を行ってもよい。熱処理を行うことによって、酸化物半導体層１４４中に含まれる水素原子を含む物質をさらに除去し、酸化物半導体層１４４の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる。熱処理の温度は、不活性ガス雰囲気下、２５０℃以上７００℃以下、好ましくは４５０℃以上６００℃以下、または基板の歪み点未満とする。不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層１４４は大気に触れさせず、水や水素の混入が生じないようにする。

熱処理を行うことによって不純物を低減し、ｉ型（真性半導体）またはｉ型に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実現することができる。

ところで、上述の熱処理には水素や水などを除去する効果があるため、当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該熱処理は、例えば、酸化物半導体層を島状に加工する前、ゲート絶縁層の形成後などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

次に、酸化物半導体層１４４などの上に、ソース電極およびドレイン電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ソース電極又はドレイン電極１４２ａ、１４２ｂを形成する（図１３（Ｂ）参照）。

導電層は、ＰＶＤ法や、ＣＶＤ法を用いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。なお、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有するソース電極又はドレイン電極１４２ａ、１４２ｂへの加工が容易であるというメリットがある。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化インジウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）、または、これらの金属酸化物材料にシリコン若しくは酸化シリコンを含有させたものを用いることができる。

導電層のエッチングは、形成されるソース電極又はドレイン電極１４２ａ、１４２ｂの端部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、３０°以上６０°以下であることが好ましい。ソース電極又はドレイン電極１４２ａ、１４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲート絶縁層１４６の被覆性を向上し、段切れを防止することができる。

上部のトランジスタのチャネル長（Ｌ）は、ソース電極又はドレイン電極１４２ａ、及びソース電極又はドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと波長の短い超紫外線（ＥｘｔｒｅｍｅＵｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトランジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体装置の消費電力を低減することも可能である。

次に、ソース電極又はドレイン電極１４２ａ、１４２ｂを覆い、かつ、酸化物半導体層１４４の一部と接するように、ゲート絶縁層１４６を形成する（図１３（Ｃ）参照）。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタリング法等を用いて形成することができる。また、ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ガリウム、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート絶縁層１４６は、単層構造としても良いし、上記の材料を組み合わせて積層構造としても良い。また、その厚さは特に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む膜との積層構造としてもよい。

また、酸化物半導体層１４４に接する絶縁層（本実施の形態においては、ゲート絶縁層１４６）は、第１３族元素および酸素を含む絶縁材料としてもよい。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁層に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。

ここで、第１３族元素を含む絶縁材料とは、絶縁材料に一または複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。

例えば、ガリウムを含有する酸化物半導体層に接してゲート絶縁層を形成する場合に、ゲート絶縁層に酸化ガリウムを含む材料を用いることで酸化物半導体層とゲート絶縁層の界面特性を良好に保つことができる。また、酸化物半導体層と酸化ガリウムを含む絶縁層とを接して設けることにより、酸化物半導体層と絶縁層の界面における水素のパイルアップを低減することができる。なお、絶縁層に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁層を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。

また、酸化物半導体層１４４に接する絶縁層は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法またはイオンドーピング法を用いて行ってもよい。

例えば、酸化物半導体層１４４に接する絶縁層として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ_２Ｏ_ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。また、酸化物半導体層１４４に接する絶縁層として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ_２Ｏ_Ｘ（Ｘ＝３＋α、０＜α＜１）とすることができる。または、酸化物半導体層１４４に接する絶縁層として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａ_ＸＡｌ_２−ＸＯ_３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。

酸素ドープ処理等を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁層を形成することができる。このような領域を備える絶縁層と酸化物半導体層が接することにより、絶縁層中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、または酸化物半導体層と絶縁層の界面における酸素不足欠陥を低減することができる。

なお、化学量論的組成比より酸素が多い領域を有する絶縁層は、ゲート絶縁層１４６に代えて、酸化物半導体層１４４の下地膜として形成する絶縁層に適用しても良く、ゲート絶縁層１４６および下地絶縁層の双方に適用しても良い。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行えばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填することができる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさせても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物半導体層１４４を、水素原子を含む物質が極力含まれないように高純度化することができる。

次に、ゲート電極（これと同じ層で形成される配線を含む）を形成するための導電層を形成し、当該導電層を加工して、ゲート電極１４８ａおよび導電層１４８ｂを形成する（図１３（Ｄ）参照）。

ゲート電極１４８ａおよび導電層１４８ｂは、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。なお、ゲート電極１４８ａおよび導電層１４８ｂは、単層構造としても良いし、積層構造としても良い。

次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および導電層１４８ｂ上に、絶縁層１５０を形成する（図１３（Ｅ）参照）。絶縁層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることができるためである。なお、本実施の形態では、絶縁層１５０の単層構造としているが、開示する発明の一態様はこれに限定されず、２層以上の積層構造としても良い。なお、絶縁層１５０上に絶縁層１５２を形成する場合は、絶縁層１５０と同様の材料及び作製方法を適用することができる。

次に、ゲート絶縁層１４６、絶縁層１５０に、ソース電極又はドレイン電極１４２ａにまで達する開口を形成する。その後、絶縁層１５０上にソース電極又はドレイン電極１４２ａと接する配線１５６を形成する（図１３（Ｅ）参照）。なお、当該開口の形成は、マスクなどを用いた選択的なエッチングにより行われる。

配線１５６は、ＰＶＤ法や、ＣＶＤ法を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

より具体的には、例えば、絶縁層１５０の開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＰＶＤ法によりチタン膜を薄く（５ｎｍ程度）形成した後に、開口に埋め込むようにアルミニウム膜を形成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではソース電極又はドレイン電極１４２ａ）との接触抵抗を低減させる機能を有する。また、アルミニウム膜のヒロックを防止することができる。また、チタンや窒化チタンなどによるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

次に、配線１５６を覆うように絶縁層１５８を形成する（図１３（Ｅ）参照）。

絶縁層１５８は、絶縁層１５０と同様にＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ガリウム、酸化アルミニウム等の無機絶縁材料を含む材料、ポリイミド、アクリル等の有機材料を含む材料を用いて、単層又は積層で形成することができる。

以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および容量素子１６４が完成する（図１３（Ｅ）参照）。

なお、図１２（Ａ）に示すトランジスタ３３２及び容量素子３３４を形成する場合、絶縁層１４０上にソース電極又はドレイン電極１４２ａ、１４２ｂを形成し、絶縁層１４０、及びソース電極又はドレイン電極１４２ａ、１４２ｂ上に酸化物半導体層１４４を形成する。次に、ソース電極又はドレイン電極１４２ａ、１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するようにゲート電極１４８ａを形成し、ソース電極又はドレイン電極１４２ｂと重畳するように導電層１４８ｂを形成する。

また、図１２（Ｂ）に示すトランジスタ３４２及び容量素子３４４を形成する場合、絶縁層１４０上にゲート電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、ゲート電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、ソース電極又はドレイン電極１４２ａ、１４２ｂを形成する。その後、ゲート絶縁層１４６上に、ゲート電極１４８ａと重畳するように酸化物半導体層１４４を形成することで、トランジスタ３４２及び容量素子３４４が完成する。なお、トランジスタ３４２及び容量素子３４４を覆うように絶縁層１５０及び絶縁層１５２を形成してもよい。例えば、絶縁層１５０は、酸素雰囲気下による熱処理や、酸素ドープにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましく、絶縁層１５２は、水や水素を透過しにくい状態とすることが好ましい。絶縁層１５２は、水や水素を透過しにくい状態とすることで、酸化物半導体層１４４に水や水素が浸入することを防止し、絶縁層１５０を化学量論的組成比より酸素が多い状態とすることで、酸化物半導体層１４４の酸素欠損を補填して、ｉ型またはｉ型に限りなく近い酸化物半導体層１４４を形成することができるからである。

また、図１２（Ｃ）に示すトランジスタ３５２及び容量素子３５４を形成する場合、絶縁層１４０上にゲート電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、ゲート電極１４８ａ及び導電層１４８ｂ上にゲート絶縁層１４６を形成する。次に、ゲート絶縁層１４６上に、ゲート電極１４８ａと重畳するように酸化物半導体層１４４を形成する。その後、酸化物半導体層１４４上にソース電極又はドレイン電極１４２ａ、１４２ｂを形成することで、トランジスタ３５２及び容量素子３５４が完成する。なお、絶縁層１５０及び絶縁層１５２については、図１２（Ｂ）の記載を参酌できる。

また、図１２（Ｄ）に示すトランジスタ３６２及び容量素子３６４を形成する場合、絶縁層１４０上にゲート電極１４８ａ、導電層１４８ｂを形成し、絶縁層１４０、ゲート電極１４８ａ（図１２（Ｄ）においては第１のゲート電極）及び導電層１４８ｂ上にゲート絶縁層１４６（図１２（Ｄ）においては第１のゲート絶縁層）を形成する。次に、ゲート絶縁層１４６上に、ゲート電極１４８ａと重畳するように酸化物半導体層１４４を形成し、酸化物半導体層１４４上にソース電極又はドレイン電極１４２ａ、１４２ｂを形成する。その後、酸化物半導体層１４４及びソース電極又はドレイン電極１４２ａ、１４２ｂ上に絶縁層１５０（図１２（Ｄ）においては第２のゲート絶縁層）を形成し、酸化物半導体層１４４と重畳するように導電層１５９（図１２（Ｄ）においては第２のゲート電極）を形成することで、トランジスタ３６２及び容量素子３６４が完成する。なお、導電層１５９は、ゲート電極１４８ａの記載を参酌できる。

次に、図１１（Ａ）及び図１１（Ｂ）に示すトランジスタ及び容量素子の作製方法について説明する。

図１１（Ａ）に示すトランジスタ３１２及び容量素子３１４の作製方法について説明する。

まず、絶縁層１４０上に酸化物半導体層１４４を形成し、絶縁層１４０及び酸化物半導体層１４４上に、酸化物導電層及び導電層の積層を成膜する。

酸化物導電層の成膜方法は、スパッタリング法や真空蒸着法（電子ビーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム、酸化亜鉛ガリウム、インジウム錫酸化物などを適用することができる。また、上記の材料に酸化シリコンを含ませてもよい。なお、導電層の成膜方法及び材料については、ソース電極又はドレイン電極１４２ａ、１４２ｂを形成するための導電層の記載を参酌できる。

次に、導電層上にマスクを形成し、導電層及び酸化物導電層を選択的にエッチングすることによって、ソース電極又はドレイン電極１４２ａ、１４２ｂ、及び酸化物導電層１４３ａ、１４３ｂを形成する。

なお、導電層及び酸化物導電層のエッチング処理の際、酸化物半導体層が過剰にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング時間等）を適宜調整する。

次に、ソース電極又はドレイン電極１４２ａ、１４２ｂ、及び酸化物半導体層１４４上にゲート絶縁層１４６を形成する。その後、ゲート絶縁層１４６上に、酸化物半導体層１４４と重畳するようにゲート電極１４８ａを形成し、ソース電極又はドレイン電極１４２ｂと重畳するように導電層１４８ｂを形成する。

以上により、トランジスタ３１２及び容量素子３１４が完成する（図１１（Ａ）参照）。

図１１（Ｂ）に示すトランジスタ３２２及び容量素子３２４を作製する場合、酸化物半導体層と酸化物導電層の積層を形成し、酸化物半導体層と酸化物導電層との積層を同じフォトリソグラフィ工程によって形状を加工して、島状の酸化物半導体層及び酸化物導電層を形成する。次に、島状の酸化物導電層上にソース電極又はドレイン電極１４２ａ、１４２ｂを形成した後、ソース電極又はドレイン電極１４２ａ、１４２ｂをマスクとして、島状の酸化物導電層をエッチングすることで、ソース領域又はドレイン領域となる酸化物導電層１４３ａ、１４３ｂを形成する。

以上により、トランジスタ３２２及び容量素子３２４が完成する（図１１（Ｂ）参照）。

本実施の形態において示すトランジスタでは、酸化物半導体層１４４が高純度化されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未満）をとる。そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。

また、酸化物半導体層１４４は、アルカリ金属、及びアルカリ土類金属の濃度が充分に低減されており、アルカリ金属又はアルカリ土類金属の濃度は、例えば、Ｎａの場合、５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好ましくは１×１０^１５ｃｍ^−３以下、Ｌｉの場合、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下、Ｋの場合、５×１０^１５ｃｍ^−３以下、好ましくは１×１０^１５ｃｍ^−３以下となる。

このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジスタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。

（実施の形態３）
上記実施の形態において、トランジスタのチャネル形成領域として用いることのできる酸化物半導体層の一形態を、図１４を用いて説明する。

本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。

絶縁層１４０上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する。

本実施の形態では、絶縁層１４０として、ＰＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることができる。

第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法による成膜時における基板温度は２００℃以上４００℃以下とする。本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚５ｎｍの第１の酸化物半導体膜を成膜する。

次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理によって第１の結晶性酸化物半導体層１４５ａを形成する（図１４（Ａ）参照）。

第１の加熱処理の温度にもよるが、第１の加熱処理によって、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、ｃ軸配向した結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げると表面から内部、そして内部から底部と結晶成長が進行する。

第１の加熱処理によって、酸化物絶縁層である絶縁層１４０中の酸素を第１の結晶性酸化物半導体層１４５ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散させて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、第１の結晶性酸化物半導体層の下地絶縁層として用いられる絶縁層１４０は、絶縁層１４０中（バルク中）、第１の結晶性酸化物半導体層１４５ａと絶縁層１４０の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在することが好ましい。

次いで、第１の結晶性酸化物半導体層１４５ａ上に１０ｎｍよりも厚い第２の酸化物半導体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成膜する酸化物半導体膜にプリカーサの整列が起き、所謂、秩序性を持たせることができる。

本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ系酸化物半導体用ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］））を用いて、基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜厚２５ｎｍの第２の酸化物半導体膜を成膜する。

次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第２の加熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱処理によって第２の結晶性酸化物半導体層１４５ｂを形成する（図１４（Ｂ）参照）。第２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行うことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加熱処理によって、第１の結晶性酸化物半導体層１４５ａを核として膜厚方向、即ち底部から内部に結晶成長が進行して第２の結晶性酸化物半導体層１４５ｂが形成される。

また、絶縁層１４０の形成から第２の加熱処理までの工程を大気に触れることなく連続的に行うことが好ましい。絶縁層１４０の形成から第２の加熱処理までの工程は、水素及び水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−５０℃以下の乾燥窒素雰囲気とする。

次いで、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂからなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層１４５を形成する（図１４（Ｃ）参照）。図１４（Ｃ）では、第１の結晶性酸化物半導体層１４５ａと第２の結晶性酸化物半導体層１４５ｂの界面を点線で示し、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層の積層構造で示しているが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示している。

酸化物半導体層の積層の加工は、所望の形状のマスクを酸化物半導体層の積層上に形成した後、当該酸化物半導体層の積層をエッチングすることによって行うことができる。上述のマスクは、フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット法などの方法を用いてマスクを形成しても良い。

なお、酸化物半導体層の積層のエッチングは、ドライエッチングでもウェットエッチングでもよい。もちろん、これらを組み合わせて用いてもよい。

また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造でもない構造であり、ｃ軸配向を有した結晶（ｃＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌ；ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。

いずれにしても、ＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。

なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であり、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料を用いてもよい。また、上記の材料にＳｉＯ_２を含ませてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物、という意味であり、その組成比は特に問わない。また、ＩｎとＧａとＺｎ以外の元素を含んでいてもよい。

また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としてもよい。

その後、ソース電極又はドレイン電極１４２ａ、１４２ｂ、ゲート絶縁層１４６、ゲート電極１４８ａ、導電層１４８ｂを形成することにより、トランジスタ３７２及び容量素子３７４が完成する。ソース電極又はドレイン電極１４２ａ、１４２ｂ、ゲート絶縁層１４６、ゲート電極１４８ａ、導電層１４８ｂの材料及び形成方法は、実施の形態２を参酌できる。

上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層１４５を、本明細書に開示する半導体装置（実施の形態２に示すトランジスタ）に、適宜用いることができる。

また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いたトランジスタ３７２においては、酸化物半導体層の一方の面から他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向に流れる構造ではない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるため、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ特性の劣化は抑制される、または低減される。

酸化物半導体層１４５のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高いトランジスタを実現できる。

（実施の形態４）
本実施の形態では、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶（ＣＡＡＣ：ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌともいう。）を含む酸化物について説明する。

ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。

ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。

ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣを支持する基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。

ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。

このようなＣＡＡＣの例として、膜状に形成され、膜表面または支持する基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。

ＣＡＡＣに含まれる結晶構造の一例について図１７乃至図１９を用いて詳細に説明する。なお、特に断りがない限り、図１７乃至図１９は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１７において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１７（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１７（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１７（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１７（Ａ）に示す小グループは電荷が０である。

図１７（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１７（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１７（Ｂ）に示す構造をとりうる。図１７（Ｂ）に示す小グループは電荷が０である。

図１７（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１７（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１７（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１７（Ｃ）に示す小グループは電荷が０である。

図１７（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１７（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１７（Ｄ）に示す小グループは電荷が＋１となる。

図１７（Ｅ）に、２個のＺｎを含む小グループを示す。図１７（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１７（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１７（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは、上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１８（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１８（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１８（Ｃ）は、図１８（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１８（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１８（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１８（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１８（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１７（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１８（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。

例えば、図１９（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１９（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１９（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１９（Ｃ）は、図１９（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１９（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

具体的には、図１９（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ_３（ＺｎＯ）_ｎ（ｎは自然数。）とする組成式で表すことができる。

ｎ＝１（ＩｎＧａＺｎＯ_４）の場合は、例えば、図３４（Ａ）に示す結晶構造を取りうる。なお、図３４（Ａ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

また、ｎ＝２（ＩｎＧａＺｎ_２Ｏ_５）の場合は、例えば、図３４（Ｂ）に示す結晶構造を取りうる。なお、図３４（Ｂ）に示す結晶構造において、図１７（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。

（実施の形態５）
本実施の形態では、トランジスタの電界効果移動度について説明する。

酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、下記式（２）のように表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、下記式（３）のように表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖ_ｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。線形領域におけるドレイン電流Ｉ_ｄは、下記式（４）である。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖ_ｄはドレイン電圧である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、下記式（５）となる。

式（５）の右辺はＶ_ｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖ_ｇ）、横軸を１／Ｖ_ｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩ_ｄ―Ｖ_ｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに式（２）および式（３）よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

また、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ_１は、下記式（６）で表される。

ここで、Ｄはゲート方向の電界、Ｂ、ｌは定数である。Ｂおよびｌは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、ｌ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と式（６）の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２を計算した結果を図２０に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖ_ｄは０．１Ｖである。

図２０で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（ＡｔｏｍｉｃＬａｙｅｒＦｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図２１乃至図２３に示す。なお、計算に用いたトランジスタの断面構造を図２４に示す。図２４に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域９０３ａおよび半導体領域９０３ｃを有する。半導体領域９０３ａおよび半導体領域９０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図２４（Ａ）に示すトランジスタは、下地絶縁層９０１と、下地絶縁層９０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物９０２の上に形成される。トランジスタは半導体領域９０３ａ、半導体領域９０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域９０３ｂと、ゲート電極９０５を有する。ゲート電極９０５の幅を３３ｎｍとする。

ゲート電極９０５と半導体領域９０３ｂの間には、ゲート絶縁層９０４を有し、また、ゲート９０５の両側面には側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂ、ゲート電極９０５の上部には、ゲート電極９０５と他の配線との短絡を防止するための絶縁物９０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域９０３ａおよび半導体領域９０３ｃに接して、ソース電極９０８ａおよびドレイン電極９０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図２４（Ｂ）に示すトランジスタは、下地絶縁層９０１と、酸化アルミニウムよりなる埋め込み絶縁物９０２の上に形成され、半導体領域９０３ａ、半導体領域９０３ｃと、それらに挟まれた真性の半導体領域９０３ｂと、幅３３ｎｍのゲート電極９０５とゲート絶縁層９０４と側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂと絶縁物９０７とソース電極９０８ａおよびドレイン電極９０８ｂを有する点で図２４（Ａ）に示すトランジスタと同じである。

図２４（Ａ）に示すトランジスタと図２４（Ｂ）に示すトランジスタの相違点は、側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂの下の半導体領域の導電型である。図２４（Ａ）に示すトランジスタでは、側壁絶縁物９０６ａおよび側壁絶縁物９０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域９０３ａおよび半導体領域９０３ｃであるが、図２４（Ｂ）に示すトランジスタでは、真性の半導体領域９０３ｂである。すなわち、図２４（Ｂ）に示す半導体層において、半導体領域９０３ａ（半導体領域９０３ｃ）とゲート電極９０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物９０６ａ（側壁絶縁物９０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、ＳｅｎｔａｕｒｕｓＤｅｖｉｃｅを使用した。図２１は、図２４（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図２１（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

図２２は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２２（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２２（Ｂ）は１０ｎｍとしたものであり、図２２（Ｃ）は５ｎｍとしたものである。

また、図２３は、図２４（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２３（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図２３（Ｂ）は１０ｎｍとしたものであり、図２３（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図２１では８０ｃｍ^２／Ｖｓ程度であるが、図２２では６０ｃｍ^２／Ｖｓ程度、図２３では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流は１０μＡを超えることが示された。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１５を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図１５（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図１５（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される。

図１５（Ｃ）は、電子ペーパーを実装した電子書籍７２０であり、筐体７２１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された電子書籍が実現される。

図１５（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１５（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯電話機が実現される。

図１５（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたデジタルカメラが実現される。

図１５（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。このため、消費電力を低減した電子機器が実現される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２５（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖ_ｄは１０Ｖとした。

図２５（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２５（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２５（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が期待できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２５（Ａ）と図２５（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を期待することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず、基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖ_ｄｓを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶ_ｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ特性の測定を行った。なお、Ｖ_ｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖ_ｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶ_ｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖ_ｇを０Ｖとした。次に、基板温度２５℃とし、Ｖ_ｄを１０Ｖとし、トランジスタのＶ_ｇ−Ｉ_ｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２６（Ａ）に、マイナスＢＴ試験の結果を図２６（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２７（Ａ）に、マイナスＢＴ試験の結果を図２７（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。

酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下のとすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、ＢｒｕｋｅｒＡＸＳ社製Ｘ線回折装置Ｄ８ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２８に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図２９に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図２９に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。

もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖ_ｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。

図３０に、Ｉ_ｄ（実線）および電界効果移動度（点線）のＶ_ｇ依存性を示す。また、図３１（Ａ）に基板温度としきい値電圧の関係を、図３１（Ｂ）に基板温度と電界効果移動度の関係を示す。

図３１（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図３１（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３２などを用いて説明する。

図３２は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図３２（Ａ）にトランジスタの上面図を示す。また、図３２（Ｂ）に図３２（Ａ）の一点鎖線Ａ−Ｂに対応する断面Ａ−Ｂを示す。

図３２（Ｂ）に示すトランジスタは、基板１１００と、基板１１００上に設けられた下地絶縁層１１０２と、下地絶縁層１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁層１１０２および保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａおよび低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁層１１０８と、ゲート絶縁層１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０および一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１１８と、を有する。

なお、図示しないが、層間絶縁膜１１１６および配線１１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。

図３３は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図３３（Ａ）はトランジスタの上面図である。また、図３３（Ｂ）は図３３（Ａ）の一点鎖線Ａ−Ｂに対応する断面図である。

図３３（Ｂ）に示すトランジスタは、基板１２００と、基板１２００上に設けられた下地絶縁層１２０２と、下地絶縁層１２０２上に設けられた酸化物半導体膜１２０６と、酸化物半導体膜１２０６と接する一対の電極１２１４と、酸化物半導体膜１２０６および一対の電極１２１４上に設けられたゲート絶縁層１２０８と、ゲート絶縁層１２０８を介して酸化物半導体膜１２０６と重畳して設けられたゲート電極１２１０と、ゲート絶縁層１２０８およびゲート電極１２１０を覆って設けられた層間絶縁膜１２１６と、層間絶縁膜１２１６に設けられた開口部を介して一対の電極１２１４と接続する配線１２１８と、層間絶縁膜１２１６および配線１２１８を覆って設けられた保護膜１２２０と、を有する。

基板１２００としてはガラス基板を、下地絶縁層１２０２としては酸化シリコン膜を、酸化物半導体膜１２０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極１２１４としてはタングステン膜を、ゲート絶縁層１２０８としては酸化シリコン膜を、ゲート電極１２１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜１２１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線１２１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜１２２０としてはポリイミド膜を、それぞれ用いた。

なお、図３３（Ａ）に示す構造のトランジスタにおいて、ゲート電極１２１０と一対の電極１２１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜１２０６に対する一対の電極１２１４のはみ出しをｄＷと呼ぶ。

１００基板
１０６素子分離絶縁層
１０８ゲート絶縁層
１１０ゲート電極
１１６チャネル形成領域
１２０不純物領域
１２４金属化合物領域
１２６電極
１２８絶縁層
１３０ａソース電極又はドレイン電極
１３０ｂソース電極又はドレイン電極
１３０ｃ電極
１３６ａ電極
１３６ｂ電極
１４０絶縁層
１４２ａソース電極又はドレイン電極
１４２ｂソース電極又はドレイン電極
１４２ｃ電極
１４３ａ酸化物導電層
１４３ｂ酸化物導電層
１４４酸化物半導体層
１４５酸化物半導体層
１４５ａ結晶性酸化物半導体層
１４５ｂ結晶性酸化物半導体層
１４６ゲート絶縁層
１４８ａゲート電極
１４８ｂ導電層
１５０絶縁層
１５２絶縁層
１５４ａ電極
１５４ｂ電極
１５６配線
１５８絶縁層
１５９導電層
１６０トランジスタ
１６２トランジスタ
１６４容量素子
１７０メモリセル
２０１メモリセルアレイ
２１０周辺回路
２１１駆動回路
２１２駆動回路
２１３駆動回路
２１４駆動回路
２１５駆動回路
２１８コントローラ
２１９モードレジスタ
２２０Ｉ／Ｏバッファ
２２１アドレスバッファ
２２２センスアンプ
２５０中心点
３１２トランジスタ
３１４容量素子
２１１ａ駆動回路
２１１ｂ駆動回路
２１２ａ駆動回路
２１２ｂ駆動回路
２１３ａ駆動回路
２１３ｂ駆動回路
２１４ａ駆動回路
２１４ｂ駆動回路
２１６ａセンスアンプ群
２１６ｂセンスアンプ群
２１７ａコラムデコーダ
２１７ｂコラムデコーダ
２２３ａローデコーダ
２２３ｂローデコーダ
３２２トランジスタ
３２４容量素子
３３２トランジスタ
３３４容量素子
３４２トランジスタ
３４４容量素子
３５２トランジスタ
３５４容量素子
３６２トランジスタ
３６４容量素子
３７２トランジスタ
３７４容量素子
４０１トランジスタ
４０２トランジスタ
４０３トランジスタ
４０４トランジスタ
４０５トランジスタ
４０６トランジスタ
４０７トランジスタ
４０８トランジスタ
４０９トランジスタ
４１０トランジスタ
４１１トランジスタ
６０１メモリセルアレイ
６１０周辺回路
６１１コラムデコーダ
６１２ローデコーダ
６１３領域
６１４交差部
７０１筐体
７０２筐体
７０３表示部
７０４キーボード
７１１本体
７１２スタイラス
７１３表示部
７１４操作ボタン
７１５外部インターフェイス
７２０電子書籍
７２１筐体
７２３筐体
７２５表示部
７２７表示部
７３１電源
７３３操作キー
７３５スピーカー
７３７軸部
７４０筐体
７４１筐体
７４２表示パネル
７４３スピーカー
７４４マイクロフォン
７４５操作キー
７４６ポインティングデバイス
７４７カメラ用レンズ
７４８外部接続端子
７４９太陽電池セル
７５０外部メモリスロット
７６１本体
７６３接眼部
７６４操作スイッチ
７６５表示部
７６６バッテリー
７６７表示部
７７０テレビジョン装置
７７１筐体
７７３表示部
７７５スタンド
７８０リモコン操作機
９０１下地絶縁層
９０２埋め込み絶縁物
９０３ａ半導体領域
９０３ｂ半導体領域
９０３ｃ半導体領域
９０４ゲート絶縁層
９０５ゲート電極
９０６ａ側壁絶縁物
９０６ｂ側壁絶縁物
９０７絶縁物
９０８ａソース電極
９０８ｂドレイン電極
１１００基板
１１０２下地絶縁層
１１０４保護絶縁膜
１１０６酸化物半導体膜
１１０６ａ高抵抗領域
１１０６ｂ低抵抗領域
１１０８ゲート絶縁層
１１１０ゲート電極
１１１２側壁絶縁膜
１１１４一対の電極
１１１６層間絶縁膜
１１１８配線
１２００基板
１２０２下地絶縁層
１２０６酸化物半導体膜
１２０８ゲート絶縁層
１２１０ゲート電極
１２１４一対の電極
１２１６層間絶縁膜
１２１８配線
１２２０保護膜

Claims

基板に設けられた第１乃至第４の駆動回路と、
前記第１乃至第４の駆動回路上に設けられた複数のメモリセルがマトリクス状に配置されたメモリセルアレイと、を有し、
前記複数のメモリセルの一は、
ゲート電極と、ソース電極及びドレイン電極と、酸化物半導体層と、ゲート絶縁層と、を有するトランジスタと、前記ソース電極又は前記ドレイン電極と、前記ゲート絶縁層と、電極層と、を有する容量素子と、を有し、
前記第１の駆動回路と第２の駆動回路とは、前記メモリセルアレイの中心点に対して点対称となるように配置され、
前記第３の駆動回路及び第４の駆動回路は、前記第１の駆動回路及び第２の駆動回路に対して垂直に配置され、かつ前記第３の駆動回路と第４の駆動回路とは、前記メモリセルアレイの中心点に対して点対称となるように配置される、半導体装置。
前記第１乃至第４の駆動回路は、前記メモリセルアレイの真下に配置される、請求項１に記載の半導体装置。
前記第１及び第２の駆動回路は、それぞれコラムデコーダ及びセンスアンプ部を有し、前記第３及び第４の駆動回路は、それぞれローデコーダである、請求項１又は２に記載の半導体装置。
前記第１の駆動回路と前記メモリセルアレイとが接続される配線の数は、前記第２の駆動回路と前記メモリセルアレイとが接続される配線の数と等しい、請求項１乃至３のいずれか一に記載の半導体装置。
前記第３の駆動回路と前記メモリセルアレイとが接続される配線の数は、前記第４の駆動回路と前記メモリセルアレイとが接続される配線の数と等しい、請求項１乃至４のいずれか一に記載の半導体装置。
前記第１乃至第４の駆動回路は、酸化物半導体以外の材料を含んで構成される、請求項１乃至５のいずれか一に記載の半導体装置。