JP2012256859A - 半導体装置 - Google Patents

Abstract

【課題】占有面積が小さく、冗長性があり、かつリーク電流の小さい保護回路を提供する。
【解決手段】保護回路は、複数の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、該保護回路に含まれる少なくとも一つの非線形素子は、チャネル形成領域に酸化物半導体を用いたトランジスタをダイオード接続した素子であり、他の非線形素子は、チャネル形成領域にシリコンを用いたトランジスタをダイオード接続した素子、または、接合領域にシリコンを用いたダイオードとする。
【選択図】図１

Description

本発明は、静電気放電などの予期しない高電圧の印加に対して回路の破壊を防ぐ手段を備えた半導体装置に関する。なお、本明細書において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。例えば、表示装置、撮像装置、記憶装置及び演算装置、並びにそれらを用いた電子機器は全て半導体装置である。

半導体装置に用いられる半導体回路は、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、以下、「ＥＳＤ」と呼ぶ。）によって半導体素子や電極などが破壊されることがある。このＥＳＤによる半導体回路の破壊防止対策として、多くの半導体回路には、保護回路が接続されている。保護回路は、端子や配線などに印加された過剰な電圧が半導体回路に供給されることを防ぐための回路である。保護回路に用いられる代表的な素子には、抵抗素子、ダイオード、トランジスタ、容量素子などがある。

また、保護回路を設けることで、信号や電源電圧と共にノイズが配線等に入力された場合であっても、該ノイズによる後段の半導体回路の誤動作の防止が可能であり、また該ノイズによる半導体素子の劣化又は破壊を防ぐこともできる。

例えば、特許文献１では、半導体回路と接続端子との間に、抵抗素子及びダイオードを含む保護回路を接続することで、ＥＳＤにより発生したサージ電流の平滑化及び放電経路の確保を行い、サージ電流の半導体回路への流入を防止する技術が開示されている。

また、特許文献２では、表示装置の走査電極と表示部の外周に配置した導電線との間に、ソースとゲートを短絡させたＭＯＳ型トランジスタと、ゲートとドレインを短絡させたＭＯＳ型トランジスタとを直列に接続した保護回路を接続する技術が開示されている。

特開２０００−５８７６２号公報 特開平７−９２４４８号公報

半導体装置の小型化、高集積化に伴い、保護回路の占有面積を小さくすることが望まれている。しかしながら、保護回路に用いる素子を小型化するとサージ耐性が低下してしまい、保護回路そのものが破壊されてしまうことがある。

また、代表的な半導体材料であるシリコンを用いた素子（ダイオード、トランジスタなど）では、オフ状態でのリーク電流が比較的大きい。そのため、半導体回路に接続される配線（信号線など）と電源線との間に該素子で形成した保護回路を接続した場合、該配線間にリーク電流が流れ、該配線の電位や電源電位が変化し、半導体装置の動作を不安定にさせることがある。

したがって、本発明の一態様では、占有面積が小さく、冗長性のある保護回路を提供することを目的の一つとする。また、リーク電流の小さい保護回路を提供することを目的の一つとする。

本明細書に開示する本発明の一態様は、シリコンを用いた半導体素子、及び酸化物半導体を用いた半導体素子で構成された保護回路を有する半導体装置に関する。

本明細書に開示する本発明の一態様は、基板上に、第１の配線と、第２の配線と、第３の配線と、第１の非線形素子及び第３の非線形素子を含む第１の保護回路と、第２の非線形素子及び第４の非線形素子を含む第２の保護回路と、を有し、第１の保護回路は、基板側から順に第１の非線形素子及び第３の非線形素子が重畳するように積層され、かつ該二つの非線形素子が電気的に直列接続されている構成であり、第２の保護回路は、基板側から順に第２の非線形素子及び第４の非線形素子が重畳するように積層され、かつ該二つの非線形素子が電気的に直列接続されている構成であり、第１の保護回路は、該保護回路を構成する第１の非線形素子及び第３の非線形素子が、第１の配線の電位が第２の配線の電位よりも高いときに順方向バイアスとなるように、第１の配線と第２の配線との間に電気的に接続され、第２の保護回路は、該保護回路を構成する第２の非線形素子及び第４の非線形素子が、第１の配線の電位が第３の配線の電位よりも低いときに順方向バイアスとなるように、第１の配線と第３の配線との間に電気的に接続されていることを特徴とする半導体装置である。

なお、本明細書等における「第１」、「第２」などの序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。

上記第１の配線は半導体回路に信号を入力するための信号線、第２の配線は高電位電源線、第３の配線は低電位電源線または接地電位線とすることができる。

また、第１の非線形素子及び第２の非線形素子には、チャネル形成領域をシリコンで形成したトランジスタ、第３の非線形素子及び第４の非線形素子には、チャネル形成領域を化合物半導体で形成したトランジスタを用いることができる。特に、該化合物半導体として酸化物半導体を用いると、トランジスタのオフ電流は極めて小さくなる。したがって、配線間に接続される保護回路に該トランジスタを用いると、該配線間のリーク電流を低減することができる。

また、該シリコンを用いたトランジスタには、オフ電流の低いｐチャネル型トランジスタを用いることが好ましい。なお、第１乃至第４の非線形素子は、ドレインまたはソースの一方とゲート電極を短絡させて一方の端子とし、ドレインまたはソースの他方を他方の端子とする二端子素子として用いる。

また、第１の非線形素子及び第２の非線形素子には、シリコンを用いて形成したダイオードを用いても良い。

本発明の一態様である保護回路は、複数の非線形素子が積層された構成であるため、保護回路の占有面積を小さくすることができる。また、該複数の非線形素子は電気的に直列接続されているため、短絡不良に対して冗長性を有する。また、保護回路に用いる非線形素子のうちの少なくとも一つに、酸化物半導体を用いて形成したトランジスタを用いることで、保護回路が接続された配線間でのリーク電流を低減し、電源電位または信号の電位を安定にすることができる。

半導体装置に用いる保護回路、及び該保護回路と配線との接続形態を説明する図。 半導体装置に用いる保護回路を説明する回路図。 半導体装置に用いる保護回路を説明する回路図。 半導体装置に用いる保護回路を説明する回路図。 半導体装置に用いる保護回路の作製方法を説明する工程断面図。 半導体装置に用いる保護回路の作製方法を説明する工程断面図。 半導体装置に用いる保護回路の作製方法を説明する工程断面図。 トランジスタの構造を説明する図。 メモリセルを説明する図。 電子機器を説明する図。 半導体装置に用いる保護回路を説明する断面図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 酸化物材料の結晶構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 酸化物半導体層を用いたトランジスタ特性のグラフ。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 半導体装置の上面図及び断面図。 半導体装置の上面図及び断面図。

実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する発明の構成において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略することがある。

なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。

（実施の形態１）
本実施の形態では、本発明の一態様における半導体装置に用いる保護回路の構成及び動作方法について説明する。

図１は、本発明の一態様における半導体装置に用いる保護回路、及び該保護回路と配線との接続形態を示すものである。第１の保護回路１２１は、第１の非線形素子１１１及び第３の非線形素子１１３を有する。また、第２の保護回路１２２は、第２の非線形素子１１２及び第４の非線形素子１１４を有する。本発明の一態様における半導体装置は、半導体回路１３１に接続される第１の配線１０１、並びに第２の配線１０２及び第３の配線１０３を有し、第１の保護回路１２１は、第１の配線１０１と第２の配線１０２との間に電気的に接続され、第２の保護回路１２２は、第１の配線１０１と第３の配線１０３との間に電気的に接続される。

第１の配線１０１は、半導体回路１３１に信号を入力するための信号線、第２の配線１０２は高電位電源線（ＶＤＤ）、第３の配線１０３は低電位電源線（ＶＳＳ）または接地電位線（ＧＮＤ）とすることができる。

なお、上記非線形素子とは、印加電圧に対して電流が比例しない素子のことをいう。例えば、ダイオードではアノードの電位をカソードの電位よりも高くすることで順方向バイアスとなり、電流を流すことが容易になる。一方、カソードの電位をアノードの電位よりも高くすることで逆方向バイアスとなり、順方向バイアスと比べると電流を流すことがほとんどできなくなる。

第１の保護回路１２１は、直列に接続された第１の非線形素子１１１及び第３の非線形素子１１３を有し、第１の配線１０１の電位が第２の配線１０２の電位よりも高いときに該二つの非線形素子が順方向バイアスとなるように第１の配線１０１と第２の配線１０２との間に接続される。

第２の保護回路１２２は、直列に接続された第２の非線形素子１１２及び第４の非線形素子１１４を有し、第１の配線１０１の電位が第３の配線１０３の電位よりも低いときに該二つの非線形素子が順方向バイアスとなるように第１の配線１０１と第３の配線１０３との間に接続される。

このような形態で第１の保護回路１２１及び第２の保護回路１２２を第１の配線１０１に接続することで、ＥＳＤなどの高いサージ電圧が第１の配線１０１に印加された場合でも、該保護回路が放電経路となり、サージ電流が半導体回路１３１に流れることを防ぐことができる。

例えば、正のサージ電圧が第１の配線１０１に印加された場合、第１の保護回路１２１が順方向バイアスとなるため、第１の配線１０１から第２の配線１０２へ電流が流れる。また、負のサージ電圧が第１の配線１０１に印加された場合、第２の保護回路１２２が順方向バイアスとなるため、第３の配線１０３から第１の配線１０１へ電流が流れる。このようにしてＥＳＤ等で第１の配線１０１に供給された電荷を打ち消し、半導体回路１３１への不要な電荷の流入を防ぐことができる。

次に、保護回路の具体例を説明する。図２は、第１の保護回路１２１及び第２の保護回路１２２に用いる非線形素子として、ドレイン電極またはソース電極の一方とゲート電極を短絡し、ダイオード接続としたトランジスタを用いる場合の例である。図２においては、第１の非線形素子２０１及び第２の非線形素子２０２にｐチャネル型のトランジスタ、第３の非線形素子２０３及び第４の非線形素子２０４にｎチャネル型のトランジスタを用いる例を示している。本発明の一態様では、第１の非線形素子２０１及び第２の非線形素子２０２にチャネル形成領域にシリコンを用いたトランジスタを適用するため、第１の非線形素子２０１及び第２の非線形素子２０２には、ｎチャネル型トランジスタよりもオフ電流が低いｐチャネル型トランジスタを用いることが好ましい。ただし、図３に示すように、第１の非線形素子３０１及び第２の非線形素子３０２をｎチャネル型のトランジスタで構成しても良い。

また、図４のように、第１の非線形素子４０１及び第２の非線形素子４０２を接合領域にシリコンを用いたダイオードとしても良い。なお、図２乃至図４の構成は自由に組み合わせることができる。例えば、第１の保護回路１２１をｎチャネル型のトランジスタ及びｐチャネル型のトランジスタで構成し、第２の保護回路１２２を二つのｎチャネル型トランジスタで構成しても良い。

また、該保護回路を構成する非線形素子の素子数は二つ以上であり、それらが電気的に直列接続されていれば良い。非線形素子の素子数を複数とすることで、一つの非線形素子が製造工程における工程不良、またはＥＳＤなどによる破壊などにより短絡した場合でも保護回路として機能させることができる。すなわち、冗長性を持たせることができる。なお、該非線形素子のうち、一つ以上は、後述するオフ電流の極めて小さいトランジスタで構成することが好ましい。また、該保護回路は直列接続された複数の非線形素子を一単位として、複数の単位を並列接続する構成であっても良い。非線形素子を並列接続することで保護回路全体に流せる電流が多くなり、非線形素子の破壊を抑えることができる。

また、該保護回路に用いる複数の非線形素子は、できるだけ最小面積となるように、それぞれが重畳するように形成する。このように複数の非線形素子を重畳させることで保護回路の占有面積を小さくすることができる。

なお、通常動作時においては、該保護回路に用いられる非線形素子が逆バイアス、または配線間の電位差が非線形素子の動作電圧を超えない状態であるため、該保護回路は基本的には動作しない。しかしながら、逆方向バイアスでも僅かな電流が流れるため、各配線間でリーク電流が流れ、電源線の電位または信号線の電位に変化が生じてしまうことがある。

特に、シリコンを用いたダイオードやトランジスタでは、その逆方向電流やオフ電流が比較的大きく、上述の配線の電位変化が起きやすい。そのため、本発明の一態様では、保護回路に用いる非線形素子の一つ以上にオフ電流の極めて小さいトランジスタを用いる。

オフ電流が極めて小さいトランジスタとしては、シリコンよりも広いバンドギャップを有する半導体をチャネル形成領域に用いたトランジスタが挙げられる。シリコンよりも広いバンドギャップを有する半導体としては化合物半導体があり、例えば、酸化物半導体、窒化物半導体などが知られている。

具体的には、非常に高いオフ抵抗を得るためには、シリコン（バンドギャップ１．１ｅＶ）では不十分であり、バンドギャップが２．５ｅＶ以上４ｅＶ以下、好ましくは３ｅＶ以上３．８ｅＶ以下のワイドバンドギャップ半導体を使用すると良い。例えば、チャネルが形成される半導体層に酸化インジウム、酸化亜鉛等を含む酸化物半導体、窒化ガリウム等を含む窒化物半導体、硫化亜鉛等を含む硫化物半導体等を用いることができる。

トランジスタのオフ抵抗は、チャネルが形成される半導体層において、熱的に励起されるキャリアの濃度に反比例する。ドナーやアクセプタによるキャリアが全く存在しない状態（真性半導体）であっても、シリコンの場合にはバンドギャップが１．１ｅＶなので、室温（３００Ｋ）での熱励起キャリアの濃度は１×１０^１１ｃｍ^−３程度である。

一方、バンドギャップ３．２ｅＶの半導体では熱励起キャリアの濃度は１×１０^−７ｃｍ^−３程度となる。電子移動度が同じ場合、抵抗率は、キャリア濃度に反比例するので、バンドギャップ３．２ｅＶの半導体の抵抗率は、シリコンより１８桁も大きくなる。このような化合物半導体としては、例えばＩｎ−Ｇａ−Ｚｎ−Ｏ系やＩｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化物半導体が知られている。

したがって、保護回路を構成する非線形素子の一つに上述したような化合物半導体で形成したトランジスタを用いれば、直列に接続される他の非線形素子がシリコンで形成されていてもリーク電流は小さくすることができ、保護回路が接続される配線の電位変化を抑制することができる。つまり、図２乃至図４の構成の保護回路においては、第３の非線形素子２０３及び第４の非線形素子２０４に化合物半導体で形成したトランジスタを用いることが好ましい。

なお、本発明の一態様における半導体装置は、シリコンで形成された素子上に化合物半導体（例えば、酸化物半導体）で形成された素子が設けられている構成であることが好ましい。このような構成においては、保護回路を形成するための特別な工程を必要とせず、他の素子と同一工程で保護回路を形成することができる。もちろん、保護回路のみに化合物半導体を用いる構成であっても良い。

該半導体装置としては、駆動回路部がシリコンを用いた素子で形成され、画素回路部が化合物半導体を用いた素子で形成された表示装置または撮像装置、記憶回路部がシリコンを用いた素子及び化合物半導体を用いた素子で形成された記憶装置、駆動回路部または演算回路部がシリコンを用いた素子で形成され、記憶回路部が化合物半導体を用いた素子で形成された記憶装置または演算装置などがある。該半導体装置は、化合物半導体を用いた素子の極めて小さいオフ電流特性を利用して、電位保持部の保持特性を向上させたものである。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した保護回路の作製方法の一例について説明する。なお、本実施の形態では、酸化物半導体を用いるトランジスタをノンセルフアラインのトップゲート型で作製する方法を一例として説明するが、トランジスタの構造はこれに限るものではなく、セルフアラインのトップゲート型、またはボトムゲート型の構造であっても良い。

まず、単結晶シリコン基板５００に絶縁層５４０（フィールド酸化膜とも言う）で分離した素子形成領域を形成する。素子分離領域の形成は、ＬＯＣＯＳ法（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法）やＳＴＩ法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。

ここで基板は単結晶シリコン基板に限らず、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板等を用いることもできる。

次に、素子形成領域を覆うようにゲート絶縁層となる第１の絶縁層５３６を形成する。例えば、熱処理を行い単結晶シリコン基板５００に設けられた素子形成領域の表面を酸化させることにより酸化シリコン膜を形成することができる。また、熱酸化法により酸化シリコン膜を形成した後に、窒化処理を行うことによって酸化シリコン膜の表面を窒化させることにより、酸化シリコン膜と酸素と窒素を有する膜（酸窒化シリコン膜）との積層構造で形成してもよい。

他の方法としては、例えば、単結晶シリコン基板５００に設けられた素子形成領域の表面に高密度プラズマ処理により酸化処理または窒化処理を行うことにより、第１の絶縁層５３６として酸化シリコン膜または窒化シリコン膜を形成することができる。また、高密度プラズマ処理により素子形成領域の表面に酸化処理を行った後に、再度高密度プラズマ処理を行うことによって窒化処理を行ってもよい。この場合、素子形成領域の表面に接して酸化シリコン膜が形成され、当該酸化シリコン膜上に酸窒化シリコン膜が形成され、第１の絶縁層５３６は酸化シリコン膜と酸窒化シリコン膜とが積層された膜となる。

次に、第１の絶縁層５３６を覆うように導電層を形成する。ここでは、導電層５３８ａと導電層５３８ｂを順に積層して形成する。ここで、導電層は二層に限らず、単層または三層以上の積層構造としても良い。

導電層５３８ａ、５３８ｂとしては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等から選択された元素またはこれらの元素を主成分とする合金材料若しくは化合物材料を用いることができる。また、これらの元素を窒化した金属窒化膜を用いることもできる。他にも、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体材料を用いることもできる。

ここでは、導電層５３８ａとして窒化タンタルを形成し、その上に導電層５３８ｂとしてタングステンを形成して積層構造を設ける。なお、導電層５３８ａとしては、窒化タングステン、窒化モリブデン、窒化チタンから選ばれた単層または積層膜を用いることができる。また、導電層５３８ｂとしては、タンタル、モリブデン、チタンから選ばれた単層または積層膜を用いることができる。

次に、積層して設けられた導電層５３８ａ、５３８ｂを選択的にエッチングして、第１の絶縁層５３６上にゲート電極５３８、５５８を形成する。

次に、素子形成領域以外を覆うようにレジストマスクを選択的に形成し、該レジストマスク及びゲート電極５３８、５５８をマスクとして不純物元素を導入することによってｐ^＋領域５３２ａ、５３２ｂ、５５２ａ、５５２ｂを形成する。ここでは、ｐチャネル型のバルクトランジスタを形成するため、不純物元素としては、ｐ型を付与する不純物元素であるホウ素（Ｂ）等を用いることができる。

そして、層間絶縁層及び保護層として機能する第２の絶縁層５３９を成膜する。第２の絶縁層５３９としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、または窒化酸化シリコン膜などを用いることができる。

この段階で、図５（Ａ）に示すように、チャネル形成領域にシリコンを用いたトランジスタである第１の非線形素子２０１及び第２の非線形素子２０２の構造が完成する。

次に、第１の非線形素子２０１及び第２の非線形素子２０２のソース領域またはドレイン領域の一方、ソース領域またはドレイン領域の他方、及びゲート電極５３８、５５８のそれぞれに通じるコンタクトホールを第２の絶縁層５３９に形成する。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。

そして、接続配線５４１ａ、５４１ｂ、５６１ａ、５６１ｂを形成する。このとき、接続配線５４１ａによって、第１の非線形素子２０１のソース領域またはドレイン領域の一方とゲート電極５３８を短絡させ、接続配線５６１ａによって、第２の非線形素子２０２のソース領域またはドレイン領域の一方とゲート電極５５８を短絡させる。

該接続配線は、スパッタ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。該導電膜に用いられる材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステン等から選ばれた元素、または上述した元素を成分とする合金、または上述した元素を組み合わせた合金などが上げられる。また、該導電膜は単層でも２層以上の積層としてもよい。例えば、アルミニウムや銅などの金属膜の下側、または上側、若しくはその両方にクロム、タンタル、チタン、モリブデン、タングステン等の高融点金属膜を積層する構成とすることもできる。また、マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。

次に、該接続配線及び第２の絶縁層５３９上に、層間絶縁層及び平坦化層として機能する第３の絶縁層５４４を形成する（図５（Ｂ）参照）。第３の絶縁層５４４は、プラズマＣＶＤ法やスパッタ法で酸化シリコン膜などを形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等によって平坦化処理を行うことで形成することができる。

また、第３の絶縁層５４４としては、ポリイミド系樹脂、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド系樹脂、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、第３の絶縁層５４４を形成してもよい。

なお、シロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。

これらの材料を用いた第３の絶縁層５４４の形成法は、特に限定されず、その材料に応じて、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法等）、スクリーン印刷法、オフセット印刷法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。

次に、第１の非線形素子２０１及び第２の非線形素子２０２上に形成する酸化物半導体層を用いたトランジスタの作製方法について説明する。

まず、第３の絶縁層５４４上に第４の絶縁層５２１を形成する。第４の絶縁層５２１は、下層からの不純物の拡散を抑制する機能を有する。

また、第４の絶縁層５２１には、酸素を含む絶縁層を用いることが好ましい。例えば、酸化シリコン、酸化ガリウム、酸化ガリウムアルミニウム、酸化ガリウム亜鉛、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、またはこれらの混合材料を用いて単層で、または積層して形成する。第４の絶縁層５２１に酸素を含む絶縁層を用いることで、後述する酸化物半導体層の酸素欠損に対して酸素の補填を容易に行うことができる。これらの絶縁層は、プラズマＣＶＤ法やスパッタ法などの各種成膜方法で形成することができる。

次に、第４の絶縁層５２１上に半導体層５０２、５２２を形成する。本実施の形態では、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物ターゲットを用いて、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層をスパッタ法により成膜し、公知のフォトリソグラフィ法及びエッチング法を用いて、島状の半導体層５０２、５２２を形成する（図５（Ｃ）参照）。

用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。

また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。

例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。

なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。

また、酸化物半導体として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉｎ_３ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。

しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。

例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、
（ａ―Ａ）^２＋（ｂ―Ｂ）^２＋（ｃ―Ｃ）^２≦ｒ^２
を満たすことをいい、ｒは、例えば、０．０５とすればよい。他の酸化物でも同様である。

酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。

アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。

また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。

なお、上記において、Ｓ_０は、測定面（座標（ｘ_１，ｙ_１）（ｘ_１，ｙ_２）（ｘ_２，ｙ_１）（ｘ_２，ｙ_２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ_０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体層をスパッタ法で成膜する際に用いる成膜用ターゲットには、例えば、組成比として、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：１［ｍｏｌ数比］の金属酸化物を用いることができる。また、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］の金属酸化物を用いてもよい。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（ｍｏｌ数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（ｍｏｌ数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１５：１〜１．５：１（ｍｏｌ数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）とする。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比がＩｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料膜の形成に用いる酸化物半導体のターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、或いは２０：４５：３５などを用いることができる。

ここで、酸化物半導体層にはアルカリ金属、水素原子、水素分子、水、水酸基、または水素化合物などの不純物ができるだけ混入しないように形成することが好ましい。例えば、スパッタ成膜用ターゲットや成膜に用いるガスに上記不純物が混入しないようにする。スパッタガスにアルゴン及び酸素を用いる場合は、純度９Ｎのアルゴン（露点−１２１℃、Ｈ_２Ｏ；０．１ｐｐｂ、Ｈ_２；０．５ｐｐｂ）及び純度８Ｎの酸素（露点−１１２℃、Ｈ_２Ｏ；１ｐｐｂ、Ｈ_２；１ｐｐｂ）を用いることが好ましい。

また、成膜の際、成膜装置内を十分排気し、成膜時に基板を加熱しながら成膜することにより、成膜された酸化物半導体層に含まれる不純物濃度を低減することができる。また、酸化物半導体層に加熱処理をして酸化物半導体層中の水分及び水素を脱離しても良い。なお、該加熱処理は、酸化物半導体層の成膜後であれば、どの時点で行っても良い。なお、該加熱処理後の酸化物半導体層中の水素濃度を５×１０^１９／ｃｍ^３以下、好ましくは５×１０^１８／ｃｍ^３以下とすることで、電気特性及び動作の信頼性の高いトランジスタ等の素子を作製することができる。

酸化物半導体層としては、結晶性部分と非結晶性部分とを有し、結晶性部分の配向がｃ軸配向に揃っている酸化物半導体であるＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜を用いてもよい。

ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部を有する結晶−非晶質混相構造の酸化物半導体層である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。

なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体層の表面側から結晶成長させる場合、被形成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。

ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に熱処理などの結晶化処理を行うことにより形成される。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動を低減することが可能である。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体層を構成する酸素の一部は窒素で置換されてもよい。

また、ＣＡＡＣ−ＯＳ膜のように結晶部を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。

ＣＡＡＣ−ＯＳ膜の結晶構造の一例について図１２乃至図１４を用いて詳細に説明する。なお、特に断りがない限り、図１２乃至図１４は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１２において、丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。

図１２（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１２（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１２（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１２（Ａ）に示す小グループは電荷が０である。

図１２（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１２（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１２（Ｂ）に示す構造をとりうる。図１２（Ｂ）に示す小グループは電荷が０である。

図１２（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１２（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１２（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１２（Ｃ）に示す小グループは電荷が０である。

図１２（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１２（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１２（Ｄ）に示す小グループは電荷が＋１となる。

図１２（Ｅ）に、２個のＺｎを含む小グループを示す。図１２（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１２（Ｅ）に示す小グループは電荷が−１となる。

ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう。）と呼ぶ。

ここで、これらの小グループ同士が結合する規則について説明する。図１２（Ａ）に示す６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。図１２（Ｂ）に示す５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。図１２（Ｃ）に示す４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。したがって、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、または４配位の金属原子（Ｚｎ）のいずれかと結合することになる。

これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。

図１３（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１３（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１３（Ｃ）は、図１３（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。

図１３（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１３（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１３（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。

図１３（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。

ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。したがって、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１２（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。

具体的には、図１３（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ_２ＳｎＺｎ_３Ｏ_８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ_２ＳｎＺｎ_２Ｏ_７（ＺｎＯ）_ｍ（ｍは０または自然数。）とする組成式で表すことができる。

また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する。）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物や、Ｉｎ−Ｇａ系酸化物などを用いた場合も同様である。

例えば、図１４（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。

図１４（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。

図１４（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１４（Ｃ）は、図１４（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。

ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１４（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。

また、成膜時においては、スパッタガス中の酸素比率を高めて成膜することが好ましい。例えば、スパッタガスにアルゴンと酸素を用いる場合は、酸素の流量比率を３０％以上とすることでＣＡＡＣ−ＯＳ膜を構成する結晶の結晶性を高めることができ、かつ膜中の酸素欠損への酸素の補填を行うことができる。また、１５０℃以上の高温で成膜することで、ＣＡＡＣ−ＯＳ膜を構成する結晶の結晶性を更に高めることができる。

また、膜形成後の加熱処理においては、窒素雰囲気または減圧下で加熱処理した後、酸素雰囲気または窒素と酸素の混合雰囲気で加熱処理することによりＣＡＡＣ−ＯＳ膜中の酸素を過剰とし、効果的に酸素欠損を補填することができる。なお、該加熱処理の温度は、４５０℃程度であることが好ましい。

上述したＣＡＡＣ−ＯＳ膜を用いたトランジスタ等の素子は電気特性が向上し、更に動作の信頼性を高めることができる。

次に、接続配線５４１ｂ、５６１ｂのそれぞれに通じるコンタクトホールを第４の絶縁層５２１及び第３の絶縁層５４４に形成する。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。

そして、トランジスタのソースまたはドレインの一方の電極５０４、５２４、及びソースまたはドレインの他方の電極５０６、５２６を形成する。このとき、ソースまたはドレインの他方の電極５０６は、コンタクトホールを通じて接続配線５４１ｂと電気的に接続され、ソースまたはドレインの他方の電極５２６は、コンタクトホールを通じて接続配線５６１ｂと電気的に接続される。

該ソースまたはドレインの電極は、スパッタ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。なお、該ソースまたはドレインの電極は、接続配線５４１ａ、５４１ｂ、５６１ａ、５６１ｂと同様の材料を用いることができる。

次に、該ソースまたはドレインの電極及び半導体層５０２、５２２を覆うようにゲート絶縁層として第５の絶縁層の５１８を形成する（図６（Ａ）参照）。第５の絶縁層５１８には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ガリウム、酸化ガリウムアルミニウム、酸化ガリウム亜鉛、酸化窒化アルミニウム、窒化酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化イットリウム、酸化ランタン、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙＮ_ｚ（ｘ＞０、ｙ＞０、ｚ＞０））等の絶縁層を単層または積層で用いることができる。これらの絶縁層は、スパッタ法等で形成することができる。

次に、第５の絶縁層５１８を介して半導体層５０２、５２２と重なるようにゲート電極５０８、５２８を形成する。該ゲート電極は、スパッタ法などの成膜方法により導電層を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。なお、該導電層には、接続配線５４１ａ、５４１ｂ、５６１ａ、５６１ｂと同様の材料を用いることができる。

次に、第５の絶縁層５１８及びゲート電極５０８、５２８上に第６の絶縁層５４２を形成する（図６（Ｂ）参照）。第６の絶縁層５４２は、保護層として機能するものであり、第４の絶縁層５２１と同様の材料を用いることができる。特に、酸化アルミニウムを用いると半導体層中の酸素が放出されにくくなり、酸素欠損の生成を抑制することできる。

この段階で、チャネル形成領域に酸化物半導体を用いたトランジスタである第３の非線形素子２０３及び第４の非線形素子２０４の構造が完成する。

次に、第６の絶縁層５４２の表面から、第３の非線形素子２０３及び第４の非線形素子２０４のソースまたはドレインの一方の電極５０４、５２４、並びにゲート電極５０８、５２８のそれぞれに通じるコンタクトホールを形成する。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。

そして、接続配線５０９、５２９を形成する。このとき、接続配線５０９によって、第３の非線形素子２０３のソースまたはドレインの一方の電極５０４とゲート電極５０８を短絡させ、接続配線５２９によって、第４の非線形素子２０４のソースまたはドレインの一方の電極５２４とゲート電極５２８を短絡させる。

該接続配線は、スパッタ法などの成膜方法により導電膜を形成した後、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。該導電膜に用いられる材料としては、接続配線５４１ａ、５４１ｂ、５６１ａ、５６１ｂと同様の材料を用いることができる。

次に、接続配線５０９、５２９、及び第６の絶縁層５４２を覆うように第７の絶縁層５４６を形成する（図７（Ａ）参照）。第７の絶縁層５４６は、第３の絶縁層５４４と同様の材料及び手段で形成することができる。なお、図７（Ａ）では、第７の絶縁層５４６の表面を平坦化させた状態を例示しているが、平坦化させなくても良い。

次に、第７の絶縁層５４６の表面から接続配線５４１ａ、５６１ａ、５０９、５２９に通じる複数のコンタクトホールを形成する。該コンタクトホールは、公知のフォトリソグラフィ法及びエッチング法を用いて形成することができる。

そして、該コンタクトホールの一つを通じて接続配線５４１ａと電気的に接続する第２の配線１０２、該コンタクトホールの二つを通じて接続配線５６１ａ及び接続配線５０９と電気的に接続する第１の配線１０１、該コンタクトホールの一つを通じて接続配線５２９と電気的に接続する第３の配線１０３を形成する（図７（Ｂ）参照）。なお、第１の配線１０１、第２の配線１０２、第３の配線１０３を別途形成し、それらと接続する接続配線を設ける構成であっても良い。

以上により、図２に示す構成の保護回路を作製することができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態３）
本実施の形態では、実施の形態２の酸化物半導体のトランジスタの作製方法で説明したトランジスタの形態とは異なる構造のトランジスタであり、実施の形態１及び２に示す、第３の非線形素子２０３及び第４の非線形素子２０４に適用可能なトランジスタの構造について説明する。

図８（Ａ）に示すトランジスタ９０１は、絶縁層９０２上に、活性層として機能する酸化物半導体層９０３、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁層９０６、並びにゲート絶縁層９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７を有する。

図８（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、かつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とは重ならず、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁層９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。

また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁層９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。

例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電率が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、１×１０^２０／ｃｍ^３以上であって、７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。

また、酸化物半導体層９０３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９０３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるため、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。

そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた素子の占める面積を縮小化し、半導体装置の集積密度を高めることができる。

図１１は、図２の構成の保護回路の第３の非線形素子２０３及び第４の非線形素子２０４に図８（Ａ）のトランジスタ９０１を適用した場合の断面図である。以降に説明する図８（Ｂ）、（Ｃ）、（Ｄ）のトランジスタについても、図１１に示す図８（Ａ）のトランジスタと同様に第３の非線形素子２０３及び第４の非線形素子２０４に適用することができる。

図８（Ｂ）に示すトランジスタ９１１は、絶縁層９１２上に形成されたソース電極９１４及びドレイン電極９１５、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁層９１６、並びにゲート絶縁層９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７を有する。

図８（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、かつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないため、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。

また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁層９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。

高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。

例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下であることが望ましい。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電率が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、１×１０^２０／ｃｍ^３以上であって、７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。

また、酸化物半導体層９１３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９１３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。

そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた素子の占める面積を縮小化し、半導体装置の集積密度を高めることができる。

図８（Ｃ）に示すトランジスタ９２１は、絶縁層９２２上に、活性層として機能する酸化物半導体層９２３、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁層９２６、並びにゲート絶縁層９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７を有する。更に、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁層で形成されたサイドウォール９３０を有する。

図８（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、かつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないため、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。

また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁層９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁層９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。

高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。

例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下、低濃度領域９２９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電率が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、１×１０^２０／ｃｍ^３以上であって、７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。

また、酸化物半導体層９２３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９２３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。

そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いた素子の占める面積を縮小化し、半導体装置の集積密度を高めることができる。

図８（Ｄ）に示すトランジスタ９４１は、絶縁層９４２上に形成されたソース電極９４４及びドレイン電極９４５、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁層９４６、並びにゲート絶縁層９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７を有する。更に、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁層で形成されたサイドウォール９５０を有する。

図８（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、かつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないため、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。

また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁層９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁層９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。

高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。

例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０^１９／ｃｍ^３以上１×１０^２２／ｃｍ^３以下、低濃度領域９４９中の窒素原子の濃度は、５×１０^１８／ｃｍ^３以上５×１０^１９／ｃｍ^３未満であることが望ましい。

ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電率が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。

また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。さらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、１×１０^２０／ｃｍ^３以上であって、７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。

また、酸化物半導体層９４３は、ＣＡＡＣ−ＯＳ膜で構成されていても良い。酸化物半導体層９４３がＣＡＡＣ−ＯＳ膜で構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。

そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いた素子の占める面積を縮小化し、半導体装置の集積密度を高めることができる。

なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。

しかしながら、上記作製方法では、ゲート絶縁層を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁層を部分的に除去する必要がある。よって、ゲート絶縁層が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。

トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁層の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。

例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。

しかし、開示される発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁層を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁層の界面も清浄に保たれる。したがって、トランジスタの特性及び信頼性を高めることができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態４）
本実施の形態では、実施の形態１で説明した保護回路を用いることができる半導体装置の一例として、記憶装置の回路構成及びその動作について説明を行う。なお、本実施の形態の記憶装置は、シリコンを用いる素子と酸化物半導体を用いる素子から形成されるため、該保護回路を形成するための特別な工程を必要とせず、他の素子と同一工程で該保護回路を形成することができる。

図９は記憶装置のメモリセルの回路図である。ここでは、第１のトランジスタ８６０をシリコンを用いて形成したｐチャネル型トランジスタ、第２のトランジスタ８６２を酸化物半導体を用いて形成したｎチャネル型トランジスタとする。

図９（Ａ）に示すメモリセルにおいて、第１の配線（Ｌ１）と第１のトランジスタ８６０のソース電極またはドレイン電極の一方、及び第２の配線（Ｌ２）と第１のトランジスタ８６０のソース電極またはドレイン電極の他方は、電気的に接続されている。また、第３の配線（Ｌ３）と第２のトランジスタ８６２のソース電極またはドレイン電極の一方は、電気的に接続され、第４の配線（Ｌ４）と第２のトランジスタ８６２のゲート電極は、電気的に接続されている。そして、第１のトランジスタ８６０のゲート電極、及び第２のトランジスタ８６２のソース電極またはドレイン電極の他方は、容量素子８６４の電極の一方と電気的に接続され、第５の配線（Ｌ５）と容量素子８６４の電極の他方は電気的に接続されている。

図９（Ａ）に示すメモリセルでは、第１のトランジスタ８６０のゲート電極の電位が保持可能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しをすることができる。

はじめに、情報の書き込み及び保持について説明する。まず、第４の配線の電位を、第２のトランジスタ８６２がオン状態となる電位にして、第２のトランジスタ８６２をオン状態とする。これにより、第３の配線の電位が、第１のトランジスタ８６０のゲート電極、及び容量素子８６４に与えられる。すなわち、第１のトランジスタ８６０のゲート電極には、所定の電荷が与えられる。ここでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷Ｑ_Ｌ、高電位を与える電荷を電荷Ｑ_Ｈという）のいずれかが与えられるものとする。なお、異なる三つまたはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、第４の配線の電位を、第２のトランジスタ８６２がオフ状態となる電位にして、第２のトランジスタ８６２をオフ状態とすることにより、第１のトランジスタ８６０のゲート電極に与えられた電荷が保持される。

酸化物半導体を用いて形成された第２のトランジスタ８６２のオフ電流は極めて小さいから、第１のトランジスタ８６０のゲート電極の電荷は長時間にわたって保持される。

次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、第１のトランジスタ８６０のゲート電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。第１のトランジスタ８６０がｐチャネル型である場合、第１のトランジスタ８６０のゲート電極にＱ_Ｈが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｈは、第１のトランジスタ８６０のゲート電極にＱ_Ｌが与えられている場合の見かけのしきい値Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値とは、第１のトランジスタ８６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶ_ｔｈ＿ＬとＶ_ｔｈ＿Ｈの間の電位Ｖ_０とすることにより、第１のトランジスタ８６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいてＱ_Ｈが与えられた場合には、第５の配線の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となっても、第１のトランジスタ８６０は「オフ状態」のままである。Ｑ_Ｌが与えられた場合には、第５の配線の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となれば、第１のトランジスタ８６０は「オン状態」となる。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを読み出せることが必要になる。このように、所定のメモリセルの情報を読み出し、それ以外のメモリセルの情報を読み出さない場合には、読み出しの対象ではないメモリセルの第５の配線に対して、ゲート電極の状態にかかわらず第１のトランジスタ８６０が「オフ状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより大きい電位を与えればよい。または、ゲート電極の状態にかかわらず第１のトランジスタ８６０が「オン状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。

次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込み及び保持と同様に行われる。つまり、第４の配線の電位を、第２のトランジスタ８６２がオン状態となる電位にして、第２のトランジスタ８６２をオン状態とする。これにより、第３の配線の電位（新たな情報に係る電位）が、第１のトランジスタ８６０のゲート電極及び容量素子８６４に与えられる。その後、第４の配線の電位を、第２のトランジスタ８６２がオフ状態となる電位にして、第２のトランジスタ８６２をオフ状態とすることにより、第１のトランジスタ８６０のゲート電極は、新たな情報に係る電荷が与えられた状態となる。

このように、開示する発明に係る記憶装置は、再度の情報の書き込みによって直接的に情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされる高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作に起因する動作速度の低下を抑制することができる。つまり、記憶装置の高速動作が実現される。

なお、第２のトランジスタ８６２のソース電極またはドレイン電極の他方は、第１のトランジスタ８６０のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下において、第２のトランジスタ８６２のソース電極またはドレイン電極の一方と第１のトランジスタ８６０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。第２のトランジスタ８６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノードＦＧには電荷が保持される。酸化物半導体を用いた第２のトランジスタ８６２のオフ電流は、シリコン半導体で形成されるトランジスタの１０万分の１以下であるため、第２のトランジスタ８６２のリークによるノードＦＧに蓄積された電荷の消失を無視することができる。つまり、酸化物半導体を用いた第２のトランジスタ８６２により、電力の供給が無くても情報の保持が可能な不揮発性の記憶装置を実現することが可能である。

例えば、第２のトランジスタ８６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下であり、容量素子８６４の容量値が１０ｆＦ程度である場合には、少なくとも１０^４秒以上のデータ保持が可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動することはいうまでもない。

また、図９（Ａ）に示すメモリセルでは、従来のフローティングゲート型トランジスタにおいて指摘されているゲート絶縁層（トンネル絶縁層）の劣化という問題が存在しない。つまり、従来問題とされていた、電子をフローティングゲートに注入する際のゲート絶縁層の劣化という問題を解消することができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものである。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必要であった高電圧も不要である。

図９（Ａ）に示すメモリセルは、該メモリセルを構成するトランジスタなどの要素が抵抗及び容量を含むものとして、図９（Ｂ）のように考えることが可能である。つまり、図９（Ａ）では、第１のトランジスタ８６０及び容量素子８６４が、それぞれ、抵抗及び容量を含んで構成されると考えていることになる。Ｒ１及びＣ１は、それぞれ、容量素子８６４の抵抗値及び容量値であり、抵抗値Ｒ１は、容量素子８６４を構成する絶縁層の抵抗値に相当する。また、Ｒ２及びＣ２は、それぞれ、第１のトランジスタ８６０の抵抗値及び容量値であり、抵抗値Ｒ２は第１のトランジスタ８６０がオン状態の時のゲート絶縁層による抵抗値に相当し、容量値Ｃ２はいわゆるゲート容量（ゲート電極と、ソース電極またはドレイン電極との間に形成される容量、及び、ゲート電極とチャネル形成領域との間に形成される容量）の容量値に相当する。

第２のトランジスタ８６２がオフ状態にある場合のソース電極とドレイン電極の間の抵抗値（実効抵抗とも呼ぶ）をＲＯＳとすると、第２のトランジスタ８６２のゲートリーク電流が十分に小さい条件において、Ｒ１及びＲ２が、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、Ｒ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）を満たす場合には、電荷の保持期間（情報の保持期間ということもできる）は、主として第２のトランジスタ８６２のオフ電流によって決定されることになる。

逆に、当該条件を満たさない場合には、第２のトランジスタ８６２のオフ電流が十分に小さくとも、保持期間を十分に確保することが困難になる。第２のトランジスタ８６２のオフ電流以外のリーク電流（例えば、第１のトランジスタ８６０におけるソース電極とゲート電極の間において生じるリーク電流等）が大きいためである。このことから、本実施の形態において開示するメモリセルは、Ｒ１≧ＲＯＳ（Ｒ１はＲＯＳ以上）、及びＲ２≧ＲＯＳ（Ｒ２はＲＯＳ以上）の関係を満たすものであることが望ましいといえる。

一方で、Ｃ１とＣ２は、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）の関係を満たすことが望ましい。Ｃ１を大きくすることで、第５の配線によってノードＦＧの電位を制御する際に、第５の配線の電位を効率よくノードＦＧに与えることができるようになり、第５の配線に与える電位（例えば、読み出しの電位と、非読み出しの電位）間の電位差を低く抑えることができるためである。

このように、上述の関係を満たすことで、より好適なメモリセルを実現することが可能である。なお、Ｒ１及びＲ２は、第１のトランジスタ８６０のゲート絶縁層や容量素子８６４の絶縁層によって制御できる。Ｃ１及びＣ２についても同様である。よって、ゲート絶縁層の材料や厚さなどを適宜設定し、上述の関係を満たすようにすることが望ましい。

本実施の形態で示すメモリセルにおいては、ノードＦＧが、フラッシュメモリ等のフローティングゲート型トランジスタのフローティングゲートと同等の作用をするが、本実施の形態のノードＦＧは、本質的に異なる特徴を有している。

フラッシュメモリでは、コントロールゲートに印加される電位が高いため、その電位が、隣接するセルのフローティングゲートに影響を与えないように、セルとセルとの間隔をある程度保つ必要が生じる。このことは、記憶装置の高集積化を阻害する要因の一つである。そして、当該要因は、高電界をかけてトンネル電流を発生させるというフラッシュメモリの根本的な原理に起因するものである。

一方、本実施の形態におけるメモリセルは、酸化物半導体を用いたトランジスタのスイッチングによって動作し、上述のようなトンネル電流による電荷注入の原理を用いない。すなわち、フラッシュメモリのような、電荷を注入するための高電界が不要である。これにより、隣接セルに対する、コントロールゲートによる高電界の影響を考慮する必要がないため、高集積化が容易になる。

したがって、本実施の形態における記憶装置には、大型の昇圧回路などが不要である点も、フラッシュメモリに対する利点である。例えば、メモリセルに印加される電圧（メモリセルの各電極に同時に印加される最大電位と最小電位の差）の最大値は、２段階（１ビット）の情報を書き込む場合、一つのメモリセルにおいて、５Ｖ以下、好ましくは３Ｖ以下とすることができる。

更に、容量素子８６４を構成する絶縁層の比誘電率εｒ１と、第１のトランジスタ８６０を構成する絶縁層の比誘電率εｒ２とを異ならせる場合には、容量素子８６４を構成する絶縁層の面積Ｓ１と、第１のトランジスタ８６０においてゲート容量を構成する絶縁層の面積Ｓ２とが、２・Ｓ２≧Ｓ１（２・Ｓ２はＳ１以上）、望ましくはＳ２≧Ｓ１（Ｓ２はＳ１以上）を満たしつつ、Ｃ１≧Ｃ２（Ｃ１はＣ２以上）を実現することが容易である。すなわち、容量素子８６４を構成する絶縁層の面積を小さくしつつ、Ｃ１≧Ｃ２を実現することが容易である。具体的には、例えば、容量素子８６４を構成する絶縁層においては、酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる層、または酸化ハフニウムなどのｈｉｇｈ−ｋ材料でなる層と酸化物半導体でなる層との積層構造を採用してεｒ１を１０以上、好ましくは１５以上とし、ゲート容量を構成する絶縁層においては、酸化シリコンなどを採用して、εｒ２＝３〜４とすることができる。

このような構成を併せて用いることで、記憶装置の更なる高集積化が可能となる。

なお、記憶装置の記憶容量を大きくするためには、高集積化以外に、多値化の手法を採ることもできる。例えば、メモリセルの一つに３段階以上の情報を書き込む構成とすることで、２段階（１ビット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上述のような、低電位を与える電荷Ｑ_Ｌ、高電位を与える電荷Ｑ_Ｈに加え、他の電位を与える電荷Ｑを第１のトランジスタのゲート電極に与えることで、多値化を実現することができる。

以上のように、シリコンを用いたトランジスタ及び酸化物半導体を用いたトランジスタを用いて回路を構成することで保持特性に優れた記憶装置を形成することができる。また、該記憶装置には、実施の形態１で説明した保護回路を特別な工程を用いずに設けることができる。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

（実施の形態５）
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。

半導体本来の移動度をμ_０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、以下の式で表現できる。

ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表される。

ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃ_ｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式となる。

ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧である。
上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。

数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０^１２／ｃｍ^２程度である。

このようにして求めた欠陥密度等をもとに数２および数３よりμ_０＝１２０ｃｍ^２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は３５ｃｍ^２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁膜との界面の欠陥が無い酸化物半導体の移動度μ_０は１２０ｃｍ^２／Ｖｓとなると予想できる。

ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁層との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁層界面からｘだけ離れた場所における移動度μ_１は、以下の式で表される。

ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。ＢおよびＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０^７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ_１は低下することがわかる。

半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ_２の計算結果を図１５に示す。なお、計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタ法により形成された薄膜を測定して得られたものである。

さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁層の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長およびチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。

図１５で示されるように、ゲート電圧１Ｖ強で移動度１００ｃｍ^２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。

このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を図１６乃至図１８に示す。なお、計算に用いたトランジスタの断面構造を図１９に示す。図１９に示すトランジスタは酸化物半導体層にｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃを有する。半導体領域２１０３ａおよび半導体領域２１０３ｃの抵抗率は２×１０^−３Ωｃｍとする。

図１９（Ａ）に示すトランジスタは、下地絶縁層２１０１と、下地絶縁層２１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成される。トランジスタは半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域２１０３ｂと、ゲート２１０５を有する。ゲート２１０５の幅を３３ｎｍとする。

ゲート２１０５と半導体領域２１０３ｂの間には、ゲート絶縁層２１０４を有し、また、ゲート２１０５の両側面には側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂ、ゲート２１０５の上部には、ゲート２１０５と他の配線との短絡を防止するための絶縁物２１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域２１０３ａおよび半導体領域２１０３ｃに接して、ソース２１０８ａおよびドレイン２１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。

図１９（Ｂ）に示すトランジスタは、下地絶縁層２１０１と、酸化アルミニウムよりなる埋め込み絶縁物２１０２の上に形成され、半導体領域２１０３ａ、半導体領域２１０３ｃと、それらに挟まれた真性の半導体領域２１０３ｂと、幅３３ｎｍのゲート２１０５とゲート絶縁層２１０４と側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂと絶縁物２１０７とソース２１０８ａおよびドレイン２１０８ｂを有する点で図１９（Ａ）に示すトランジスタと同じである。

図１９（Ａ）に示すトランジスタと図１９（Ｂ）に示すトランジスタの相違点は、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域の導電型である。図１９（Ａ）に示すトランジスタでは、側壁絶縁物２１０６ａおよび側壁絶縁物２１０６ｂの下の半導体領域はｎ^＋の導電型を呈する半導体領域２１０３ａおよび半導体領域２１０３ｃであるが、図１９（Ｂ）に示すトランジスタでは、真性の半導体領域２１０３ｂである。すなわち、図１９（Ｂ）に示す半導体層において、半導体領域２１０３ａ（半導体領域２１０３ｃ）とゲート２１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図から明らかなように、オフセット長は、側壁絶縁物２１０６ａ（側壁絶縁物２１０６ｂ）の幅と同じである。

その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製デバイスシミュレーションソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１６は、図１９（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）および移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。

図１６（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１６（Ｂ）は１０ｎｍとしたものであり、図１６（Ｃ）は５ｎｍとしたものである。ゲート絶縁層が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。ゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

図１７は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１７（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１７（Ｂ）は１０ｎｍとしたものであり、図１７（Ｃ）は５ｎｍとしたものである。

また、図１８は、図１９（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）および移動度μ（点線）のゲート電圧依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図１８（Ａ）はゲート絶縁層の厚さを１５ｎｍとしたものであり、図１８（Ｂ）は１０ｎｍとしたものであり、図１８（Ｃ）は５ｎｍとしたものである。

いずれもゲート絶縁層が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。

なお、移動度μのピークは、図１６では８０ｃｍ^２／Ｖｓ程度であるが、図１７では６０ｃｍ^２／Ｖｓ程度、図１８では４０ｃｍ^２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。また、いずれもゲート電圧１Ｖ前後で、ドレイン電流はメモリ素子等で必要とされる１０μＡを超えることが示された。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合について、図１０を用いて説明する。本実施の形態では、コンピュータ、携帯電話機、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置などの電子機器に、本発明の一態様における半導体装置を適用する場合について説明する。

図１０（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。したがって、小型化かつ信頼性の高いノート型のパーソナルコンピュータを実現することができる。

図１０（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端末はスタイラス７１２などを用いて操作することもできる。本体７１１内には、先の実施の形態に示す半導体装置が設けられている。したがって、小型化かつ信頼性の高い携帯情報端末を実現することができる。

図１０（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２１と筐体７２３の二つの筐体で構成されている。筐体７２１及び筐体７２３には、それぞれ表示部７２５及び表示部７２７が設けられている。筐体７２１と筐体７２３は、軸部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている。筐体７２１、筐体７２３の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。したがって、小型化かつ信頼性の高い電子書籍を実現することができる。

図１０（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の二つの筐体で構成されている。さらに、筐体７４０と筐体７４１は、スライドし、図１０（Ｄ）のように展開している状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。また、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作キー７４５、ポインティングデバイス７４６、カメラ７４７、外部接続電極７４８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池７４９、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一つには、先の実施の形態に示す半導体装置が設けられている。したがって、小型化かつ信頼性の高い携帯電話機を実現することができる。

図１０（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体７６１内には、先の実施の形態に示す半導体装置が設けられている。したがって、小型化かつ信頼性の高いデジタルカメラを実現することができる。

図１０（Ｆ）は、テレビジョン装置であり、筐体７７１、表示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるスイッチや、リモートコントローラ７８０により行うことができる。筐体７７１及びリモートコントローラ７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、したがって、小型化かつ信頼性の高いテレビジョン装置を実現することができる。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭載されている。したがって、小型化かつ信頼性の高い電子機器が実現される。

本実施の形態は、本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタは、該酸化物半導体を形成する際に基板を加熱して成膜すること、或いは酸化物半導体層を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。

例えば、図２０（Ａ）〜（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体層と、厚さ１００ｎｍのゲート絶縁層を用いたトランジスタの特性である。なお、Ｖｄは１０Ｖとした。

図２０（Ａ）は基板を意図的に加熱せずにスパッタ法でＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性である。このとき電界効果移動度は１８．８ｃｍ^２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成すると電界効果移動度を向上させることが可能となる。図２０（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成したときのトランジスタ特性を示すが、電界効果移動度は３２．２ｃｍ^２／Ｖｓｅｃが得られている。

電界効果移動度は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を形成した後に熱処理をすることによって、さらに高めることができる。図２０（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層を２００℃で成膜した後、６５０℃で熱処理をしたときのトランジスタ特性を示す。このとき電界効果移動度は３４．５ｃｍ^２／Ｖｓｅｃが得られている。

基板を意図的に加熱することで、成膜中に酸化物半導体層中に取り込まれる水分を低減することができる。また、成膜後に熱処理をすることによっても、酸化物半導体層から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体は、理想的には１００ｃｍ^２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。

Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体に酸素イオンを注入し、熱処理により該酸化物半導体に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体を得ることができる。

基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体層をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体層を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２０（Ａ）と図２０（Ｂ）の対比からも確認することができる。

なお、しきい値電圧はＩｎ、Ｓｎ及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタをノーマリ・オフ化することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体層を得ることができる。

意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜し或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。

また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。

実際に、酸化物半導体層成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。

まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。なお、Ｖｄはドレイン電圧（ドレインとソースの電位差）を示す。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。

同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁層に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。

試料１のプラスＢＴ試験の結果を図２１（Ａ）に、マイナスＢＴ試験の結果を図２１（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２２（Ａ）に、マイナスＢＴ試験の結果を図２２（Ｂ）に示す。

試料１のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖおよび−０．４２Ｖであった。また、試料２のプラスＢＴ試験およびマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。

熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体層に注入する方法を適用しても良い。

酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度を１×１０^１６／ｃｍ^３以上２×１０^２０／ｃｍ^３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。

また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体層を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタ成膜した酸化物半導体層は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体層を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。

実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。

ＸＲＤ分析を行った試料として、試料Ａおよび試料Ｂを用意した。以下に試料Ａおよび試料Ｂの作製方法を説明する。

脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１００ｎｍの厚さで成膜した。

Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタ装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比でＩｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。

次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。

図２３に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍および３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。

このように、Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。

この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにすること、或いは膜中から除去する作用がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。

図２４に、トランジスタのオフ電流と測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。

具体的には、図２４に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０^−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０^−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０^−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０^−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０^−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０^−２２Ａ／μｍ）以下にすることができる。これらのオフ電流値は、Ｓｉを半導体膜として用いたトランジスタに比べて、極めて低いものであることは明らかである。

もっとも、酸化物半導体層の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、Ｚｎを主成分とする酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。

また、酸化物半導体層成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。

測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃および１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体層に対する一対の電極のはみ出しをｄＷと呼ぶ。

図２５に、Ｉｄ（実線）および電界効果移動度（点線）のＶｇ依存性を示す。また、図２６（Ａ）に基板温度としきい値電圧の関係を、図２６（Ｂ）に基板温度と電界効果移動度の関係を示す。

図２６（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。

また、図２６（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ^２／Ｖｓ〜３２ｃｍ^２／Ｖｓであった。したがって、上述の温度範囲において電気的特性の変動が小さいことがわかる。

上記のようなＩｎ、Ｓｎ、Ｚｎを主成分とする酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ^２／Ｖｓｅｃ以上、好ましくは４０ｃｍ^２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ^２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。

本実施例では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの一例について、図２７などを用いて説明する。

図２７は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図および断面図である。図２７（Ａ）にトランジスタの上面図を示す。また、図２７（Ｂ）に図２７（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。

図２７（Ｂ）に示すトランジスタは、基板３１００と、基板３１００上に設けられた下地絶縁層３１０２と、下地絶縁層３１０２の周辺に設けられた保護絶縁膜３１０４と、下地絶縁層３１０２および保護絶縁膜３１０４上に設けられた高抵抗領域３１０６ａおよび低抵抗領域３１０６ｂを有する酸化物半導体層３１０６と、酸化物半導体層３１０６上に設けられたゲート絶縁層３１０８と、ゲート絶縁層３１０８を介して酸化物半導体層３１０６と重畳して設けられたゲート電極３１１０と、ゲート電極３１１０の側面と接して設けられた側壁絶縁膜３１１２と、少なくとも低抵抗領域３１０６ｂと接して設けられた一対の電極３１１４と、少なくとも酸化物半導体層３１０６、ゲート電極３１１０および一対の電極３１１４を覆って設けられた層間絶縁膜３１１６と、層間絶縁膜３１１６に設けられた開口部を介して少なくとも一対の電極３１１４の一方と接続して設けられた配線３１１８と、を有する。

なお、図示しないが、層間絶縁膜３１１６および配線３１１８を覆って設けられた保護膜を有していても構わない。該保護膜を設けることで、層間絶縁膜３１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。

本実施例では、上記とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体層に用いたトランジスタの他の一例について示す。

図２８は、本実施例で作製したトランジスタの構造を示す上面図および断面図である。図２８（Ａ）はトランジスタの上面図である。また、図２８（Ｂ）は図２８（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。

図２８（Ｂ）に示すトランジスタは、基板３６００と、基板３６００上に設けられた下地絶縁層３６０２と、下地絶縁層３６０２上に設けられた酸化物半導体層３６０６と、酸化物半導体層３６０６と接する一対の電極３６１４と、酸化物半導体層３６０６および一対の電極３６１４上に設けられたゲート絶縁層３６０８と、ゲート絶縁層３６０８を介して酸化物半導体層３６０６と重畳して設けられたゲート電極３６１０と、ゲート絶縁層３６０８およびゲート電極３６１０を覆って設けられた層間絶縁膜３６１６と、層間絶縁膜３６１６に設けられた開口部を介して一対の電極３６１４と接続する配線３６１８と、層間絶縁膜３６１６および配線３６１８を覆って設けられた保護膜３６２０と、を有する。

基板３６００としてはガラス基板を、下地絶縁層３６０２としては酸化シリコン膜を、酸化物半導体層３６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極３６１４としてはタングステン膜を、ゲート絶縁層３６０８としては酸化シリコン膜を、ゲート電極３６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜３６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線３６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜３６２０としてはポリイミド膜を、それぞれ用いた。

なお、図２８（Ａ）に示す構造のトランジスタにおいて、ゲート電極３６１０と一対の電極３６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層３６０６に対する一対の電極３６１４のはみ出しをｄＷと呼ぶ。

１０１ 第１の配線
１０２ 第２の配線
１０３ 第３の配線
１１１ 第１の非線形素子
１１２ 第２の非線形素子
１１３ 第３の非線形素子
１１４ 第４の非線形素子
１２１ 第１の保護回路
１２２ 第２の保護回路
１３１ 半導体回路
２０１ 第１の非線形素子
２０２ 第２の非線形素子
２０３ 第３の非線形素子
２０４ 第４の非線形素子
３０１ 第１の非線形素子
３０２ 第２の非線形素子
４０１ 第１の非線形素子
４０２ 第２の非線形素子
５００ 単結晶シリコン基板
５０２ 半導体層
５０４ 電極
５０６ 電極
５０８ ゲート電極
５０９ 接続配線
５１８ 第５の絶縁層
５２１ 第４の絶縁層
５２２ 半導体層
５２４ 電極
５２６ 電極
５２８ ゲート電極
５２９ 接続配線
５３２ａ ｐ^＋領域
５３６ 第１の絶縁層
５３８ ゲート電極
５３８ａ 導電層
５３８ｂ 導電層
５３９ 第２の絶縁層
５４０ 絶縁層
５４１ａ 接続配線
５４１ｂ 接続配線
５４２ 第６の絶縁層
５４４ 第３の絶縁層
５４６ 第７の絶縁層
５５８ ゲート電極
５６１ａ 接続配線
５６１ｂ 接続配線
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ
７４８ 外部接続電極
７４９ 太陽電池
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモートコントローラ
８６０ 第１のトランジスタ
８６２ 第２のトランジスタ
８６４ 容量素子
９０１ トランジスタ
９０２ 絶縁層
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁層
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁層
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁層
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁層
９２３ 酸化物半導体層
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁層
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁層
９４３ 酸化物半導体層
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁層
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
２１０１ 下地絶縁層
２１０２ 埋め込み絶縁物
２１０３ａ 半導体領域
２１０３ｂ 半導体領域
２１０３ｃ 半導体領域
２１０４ ゲート絶縁層
２１０５ ゲート
２１０６ａ 側壁絶縁物
２１０６ｂ 側壁絶縁物
２１０７ 絶縁物
２１０８ａ ソース
２１０８ｂ ドレイン
３１００ 基板
３１０２ 下地絶縁層
３１０４ 保護絶縁膜
３１０６ 酸化物半導体層
３１０６ａ 高抵抗領域
３１０６ｂ 低抵抗領域
３１０８ ゲート絶縁層
３１１０ ゲート電極
３１１２ 側壁絶縁膜
３１１４ 電極
３１１６ 層間絶縁膜
３１１８ 配線
３６００ 基板
３６０２ 下地絶縁層
３６０６ 酸化物半導体層
３６０８ ゲート絶縁層
３６１０ ゲート電極
３６１４ 電極
３６１６ 層間絶縁膜
３６１８ 配線
３６２０ 保護膜

Claims (7)

1. 基板上に、
   第１の配線と、
   第２の配線と、
   第３の配線と、
   第１の非線形素子及び第３の非線形素子を含む第１の保護回路と、
   第２の非線形素子及び第４の非線形素子を含む第２の保護回路と、を有し、
   前記第１の保護回路は、前記基板側から順に前記第１の非線形素子及び前記第３の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、
   前記第２の保護回路は、前記基板側から順に前記第２の非線形素子及び前記第４の非線形素子が重畳するように積層され、かつ該非線形素子が電気的に直列接続されている構成であり、
   前記第１の保護回路は、該保護回路を構成する前記第１の非線形素子及び前記第３の非線形素子が、前記第１の配線の電位が前記第２の配線の電位よりも高いときに順方向バイアスとなるように、前記第１の配線と前記第２の配線との間に電気的に接続され、
   前記第２の保護回路は、該保護回路を構成する前記第２の非線形素子及び前記第４の非線形素子が、前記第１の配線の電位が前記第３の配線の電位よりも低いときに順方向バイアスとなるように、前記第１の配線と前記第３の配線との間に電気的に接続されていることを特徴とする半導体装置。
2. 請求項１において、前記第１の配線は半導体回路に信号を入力するための信号線であり、前記第２の配線は高電位電源線であり、前記第３の配線は低電位電源線または接地電位線であることを特徴とする半導体装置。
3. 請求項１または２において、前記第１の非線形素子及び前記第２の非線形素子は、チャネル形成領域をシリコンで形成したトランジスタであることを特徴とする半導体装置。
4. 請求項３において、前記トランジスタは、ｐチャネル型のトランジスタであることを特徴とする半導体装置。
5. 請求項１または２において、前記第１の非線形素子及び前記第２の非線形素子は、接合領域をシリコンで形成したダイオードであることを特徴とする半導体装置。
6. 請求項１乃至５のいずれか一項において、前記第３の非線形素子及び前記第４の非線形素子は、チャネル形成領域を化合物半導体で形成したトランジスタであることを特徴とする半導体装置。
7. 請求項６において、前記化合物半導体は酸化物半導体であることを特徴とする半導体装置。