JP2012257200A - 記憶装置 - Google Patents

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Abstract

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置を提供する。
【解決手段】揮発性の第１の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタを有する不揮発性の第２の記憶回路と、を有し、高周波数で駆動する場合、電源電圧が供給されている期間では、第１の記憶回路にデータ信号を書き込み及び当該データ信号を出力し、電源電圧の供給が停止する前の期間である、電源電圧が供給されている期間の一部では、第２の記憶回路にデータ信号を書き込み、低周波数で駆動する場合、電源電圧が供給されている期間では、第２の記憶回路にデータ信号を書き込み、第２の記憶回路に書き込まれたデータ信号を第１の記憶回路に書き込み、第１の記憶回路に書き込まれたデータ信号を出力する記憶装置に関する。
【選択図】図１

Description

開示される発明の一態様は、記憶装置に関する。
中央演算処理装置（ＣＰＵ：Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などの信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置は、一般的に、データやプログラムを記憶するためのメインメモリの他に、レジスタ、キャッシュメモリなど、各種の記憶回路が設けられている。レジスタは、演算処理やプログラムの実行状態の保持などのために一時的にデータ信号を保持する役割を担っている。また、キャッシュメモリは、演算装置とメインメモリの間に介在し、低速なメインメモリへのアクセスを減らして演算処理を高速化させることを目的として設けられている。
信号処理装置においてレジスタやキャッシュメモリ等の記憶回路は、メインメモリよりも高速でデータ信号の書き込みを行う必要がある。よって、通常は、レジスタとしてフリップフロップが、キャッシュメモリとしてＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等が用いられる。つまり、これらのレジスタ、キャッシュメモリ等には、電源電位の供給が途絶えるとデータ信号を消失してしまう揮発性の記憶回路が用いられている。
消費電力を抑えるため、データ信号の入出力が行われない期間において信号処理装置への電源電圧の供給を一時的に停止するという方法が提案されている（例えば、特許文献１参照）。特許文献１の方法では、レジスタ、キャッシュメモリ等の揮発性の記憶回路の周辺に不揮発性の記憶回路を配置し、上記データ信号をその不揮発性の記憶回路に一時的に記憶させる。こうして、信号処理装置において電源電圧の供給を停止する間も、レジスタ、キャッシュメモリ等に記憶されたデータ信号は保持される。
また、信号処理装置において長時間の電源電圧の供給停止を行う際には、電源電圧の供給停止の前に、揮発性の記憶回路内のデータ信号をハードディスク、フラッシュメモリ等の外部記憶回路に移すことで、データ信号の消失を防ぐこともできる。
特開平１０−０７８８３６号公報
信号処理装置において電源電圧の供給を停止する間、揮発性の記憶回路の周辺に配置した不揮発性の記憶回路へ揮発性の記憶回路に保存されているデータ信号を記憶させる方法では、これらの不揮発性の記憶回路として主に磁気素子や強誘電体が用いられているため、信号処理装置の作製工程が複雑である。
また、信号処理装置において電源電圧の供給を停止する間、外部記憶回路に揮発性の記憶回路のデータ信号を記憶させる方法では、外部記憶回路から揮発性の記憶回路にデータ信号を戻すのには時間を要する。よって、外部記憶回路によるデータ信号のバックアップは、消費電力の低減を目的とした短時間の電源電圧供給停止には適さない。
上述の課題に鑑み、開示される発明の一態様は、複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置の提供を目的の一つとする。特に、短時間の電源電圧供給停止により消費電力を抑えることができる記憶装置の提供を目的の一つとする。
開示される発明の一様態では、上記不揮発性の記憶回路として、第１のトランジスタ及び保持容量を有する記憶回路を用いる。当該第１のトランジスタは、例えば酸化物半導体層にチャネルが形成されるトランジスタ（以下「酸化物半導体トランジスタ」という）を用いる。当該酸化物半導体トランジスタはオフ電流が極小のため、不揮発性の記憶回路を構成することが可能である。このように、第１のトランジスタとして酸化物半導体トランジスタを用いた、不揮発性の記憶回路は、書き換えによる特性劣化のないこという利点を有する。
ただし酸化物半導体トランジスタの動作周波数は、珪素層にチャネルが形成されるトランジスタ（以下「シリコントランジスタ」という）の動作周波数より遅い。そのため酸化物半導体トランジスタを用いた記憶回路を高周波数で駆動させると、誤作動を起こす恐れがある。
当該シリコントランジスタで形成された記憶回路は、電源電圧が供給されている間のみデータ信号を保持できる揮発性の記憶回路である。このようなシリコントランジスタで形成された揮発性の記憶回路は、高周波数でも駆動可能である。
開示される発明の一様態では、記憶装置を駆動する周波数が高い場合には、シリコントランジスタにより形成された記憶回路にデータ信号の書き込み及び読み出しを行う。酸化物半導体トランジスタを含む不揮発性の記憶回路へのデータ信号の書き込みは、電源電圧の供給が停止する前の期間のみ行われる。また電源電圧供給再開後に、酸化物半導体トランジスタを含む不揮発性の記憶回路に保持されたデータ信号を読み出し、当該データ信号をシリコントランジスタにより形成された記憶回路に書き込む。
また開示される発明の一様態では、記憶装置を駆動する周波数が低い場合には、酸化物半導体トランジスタにより形成された不揮発性の記憶回路にデータ信号の書き込み及び読み出しを行い、当該不揮発性の記憶回路に書き込まれたデータ信号をシリコントランジスタにより形成された記憶回路に書き込む。
なお、開示される発明の一様態において、周波数が高い（高周波数）とは、不揮発性の記憶回路にデータ信号を書き込み及び不揮発性の記憶回路からデータ信号を読み出しできない周波数である。一方、周波数が低い（低周波数）とは、酸化物半導体トランジスタを介して不揮発性の記憶回路にデータ信号を書き込み及び不揮発性の記憶回路からデータ信号を読み出し可能な周波数である。データ信号の書き込み及び読み出しの可又は不可は、不揮発性の記憶回路に含まれる酸化物半導体トランジスタの駆動周波数に依存する。
これら二つの動作方式を外部または内部の制御信号で切り替えることで、駆動周波数の範囲が広く、消費電力が抑えられた記憶装置を提供することが可能となる。
開示される発明の一様態は、電源電圧が供給されている期間のみデータ信号を保持する揮発性の第１の記憶回路と、酸化物半導体層にチャネルが形成されるトランジスタと、当該トランジスタのソース及びドレインの一方と電気的に接続された保持容量とを有する不揮発性の第２の記憶回路と、選択信号が入力され、当該選択信号に応じて第１の入力端子への信号の入力又は第２の入力端子への信号の入力を切り替え、当該第１の入力端子又は当該第２の入力端子に入力された信号を当該第１の記憶回路に出力する選択回路と、クロック信号と位相が反転した信号に応じて、導通状態又は非導通状態となり、当該トランジスタのソース及びドレインの他方及び当該選択回路と接続されている第１のスイッチと、当該クロック信号に応じて、導通状態又は非導通状態となり、当該第１の記憶回路及び当該選択回路と接続されている第２のスイッチとを有し、当該選択回路は、当該第１のスイッチ及び当該トランジスタのソース及びドレインの他方と接続された第１の入力端子と、当該トランジスタのソース及びドレインの一方及び当該保持容量と接続された第２の入力端子と、当該第１の記憶回路と接続された出力端子とを有することを特徴とする記憶装置に関する。
開示される発明の一様態において、当該第１の記憶回路は、ラッチ回路であることを特徴とする。
開示される発明の一様態において、当該ラッチ回路は、第１のインバータ及び第２のインバータを有し、当該第１のインバータの入力端子及び当該第２のインバータの出力端子が電気的に接続されており、当該第１のインバータの出力端子及び当該第２のインバータの入力端子が電気的に接続されていることを特徴とする。
開示される発明の一様態において、当該第１の記憶回路は、珪素層にチャネルが形成されるトランジスタによって形成されることを特徴とする。
開示される発明の一様態において、第１のスイッチ、第２のスイッチ、選択回路、位相反転素子を有することを特徴とする。
開示される発明の一様態において、当該第１のスイッチ及び当該第２のスイッチのそれぞれは、アナログスイッチであることを特徴とする。
開示される発明の一様態において、当該位相反転素子は、インバータであることを特徴とする。
開示される発明の一様態により、複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置を提供することができる。特に、短時間の電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができる。
記憶装置の回路図。 記憶装置の動作を示すタイミングチャート。 記憶装置の動作を示すタイミングチャート。 記憶装置の回路図。 シリコントランジスタ及び酸化物半導体トランジスタの断面図。 携帯用の電子機器のブロック図。 メモリ回路のブロック図。 電子書籍のブロック図。 酸化物半導体トランジスタの断面図。 記憶装置の構成を示す断面図。 記憶装置の構成を示す断面図。 記憶装置の構成を示す図。 信号処理回路のブロック図。 記憶装置を用いたＣＰＵのブロック図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 酸化物材料の構造を説明する図。 計算によって得られた移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算によって得られたドレイン電流と移動度のゲート電圧依存性を説明する図。 計算に用いたトランジスタの断面構造を説明する図。 トランジスタのドレイン電流と移動度のゲート電圧依存性を説明する図。 試料１のトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料２であるトランジスタのＢＴ試験後のＶｇ−Ｉｄ特性を示す図。 試料Ａおよび試料ＢのＸＲＤスペクトルを示す図。 トランジスタのオフ電流と測定時基板温度との関係を示す図。 Ｉｄおよび電界効果移動度のＶｇ依存性を示す図。 基板温度としきい値電圧の関係および基板温度と電界効果移動度の関係を示す図。 本発明の一態様に係るトランジスタの構造を説明する図。 本発明の一態様に係るトランジスタの構造を説明する図。 酸化物材料の構造を説明する図。
以下、本明細書に開示された発明の実施の態様について、図面を参照して説明する。但し、本明細書に開示された発明は多くの異なる態様で実施することが可能であり、本明細書に開示された発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、説明を分かりやすくするために、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同を避けるために付すものであり、数的に限定するものではないことを付記する。なお、電圧とは、ある電位と、基準の電位（例えばグランド電位）との電位差のことを示す場合が多い。よって、電圧、電位、電位差を、各々、電位、電圧、電圧差と言い換えることが可能である。
なお、ＡとＢとが接続されている、と明示的に記載する場合は、ＡとＢとが電気的に接続されている場合と、ＡとＢとが機能的に接続されている場合と、ＡとＢとが直接接続されている場合とを含むものとする。
なお本明細書において、トランジスタのソース及びドレインが導通した状態を「オン状態」とし、トランジスタのソース及びドレインが非導通である状態を「オフ状態」とする。
［実施の形態１］
＜図１に示す記憶装置の構成＞
図１に本実施の形態の記憶装置の回路図を示す。
図１に示す記憶装置１３０は、第１のトランジスタ１０１及び保持容量１０２を有する記憶回路１２０、第２のトランジスタで形成された記憶回路１２１を有している。図１に示す記憶装置１３０は、さらに、位相反転素子１３５、スイッチ１３４、選択回路１３６、スイッチ１３９を有している。
第１のトランジスタ１０１は、例えば酸化物半導体層にチャネルが形成されるトランジスタ（酸化物半導体トランジスタ）を用いる。当該酸化物半導体トランジスタはオフ電流が極小のため、不揮発性の記憶回路を構成することが可能である。このように、第１のトランジスタとして酸化物半導体トランジスタを用いた、不揮発性の記憶回路１２０は、書き換えによる特性劣化がないという利点を有する。当該酸化物半導体層については後述する。
第２のトランジスタは、例えば珪素層にチャネルが形成されるトランジスタ（第２のトランジスタ）を用いる。当該珪素層は、単結晶珪素層または多結晶珪素層であってもよいが、特に単結晶珪素層にチャネルが形成されるトランジスタは、駆動周波数が高く好適である。
なお位相反転素子１３５は、入力された信号の位相を反転させて出力する論理素子である。位相反転素子１３５としては、例えばインバータ等を用いることができる。
またスイッチ１３４及びスイッチ１３９は、クロック信号ＣＬＫに応じて、オン及びオフするスイッチである。スイッチ１３４及びスイッチ１３９として、例えば、ｎチャネル型トランジスタやｐチャネル型トランジスタのようなトランジスタ、或いは、アナログスイッチを用いることができる。本実施の形態では、スイッチ１３４及びスイッチ１３９として、ハイレベル電位（ＶＤＤ）が入力されると導通状態（オン）となり、ローレベル電位（ＶＳＳ）が入力されると非導通状態（オフ）となるスイッチを用いる。
位相反転素子１３５には、クロック信号ＣＬＫが入力される。位相反転素子１３５から、クロック信号ＣＬＫと位相が反転した信号ＣＬＫｂが出力され、出力された信号ＣＬＫｂがスイッチ１３４に入力される。
また位相反転素子１３５は、高電源電位である電源電圧Ｖｘ及び低電源電位（例えば接地電位ＧＮＤ）が入力されることにより駆動する。
スイッチ１３４には、データ信号Ｄが入力される。またスイッチ１３４は、第１のトランジスタ１０１のソース又はドレインの一方及び選択回路１３６に電気的に接続されている。上述のように、スイッチ１３４は、クロック信号ＣＬＫに応じて、オン及びオフするスイッチである。
第１のトランジスタ１０１のゲートには、制御信号ＯＳ＿ＷＥが入力される。第１のトランジスタ１０１のソース又はドレインの一方は、スイッチ１３４及び選択回路１３６に電気的に接続されている。第１のトランジスタ１０１のソース又はドレインの他方は、保持容量１０２及び選択回路１３６に電気的に接続されている。なお、第１のトランジスタ１０１のソース又はドレインの他方、及び保持容量１０２の接続部分をノードＭ１とする。
保持容量１０２の一方の端子は、第１のトランジスタ１０１のソース又はドレインの他方及び選択回路１３６に電気的に接続されている。保持容量１０２のもう一方の端子は、低電源電位（例えば接地電位ＧＮＤ）が入力される。
選択回路１３６はスイッチ１３４及び第１のトランジスタ１０１のソース又はドレインの一方に電気的に接続されている。選択回路１３６は、第１のトランジスタ１０１のソース又はドレインの他方、及び保持容量１０２に電気的に接続されている。選択回路１３６は、記憶回路１２１に電気的に接続されている。
選択回路１３６は、選択信号ＳＥＬに基づいて、入力された２つの信号のどちらかを選択し、選択された信号を出力する。
また選択回路１３６は、高電源電位である電源電圧Ｖｘ及び低電源電位（例えば接地電位ＧＮＤ）が入力されることにより駆動する。
記憶回路１２１は、選択回路１３６及びスイッチ１３９に電気的に接続されている。
記憶回路１２１は、第２のトランジスタによって形成されている。より具体的には、記憶回路１２１として、第２のトランジスタによって形成されたラッチ回路を用いる。
また記憶回路１２１は、高電源電位である電源電圧Ｖｘ及び低電源電位（例えば接地電位ＧＮＤ）が入力されることにより駆動する。
スイッチ１３９は、記憶回路１２１に電気的に接続されている。またスイッチ１３９から、出力信号Ｑを出力する。上述のように、スイッチ１３９は、クロック信号ＣＬＫに応じて、オン及びオフするスイッチである。
もし必要であれば、第１のトランジスタ１０１のソース又はドレインの他方及び保持容量１０２、並びに、選択回路１３６との間に、バッファ回路を設けてもよい。当該バッファ回路を設けると、記憶装置１３０の動作保証範囲を広げることができる。
＜記憶装置の駆動方法＞
図１に示す記憶装置１３０を、高周波数で駆動させる場合のタイミングチャートを図２に、低周波数で駆動させる場合のタイミングチャートを図３に示す。
なお、本実施の形態において高周波数とは、第１のトランジスタ１０１を介して保持容量１０２にデータ信号Ｄを書き込み及び保持容量１０２からデータ信号Ｄを読み出しできない周波数である。当該高周波数は、例えば１ＭＨｚ以上である。一方、本実施の形態において低周波数とは、第１のトランジスタ１０１を介して保持容量１０２にデータ信号Ｄを書き込み及び保持容量１０２からデータ信号Ｄを読み出し可能な周波数である。当該低周波数は、例えば１ＭＨｚ未満である。
＜高周波数での動作（図２）＞
まず高周波数においての記憶装置１３０の動作を図２を用いて説明する。
＜通常動作期間（期間Ｔ１）＞
記憶装置１３０が通常に動作する期間を期間Ｔ１とする。期間Ｔ１において、クロック信号ＣＬＫがスイッチ１３９に入力される。また位相反転素子１３５を介してクロック信号ＣＬＫの位相が反転した信号ＣＬＫｂがスイッチ１３４に入力される。
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変わると、スイッチ１３４が導通状態となり、スイッチ１３９が非導通状態となる。スイッチ１３４が導通状態となることで、データ信号Ｄが図１に示す記憶装置１３０に供給される。
期間Ｔ１では、データ信号Ｄ（ＤａｔａＡ）は、スイッチ１３４及び選択回路１３６を介して、記憶回路１２１に入力され、データ信号Ｄ（ＤａｔａＡ）は記憶回路１２１に保持される。
次いでクロック信号ＣＬＫがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変わると、スイッチ１３４が非導通状態となり、スイッチ１３９が導通状態となる。これにより、記憶回路１２１に保持されていたデータ信号Ｄ（ＤａｔａＡ）が出力信号Ｑ（ＤａｔａＡ）として出力される。
また期間Ｔ１では、ノードＭ１の電位はハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）でもよい（図２中「ＸＭ１」と表記）。
＜書き込み動作期間（期間Ｔ２）＞
第１のトランジスタ１０１及び保持容量１０２を有する記憶回路１２０にデータ信号Ｄを書き込む期間を、期間Ｔ２とする。また期間Ｔ２は、後述する期間Ｔ３（電源電圧供給停止期間）の前の期間である。すなわち、電源電圧Ｖｘの供給が停止する前に、記憶回路１２０にデータ信号Ｄが書き込まれる。
期間Ｔ２のはじめに、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥが保持容量１０２にデータ信号Ｄを十分に書き込める電圧となり、当該電圧が第１のトランジスタ１０１のゲートに入力されると、第１のトランジスタ１０１のソース及びドレインが導通する（オン状態）。これにより、データ信号Ｄ（ＤａｔａＡ）が第１のトランジスタ１０１を介して保持容量１０２に入力され、データ信号Ｄは保持容量によって保持される。当該保持容量１０２にデータ信号を十分に書き込める電圧とは、ハイレベル電位（ＶＤＤ）でなくてもよいし、ハイレベル電位（ＶＤＤ）でもよい。
＜電源電圧供給停止期間（期間Ｔ３）＞
電源電圧Ｖｘの供給を停止する期間を期間Ｔ３とする。期間Ｔ３のはじめに、記憶装置１３０への電源電圧Ｖｘの供給を停止する。また、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥをローレベル電位（ＶＳＳ）とする。これにより第１のトランジスタ１０１をオフ状態とする。電源電圧Ｖｘの供給が停止すると、記憶回路１２１に保持されていたデータ（ＤａｔａＡ）は消える。しかし、記憶回路１２１への電源電圧Ｖｘの供給が停止した後においても、保持容量１０２に保持されているデータ信号Ｄ（ＤａｔａＡ）は保持される。保持容量１０２に接続されている第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。こうして、記憶装置１００は電源電圧Ｖｘの供給が停止した後も、データ信号Ｄ（ＤａｔａＡ）を保持する。期間Ｔ３は、記憶装置１３０への電源電圧Ｖｘの供給が停止している期間に対応する。
また、記憶装置１３０への電源電圧Ｖｘの供給が停止するため、クロック信号ＣＬＫの供給も停止される。
上述のように第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。しかし、もし必要であれば、上述のように第１のトランジスタ１０１のソース又はドレインの他方及び保持容量１０２、並びに、選択回路１３６との間に、バッファ回路を設けてもよい。当該バッファ回路は、電源電圧供給停止期間において、保持容量１０２に保持されたデータ信号Ｄの電圧が減少した場合に、当該電圧を補うことが可能である。当該バッファ回路を設け、上記電圧を補うことができると、記憶装置１３０の動作保証範囲を広げることができる。
なお期間Ｔ３において、データ信号Ｄは、ハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）であってもよい（図２中「ＸＤ」と表記）。また、出力信号Ｑもハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）のどちらかであるか決定されない（図２中「ＸＱ」と表記）。
＜電源電圧供給再開期間（期間Ｔ４）＞
電源電圧Ｖｘの供給を再開する期間を期間Ｔ４とする。期間Ｔ４のはじめに記憶装置１３０への電源電圧Ｖｘの供給を再開する。この際、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥはローレベル電位（ＶＳＳ）であり、第１のトランジスタ１０１はオフ状態のままである。そのためデータ信号Ｄ（ＤａｔａＡ）は、保持容量１０２に保持されたままである。
また、記憶装置１３０への電源電圧Ｖｘの供給を再開し、クロック信号ＣＬＫをハイレベル電位（ＶＤＤ）に設定する。これにより、スイッチ１３４は非導通状態となり、スイッチ１３９は導通状態となる。
＜読み出し動作期間（期間Ｔ５）＞
記憶回路１２０に書き込まれたデータ信号Ｄを読み出す期間を期間Ｔ５とする。期間Ｔ５のはじめに、選択信号ＳＥＬがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）となる。選択回路１３６にハイレベル電位（ＶＤＤ）の選択信号ＳＥＬが入力され、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が記憶回路１２１に入力される。スイッチ１３９が期間Ｔ４の終わりで導通状態となっているため、記憶回路１２１に入力されたデータ信号Ｄ（ＤａｔａＡ）は、出力信号Ｑ（ＤａｔａＡ）として出力される。
読み出し動作期間である期間Ｔ５が終了すると、新たな期間Ｔ１（通常動作期間）が開始され、新たなデータ信号Ｄ（ＤａｔａＡ＋１）が記憶装置１３０に入力される。
以上のように、高周波数での記憶装置の駆動において、期間Ｔ２（書き込み動作期間）で第１のトランジスタ１０１のゲートにハイレベル電位（ＶＤＤ）が入力されることにより、第１のトランジスタ１０１を介してデータ信号Ｄが保持容量１０２に保持される。
電源電圧Ｖｘが供給停止される期間Ｔ３及び電源電圧Ｖｘの供給が復帰する期間Ｔ４では、第１のトランジスタ１０１を介して保持容量１０２に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
期間Ｔ１（通常動作期間）、期間Ｔ２（書き込み動作期間）、期間Ｔ５（読み出し動作期間）では、記憶回路１２１に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
＜低周波数での動作（図３）＞
次いで低周波数においての記憶装置の動作を図３を用いて説明する。
＜通常動作期間（期間Ｔ１）＞
まず高周波数での動作と同様に、期間Ｔ１において、クロック信号ＣＬＫがスイッチ１３９に入力される。また位相反転素子１３５を介してクロック信号ＣＬＫの位相が反転した信号ＣＬＫｂがスイッチ１３４に入力される。
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変わると、スイッチ１３４が導通状態となり、スイッチ１３９が非導通状態となる。スイッチ１３４が導通状態となることで、データ信号Ｄが記憶回路１２０に供給される。
期間Ｔ１のはじめに、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥが、第１のトランジスタ１０１のゲートに入力される。このときの制御信号ＯＳ＿ＷＥは、ハイレベル電位（ＶＤＤ）である。そのため、第１のトランジスタ１０１はオン状態となる。第１のトランジスタ１０１がオン状態であるので、データ信号Ｄ（ＤａｔａＡ）はスイッチ１３４及び第１のトランジスタ１０１を介して、保持容量１０２に保持される。なおこのとき選択回路１３６の第１の入力端子は非導通状態であり、第２の入力端子は導通状態である。そのため、データ信号Ｄ（ＤａｔａＡ）は、記憶回路１２１には入力されない。
記憶装置１３０を低周波数で駆動する場合は、期間Ｔ１において、第１のトランジスタ１０１を介して保持容量１０２にデータ信号Ｄ（ＤａｔａＡ）を書き込むことができる。つまり、第１のトランジスタ１０１の駆動周波数が低くても、データ信号Ｄ（ＤａｔａＡ）を記憶回路１２０に書き込む時間を十分に取ることができる。これによって、後述する書き込み動作期間（期間Ｔ２）を実質的に省略でき、消費電力の低減が可能になる。
次いでクロック信号ＣＬＫがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変わると、スイッチ１３４が非導通状態となり、スイッチ１３９が導通状態となる。これにより、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が、選択回路１３６を介して記憶回路１２１に書き込まれる。記憶回路１２１に書き込まれたデータ信号Ｄ（ＤａｔａＡ）が出力信号Ｑ（ＤａｔａＡ）として出力される。
＜書き込み動作期間（期間Ｔ２）＞
記憶装置１００が低周波数で駆動する場合、期間Ｔ２において期間Ｔ１の終わりと同じ状態が保持される。
＜電源電圧供給停止期間（期間Ｔ３）＞
次いで、期間Ｔ３の動作について説明する。期間Ｔ３のはじめに、記憶装置１３０への電源電圧Ｖｘの供給を停止する。また、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥをローレベル電位（ＶＳＳ）とする。これにより第１のトランジスタ１０１をオフ状態とする。電源電圧Ｖｘの供給が停止すると、記憶回路１２１に保持されていたデータ（ＤａｔａＡ）は消える。しかし、記憶回路１２１への電源電圧Ｖｘの供給が停止した後においても、保持容量１０２に保持されているデータ信号Ｄ（ＤａｔａＡ）は保持される。保持容量１０２に接続されている第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。こうして、記憶装置１３０は電源電圧Ｖｘの供給が停止した後も、データ信号Ｄ（ＤａｔａＡ）を保持する。期間Ｔ３は、記憶装置１３０への電源電圧Ｖｘの供給が停止している期間に対応する。
また、記憶装置１３０への電源電圧Ｖｘの供給を停止するため、クロック信号ＣＬＫの供給も停止される。
なお期間Ｔ３において、データ信号Ｄは、ハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）であってもよい（図２中「ＸＤ」と表記）。また、出力信号Ｑもハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）のどちらかであるか決定されない（図２中「ＸＱ」と表記）。
＜電源電圧供給復帰期間（期間Ｔ４）＞
次いで、期間Ｔ４の動作について説明する。期間Ｔ４のはじめに記憶装置１３０への電源電圧Ｖｘの供給を再開する。この際、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥはローレベル電位（ＶＳＳ）であり、第１のトランジスタ１０１はオフ状態のままである。そのためデータ信号Ｄ（ＤａｔａＡ）は、保持容量１０２に保持されたままである。
また、記憶装置１３０への電源電圧Ｖｘの供給を再開し、クロック信号ＣＬＫをハイレベル電位（ＶＤＤ）に設定する。これにより、スイッチ１３４は非導通状態となり、スイッチ１３９は導通状態となる。
＜読み出し動作期間（期間Ｔ５）＞
次いで、期間Ｔ５の動作について説明する。期間Ｔ４の終わりで、選択信号ＳＥＬはハイレベル電位（ＶＤＤ）となっている。選択回路１３６にハイレベル電位（ＶＤＤ）の選択信号ＳＥＬが入力され、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が記憶回路１２１に入力される。スイッチ１３９が期間Ｔ４の終わりで導通状態となっているため、記憶回路１２１に入力されたデータ信号Ｄ（ＤａｔａＡ）は、出力信号Ｑ（ＤａｔａＡ）として出力される。
読み出し動作期間である期間Ｔ５が終了すると、新たな期間Ｔ１（通常動作期間）が開始され、新たなデータ信号Ｄ（ＤａｔａＡ＋１）が記憶装置１３０に入力される。
以上のように、低周波数での記憶装置の駆動において、期間Ｔ１（通常動作期間）では、記憶回路１２１にデータ信号Ｄが保持され、入力されたデータ信号Ｄが出力信号Ｑとして出力される。同時に、期間Ｔ１では、データ信号Ｄが第１のトランジスタ１０１を介して保持容量１０２に保持される。
電源電圧Ｖｘの供給が停止される期間Ｔ３及び電源電圧Ｖｘの供給が復帰する期間Ｔ４では、データ信号Ｄが保持容量１０２に保持されている。
期間Ｔ１（通常動作期間）、期間Ｔ２（書き込み動作期間）、期間Ｔ５（読み出し動作期間）では、記憶回路１２１に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
以上により、短時間の電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができる。
＜図４に示す記憶装置の構成＞
図４に本実施の形態の記憶装置のより具体的な回路図を示す。
図４に示す記憶装置１００は、第１のトランジスタ１０１及び保持容量１０２を有する記憶回路１２０、それぞれ第２のトランジスタで形成されたインバータ１０７及びインバータ１０８を含む記憶回路１２１を有している。記憶回路１２１は、インバータ１０７及びインバータ１０８の入力端子及び出力端子が互いに接続されたラッチ回路である。
なお第１のトランジスタ１０１は、上述のように例えば酸化物半導体トランジスタを用いる。当該酸化物半導体トランジスタはオフ電流が極小のため、不揮発性の記憶回路を構成することが可能である。このように、第１のトランジスタとして酸化物半導体トランジスタを用いた、不揮発性の記憶回路１２０は、書き換えによる特性劣化がないという利点を有する。
図４に示す記憶装置１００は、さらに、インバータ１０５、アナログスイッチ１０４、セレクタ１０６、アナログスイッチ１０９を有している。
インバータ１０５の入力端子には、クロック信号ＣＬＫが入力され、アナログスイッチ１０９の第１の端子と電気的に接続されている。インバータ１０５の出力端子は、アナログスイッチ１０４の第１の端子及びアナログスイッチ１０９の第２の端子と電気的に接続されている。またインバータ１０５には高電源電位である電源電圧Ｖｘが入力され、また低電源電位（例えば接地電位ＧＮＤ）が入力される。
なおインバータ１０５は、第２のトランジスタによって形成されていてもよい。より具体的には、インバータ１０５は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されていてもよい。さらに具体的には、インバータ１０５は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが相補的に接続されたＣＭＯＳ回路であってもよい。
アナログスイッチ１０４の第１の端子は、インバータ１０５の出力端子及びアナログスイッチ１０９の第２の端子と電気的に接続されている。アナログスイッチ１０４の第２の端子は、アナログスイッチ１０９の第１の端子に電気的に接続されている。アナログスイッチ１０４の第３の端子には、データ信号Ｄが入力される。アナログスイッチ１０４の第４の端子は、第１のトランジスタ１０１のソース又はドレインの一方及びセレクタ１０６の第１の入力端子に電気的に接続されている。
なおアナログスイッチ１０４は、第２のトランジスタによって形成されていてもよい。より具体的には、アナログスイッチ１０４は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されている。さらに具体的には、アナログスイッチ１０４は、ｐチャネル型トランジスタのソース又はドレインの一方及びｎチャネル型トランジスタのソース及びドレインの一方、並びに、ｐチャネル型トランジスタのソース又はドレインの他方及びｎチャネル型トランジスタのソース及びドレインの他方が電気的に接続されたアナログスイッチでもよい。
第１のトランジスタ１０１のゲートには、制御信号ＯＳ＿ＷＥが入力される。第１のトランジスタ１０１のソース又はドレインの一方は、アナログスイッチ１０４の第４の端子及びセレクタ１０６の第１の入力端子に電気的に接続されている。第１のトランジスタ１０１のソース又はドレインの他方は、保持容量１０２の一方の端子、及びセレクタ１０６の第２の入力端子に電気的に接続されている。なお、第１のトランジスタ１０１のソース又はドレインの他方、及び保持容量１０２の一方の端子の接続部分をノードＭ１とする。
保持容量１０２の一方の端子は、第１のトランジスタ１０１のソース又はドレインの他方及びセレクタ１０６の第２の入力端子に電気的に接続されている。保持容量１０２の他方の端子は、低電源電位（例えば接地電位ＧＮＤ）が入力される。
セレクタ１０６の第１の入力端子は、アナログスイッチ１０４の第４の端子及び第１のトランジスタ１０１のソース又はドレインの一方に電気的に接続されている。セレクタ１０６の第２の入力端子は、第１のトランジスタ１０１のソース又はドレインの他方、及び保持容量１０２の一方の端子に電気的に接続されている。セレクタ１０６の出力端子は、インバータ１０７の入力端子及びインバータ１０８の出力端子に電気的に接続されている。またセレクタ１０６には高電源電位である電源電圧Ｖｘが入力され、また低電源電位（例えば接地電位ＧＮＤ）が入力される。
セレクタ１０６は、選択信号ＳＥＬに基づいて、第１の入力端子又は第２の入力端子に入力された信号を選択し、選択された信号を出力する。
セレクタ１０６は、第２のトランジスタによって形成されていてもよい。より具体的には、セレクタ１０６は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されていてもよい。
さらに具体的には、セレクタ１０６は、ｐチャネル型トランジスタのソース又はドレインの一方及びｎチャネル型トランジスタのソース及びドレインの一方、並びに、ｐチャネル型トランジスタのソース又はドレインの他方及びｎチャネル型トランジスタのソース及びドレインの他方が電気的に接続されたアナログスイッチを２つ有するセレクタであってもよい。当該セレクタにおいて、第１のアナログスイッチのｐチャネル型トランジスタのゲート及び第２のアナログスイッチのｎチャネル型トランジスタのゲート、並びに、第１のアナログスイッチのｎチャネル型トランジスタのゲート及び第２のアナログスイッチのｐチャネル型トランジスタのゲートがそれぞれ電気的に接続されたセレクタであってもよい。
インバータ１０７の入力端子は、セレクタ１０６の出力端子及びインバータ１０８の出力端子に電気的に接続されている。インバータ１０７の出力端子は、インバータ１０８の入力端子及びアナログスイッチ１０９の第４の端子に電気的に接続されている。またインバータ１０７には高電源電位である電源電圧Ｖｘが入力され、また低電源電位（例えば接地電位ＧＮＤ）が入力される。
インバータ１０７は、第２のトランジスタによって形成されている。より具体的には、インバータ１０７は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されている。さらに具体的には、インバータ１０７は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが相補的に接続されたＣＭＯＳ回路であってもよい。
インバータ１０８の入力端子は、インバータ１０７の出力端子及びアナログスイッチ１０９の第４の端子に電気的に接続されている。インバータ１０８の出力端子は、インバータ１０７の入力端子及びセレクタ１０６の出力端子に電気的に接続されている。またインバータ１０８には高電源電位である電源電圧Ｖｘが入力され、また低電源電位（例えば接地電位ＧＮＤ）が入力される。
インバータ１０８は、第２のトランジスタによって形成されている。より具体的には、インバータ１０８は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されている。さらに具体的には、インバータ１０８は、ｐチャネル型トランジスタ及びｎチャネル型トランジスタが相補的に接続されたＣＭＯＳ回路であってもよい。
アナログスイッチ１０９の第１の端子は、クロック信号ＣＬＫが入力され、インバータ１０５の入力端子及びアナログスイッチ１０４の第２の端子に電気的に接続されている。アナログスイッチ１０９の第２の端子は、アナログスイッチ１０４の第１の端子及びインバータ１０５の出力端子と電気的に接続されている。アナログスイッチ１０９の第３の端子から、出力信号Ｑが出力される。アナログスイッチ１０９の第４の端子は、インバータ１０７の出力端子及びインバータ１０８の入力端子に電気的に接続されている。
なおアナログスイッチ１０９は、第２のトランジスタによって形成されていてもよい。より具体的には、アナログスイッチ１０９は、ｐチャネル型トランジスタ又はｎチャネル型トランジスタ、或いはその両方によって形成されている。さらに具体的には、アナログスイッチ１０９は、ｐチャネル型トランジスタのソース又はドレインの一方及びｎチャネル型トランジスタのソース及びドレインの一方、並びに、ｐチャネル型トランジスタのソース又はドレインの他方及びｎチャネル型トランジスタのソース及びドレインの他方が電気的に接続されたアナログスイッチでもよい。
もし必要であれば、第１のトランジスタ１０１のソース又はドレインの他方及び保持容量１０２の一方の端子、並びに、セレクタ１０６の第２の入力端子との間に、バッファ回路を設けてもよい。当該バッファ回路を設けると、記憶装置１００の動作保証範囲を広げることができる。
＜記憶装置の駆動方法＞
図４に示す記憶装置１００を、高周波数で駆動させる場合のタイミングチャートを図２に、低周波数で駆動させる場合のタイミングチャートを図３に示す。
なお、本実施の形態において高周波数とは、第１のトランジスタ１０１を介して保持容量１０２にデータ信号Ｄを書き込み及び保持容量１０２からデータ信号Ｄを読み出しできない周波数である。当該高周波数は、例えば１ＭＨｚ以上である。一方、本実施の形態において低周波数とは、第１のトランジスタ１０１を介して保持容量１０２にデータ信号Ｄを書き込み及び保持容量１０２からデータ信号Ｄを読み出し可能な周波数である。当該低周波数は、例えば１ＭＨｚ未満である。
＜高周波数での動作（図２）＞
まず高周波数においての記憶装置１００の動作を図２を用いて説明する。
＜通常動作期間（期間Ｔ１）＞
記憶装置１００が通常に動作する期間を期間Ｔ１とする。期間Ｔ１において、クロック信号ＣＬＫがインバータ１０５の入力端子及びアナログスイッチ１０９の第１の端子に入力される。これによりインバータ１０５の出力端子から、クロック信号ＣＬＫと位相が反転された信号ＣＬＫｂが、アナログスイッチ１０４の第１の端子に入力される。
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変わると、アナログスイッチ１０４が導通状態となり、アナログスイッチ１０９が非導通状態となる。アナログスイッチ１０４が導通状態となることで、データ信号Ｄが図４に示す記憶装置１００に供給される。
期間Ｔ１では、データ信号Ｄ（ＤａｔａＡ）はアナログスイッチ１０４及びセレクタ１０６を介して、記憶回路１２１に入力され、データ信号Ｄ（ＤａｔａＡ）は記憶回路１２１に保持される。
次いでクロック信号ＣＬＫがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変わると、アナログスイッチ１０４が非導通状態となり、アナログスイッチ１０９が導通状態となる。これにより、記憶回路１２１に保持されていたデータ信号Ｄ（ＤａｔａＡ）が出力信号Ｑ（ＤａｔａＡ）として出力される。
また期間Ｔ１では、ノードＭ１の電位はハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）でもよい（図２中「ＸＭ１」と表記）。
＜書き込み動作期間（期間Ｔ２）＞
第１のトランジスタ１０１及び保持容量１０２を有する記憶回路１２０にデータ信号Ｄを書き込む期間を、期間Ｔ２とする。また期間Ｔ２は、後述する期間Ｔ３（電源電圧供給停止期間）の前の期間である。すなわち、電源電圧Ｖｘの供給が停止する前に、記憶回路１２０にデータ信号Ｄが書き込まれる。
期間Ｔ２のはじめに、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥが保持容量１０２にデータ信号Ｄを十分に書き込める電圧となり、当該電圧が第１のトランジスタ１０１のゲートに入力されると、第１のトランジスタ１０１のソース及びドレインが導通する（オン状態）。これにより、データ信号Ｄ（ＤａｔａＡ）が第１のトランジスタ１０１を介して保持容量１０２に入力され、データ信号Ｄは保持容量によって保持される。当該保持容量１０２にデータ信号を十分に書き込める電圧とは、ハイレベル電位（ＶＤＤ）でなくてもよいし、ハイレベル電位（ＶＤＤ）でもよい。
＜電源電圧供給停止期間（期間Ｔ３）＞
電源電圧Ｖｘの供給を停止する期間を期間Ｔ３とする。期間Ｔ３のはじめに、記憶装置１００への電源電圧Ｖｘの供給を停止する。また、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥをローレベル電位（ＶＳＳ）とする。これにより第１のトランジスタ１０１をオフ状態とする。電源電圧Ｖｘの供給が停止すると、記憶回路１２１に保持されていたデータ（ＤａｔａＡ）は消える。しかし、記憶回路１２１への電源電圧Ｖｘの供給が停止した後においても、保持容量１０２に保持されているデータ信号Ｄ（ＤａｔａＡ）は保持される。保持容量１０２に接続されている第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。こうして、記憶装置１００は電源電圧Ｖｘの供給が停止した後も、データ信号Ｄ（ＤａｔａＡ）を保持する。期間Ｔ３は、記憶装置１００への電源電圧Ｖｘの供給が停止している期間に対応する。
また、記憶装置１００への電源電圧Ｖｘの供給が停止するため、クロック信号ＣＬＫの供給も停止される。
上述のように第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。しかし、もし必要であれば、上述のように第１のトランジスタ１０１のソース又はドレインの他方及び保持容量１０２の一方の端子、並びに、セレクタ１０６の第２の入力端子との間に、バッファ回路を設けてもよい。当該バッファ回路は、電源電圧供給停止期間において、保持容量１０２に保持されたデータ信号Ｄの電圧が減少した場合に、当該電圧を補うことが可能である。当該バッファ回路を設け、上記電圧を補うことができると、記憶装置１００の動作保証範囲を広げることができる。
なお期間Ｔ３において、データ信号Ｄは、ハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）であってもよい（図２中「ＸＤ」と表記）。また、出力信号Ｑもハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）のどちらかであるか決定されない（図２中「ＸＱ」と表記）。
＜電源電圧供給再開期間（期間Ｔ４）＞
電源電圧Ｖｘの供給を再開する期間を期間Ｔ４とする。期間Ｔ４のはじめに記憶装置１００への電源電圧Ｖｘの供給を再開する。この際、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥはローレベル電位（ＶＳＳ）であり、第１のトランジスタ１０１はオフ状態のままである。そのためデータ信号Ｄ（ＤａｔａＡ）は、保持容量１０２に保持されたままである。
また、記憶装置１００への電源電圧Ｖｘの供給を再開し、クロック信号ＣＬＫをハイレベル電位（ＶＤＤ）に設定する。これにより、アナログスイッチ１０４は非導通状態となり、アナログスイッチ１０９は導通状態となる。
＜読み出し動作期間（期間Ｔ５）＞
記憶回路１２０に書き込まれたデータ信号Ｄを読み出す期間を期間Ｔ５とする。期間Ｔ５のはじめに、選択信号ＳＥＬがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）となる。セレクタ１０６にハイレベル電位（ＶＤＤ）の選択信号ＳＥＬが入力され、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が記憶回路１２１に入力される。アナログスイッチ１０９が期間Ｔ４の終わりで導通状態となっているため、記憶回路１２１に入力されたデータ信号Ｄ（ＤａｔａＡ）は、出力信号Ｑ（ＤａｔａＡ）として出力される。
読み出し動作期間である期間Ｔ５が終了すると、新たな期間Ｔ１（通常動作期間）が開始され、新たなデータ信号Ｄ（ＤａｔａＡ＋１）が記憶装置１００に入力される。
以上のように、高周波数での記憶装置の駆動において、期間Ｔ２（書き込み動作期間）で第１のトランジスタ１０１のゲートにハイレベル電位（ＶＤＤ）が入力されることにより、第１のトランジスタ１０１を介してデータ信号Ｄが保持容量１０２に保持される。
電源電圧Ｖｘが供給停止される期間Ｔ３及び電源電圧Ｖｘの供給が復帰する期間Ｔ４では、第１のトランジスタ１０１を介して保持容量１０２に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
期間Ｔ１（通常動作期間）、期間Ｔ２（書き込み動作期間）、期間Ｔ５（読み出し動作期間）では、記憶回路１２１に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
＜低周波数での動作（図３）＞
次いで低周波数においての記憶装置の動作を図３を用いて説明する。
＜通常動作期間（期間Ｔ１）＞
まず高周波数での動作と同様に、期間Ｔ１において、クロック信号ＣＬＫがインバータ１０５の入力端子及びアナログスイッチ１０９の第１の端子に入力される。これによりインバータ１０５の出力端子から、クロック信号ＣＬＫと逆の位相を有する信号ＣＬＫｂが、アナログスイッチ１０４の第１の端子に入力される。
クロック信号ＣＬＫがハイレベル電位（ＶＤＤ）からローレベル電位（ＶＳＳ）に変わると、アナログスイッチ１０４が導通状態となり、アナログスイッチ１０９が非導通状態となる。アナログスイッチ１０４が導通状態となることで、データ信号Ｄが記憶回路１２０に供給される。
期間Ｔ１のはじめに、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥが、第１のトランジスタ１０１のゲートに入力される。このときの制御信号ＯＳ＿ＷＥは、ハイレベル電位（ＶＤＤ）である。そのため、第１のトランジスタ１０１はオン状態となる。第１のトランジスタ１０１がオン状態であるので、データ信号Ｄ（ＤａｔａＡ）はアナログスイッチ１０４及び第１のトランジスタ１０１を介して、保持容量１０２に保持される。なおこのときセレクタ１０６の第１の入力端子は非導通状態であり、第２の入力端子は導通状態である。そのため、データ信号Ｄ（ＤａｔａＡ）は、記憶回路１２１には入力されない。
記憶装置１００を低周波数で駆動する場合は、期間Ｔ１において、第１のトランジスタ１０１及び保持容量１０２を有する記憶回路１２０にデータ信号Ｄ（ＤａｔａＡ）を書き込むことができる。つまり、第１のトランジスタ１０１の駆動周波数が低くても、データ信号Ｄ（ＤａｔａＡ）を記憶回路１２０に書き込む時間を十分に取ることができる。これによって、後述する書き込み動作期間（期間Ｔ２）を実質的に省略でき、消費電力の低減が可能になる。
次いでクロック信号ＣＬＫがローレベル電位（ＶＳＳ）からハイレベル電位（ＶＤＤ）に変わると、アナログスイッチ１０４が非導通状態となり、アナログスイッチ１０９が導通状態となる。これにより、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が、セレクタ１０６を介して記憶回路１２１に書き込まれる。記憶回路１２１に書き込まれたデータ信号Ｄ（ＤａｔａＡ）が出力信号Ｑ（ＤａｔａＡ）として出力される。
＜書き込み動作期間（期間Ｔ２）＞
記憶装置１００が低周波数で駆動する場合、期間Ｔ２において期間Ｔ１の終わりと同じ状態が保持される。
＜電源電圧供給停止期間（期間Ｔ３）＞
次いで、期間Ｔ３の動作について説明する。期間Ｔ３のはじめに、記憶装置１００への電源電圧Ｖｘの供給を停止する。また、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥをローレベル電位（ＶＳＳ）とする。これにより第１のトランジスタ１０１をオフ状態とする。電源電圧Ｖｘの供給が停止すると、記憶回路１２１に保持されていたデータ（ＤａｔａＡ）は消える。しかし、記憶回路１２１への電源電圧Ｖｘの供給が停止した後においても、保持容量１０２に保持されているデータ信号Ｄ（ＤａｔａＡ）は保持される。保持容量１０２に接続されている第１のトランジスタ１０１はリーク電流が極めて小さいため、保持容量１０２によって保持されたデータ信号Ｄ（ＤａｔａＡ）を長期間保つことができる。こうして、記憶装置１００は電源電圧Ｖｘの供給が停止した後も、データ信号Ｄ（ＤａｔａＡ）を保持する。期間Ｔ３は、図４に示す記憶装置１００への電源電圧Ｖｘの供給が停止している期間に対応する。
また、記憶装置１００への電源電圧Ｖｘの供給を停止するため、クロック信号ＣＬＫの供給も停止される。
なお期間Ｔ３において、データ信号Ｄは、ハイレベル電位（ＶＤＤ）であっても、ローレベル電位（ＶＳＳ）であってもよい（図２中「ＸＤ」と表記）。また、出力信号Ｑもハイレベル電位（ＶＤＤ）及びローレベル電位（ＶＳＳ）のどちらかであるか決定されない（図２中「ＸＱ」と表記）。
＜電源電圧供給復帰期間（期間Ｔ４）＞
次いで、期間Ｔ４の動作について説明する。期間Ｔ４のはじめに記憶装置１００への電源電圧Ｖｘの供給を再開する。この際、第１のトランジスタ１０１を制御する制御信号ＯＳ＿ＷＥはローレベル電位（ＶＳＳ）であり、第１のトランジスタ１０１はオフ状態のままである。そのためデータ信号Ｄ（ＤａｔａＡ）は、保持容量１０２に保持されたままである。
また、記憶装置１００への電源電圧Ｖｘの供給を再開し、クロック信号ＣＬＫをハイレベル電位（ＶＤＤ）に設定する。これにより、アナログスイッチ１０４は非導通状態となり、アナログスイッチ１０９は導通状態となる。
＜読み出し動作期間（期間Ｔ５）＞
次いで、期間Ｔ５の動作について説明する。期間Ｔ４の終わりで、選択信号ＳＥＬはハイレベル電位（ＶＤＤ）となっている。セレクタ１０６にハイレベル電位（ＶＤＤ）の選択信号ＳＥＬが入力され、保持容量１０２に保持されていたデータ信号Ｄ（ＤａｔａＡ）が記憶回路１２１に入力される。アナログスイッチ１０９が期間Ｔ４の終わりで導通状態となっているため、記憶回路１２１に入力されたデータ信号Ｄ（ＤａｔａＡ）は、出力信号Ｑ（ＤａｔａＡ）として出力される。
読み出し動作期間である期間Ｔ５が終了すると、新たな期間Ｔ１（通常動作期間）が開始され、新たなデータ信号Ｄ（ＤａｔａＡ＋１）が記憶装置１００に入力される。
以上のように、低周波数での記憶装置の駆動において、期間Ｔ１（通常動作期間）では、記憶回路１２１にデータ信号Ｄが保持され、入力されたデータ信号Ｄが出力信号Ｑとして出力される。同時に、期間Ｔ１では、データ信号Ｄが第１のトランジスタ１０１を介して保持容量１０２に保持される。
電源電圧Ｖｘの供給が停止される期間Ｔ３及び電源電圧Ｖｘの供給が復帰する期間Ｔ４では、データ信号Ｄが保持容量１０２に保持されている。
期間Ｔ１（通常動作期間）、期間Ｔ２（書き込み動作期間）、期間Ｔ５（読み出し動作期間）では、記憶回路１２１に保持されたデータ信号Ｄが出力信号Ｑとして出力される。
以上により、短時間の電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができる。
＜酸化物半導体トランジスタ及び第２のトランジスタの構造及びその作製方法＞
上述のように、記憶回路１２０に含まれる第１のトランジスタ１０１は、酸化物半導体層にチャネルが形成されるトランジスタであり、記憶回路１２１は、珪素層にチャネルが形成されるトランジスタ（第２のトランジスタ）により形成されている。特に図４に示すように、記憶回路１２１がインバータ１０７及びインバータ１０８によって構成される場合、インバータ１０７及びインバータ１０８はそれぞれ、ｐチャネル型トランジスタ及びｎチャネル型トランジスタによって形成することができる。
また、図４に示すインバータ１０５、アナログスイッチ１０４、セレクタ１０６、アナログスイッチ１０９も第２のトランジスタによって形成することができる。
以下に、第１のトランジスタ１０１及び第２のトランジスタ１２３の構成を示す。
図５（Ａ）は、第２のトランジスタ１２３の断面構造を示す図である。図５（Ａ）に示される第２のトランジスタ１２３は、基板７００上に絶縁膜７０１と、単結晶の半導体基板から分離された半導体膜７０２を有する。半導体膜７０２は、ゲート電極７０７と重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９を有している。半導体膜７０２とゲート電極７０７との間には、ゲート絶縁膜７０３が設けられている。さらにゲート絶縁膜７０３及びゲート電極７０７を覆って、絶縁膜７１２及び絶縁膜７１３が形成されている。
基板７００として使用することができる素材に大きな制限はないが、少なくとも、後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板７００には、フュージョン法やフロート法で作製されるガラス基板、石英基板、半導体基板、セラミック基板等を用いることができる。ガラス基板としては、後の加熱処理の温度が高い場合には、歪み点が７３０℃以上のものを用いると良い。
また、本実施の形態では、半導体膜７０２が単結晶のシリコンである場合を例に挙げて、以下、第２のトランジスタ１２３の作製方法について説明する。なお、具体的な単結晶の半導体膜７０２の作製方法の一例について、簡単に説明する。まず、単結晶の半導体基板であるボンド基板に、電界で加速されたイオンでなるイオンビームを注入し、ボンド基板の表面から一定の深さの領域に、結晶構造が乱されることで局所的に脆弱化された脆化層を形成する。脆化層が形成される領域の深さは、イオンビームの加速エネルギーとイオンビームの入射角によって調節することができる。そして、ボンド基板と、絶縁膜７０１が形成された基板７００とを、間に当該絶縁膜７０１が挟まるように貼り合わせる。貼り合わせは、ボンド基板と基板７００とを重ね合わせた後、ボンド基板と基板７００の一部に、１Ｎ／ｃｍ２以上５００Ｎ／ｃｍ２以下、好ましくは１１Ｎ／ｃｍ２以上２０Ｎ／ｃｍ２以下程度の圧力を加える。圧力を加えると、その部分からボンド基板と絶縁膜７０１とが接合を開始し、最終的には密着した面全体に接合がおよぶ。次いで、加熱処理を行うことで、脆化層に存在する微小ボイドどうしが結合して、微小ボイドの体積が増大する。その結果、脆化層においてボンド基板の一部である単結晶半導体膜が、ボンド基板から分離する。上記加熱処理の温度は、基板７００の歪み点を越えない温度とする。そして、上記単結晶半導体膜をエッチング等により所望の形状に加工することで、半導体膜７０２を形成することができる。
半導体膜７０２には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型の導電性を付与する不純物元素、若しくはリン、砒素などのｎ型の導電性を付与する不純物元素を添加しても良い。閾値電圧を制御するための不純物元素の添加は、所定の形状に加工する前の半導体膜に対して行っても良いし、所定の形状に加工した後に形成された半導体膜７０２に対して行っても良い。また、閾値電圧を制御するための不純物元素の添加を、ボンド基板に対して行っても良い。若しくは、不純物元素の添加を、閾値電圧を大まかに調整するためにボンド基板に対して行った上で、閾値電圧を微調整するために、所定の形状に加工する（パターニング）前の半導体膜に対して、又は所定の形状に加工することにより形成された半導体膜７０２に対しても行っても良い。
また半導体膜７０２には、半導体膜７０２とゲート電極７０７とが重なるチャネル形成領域７１０と、チャネル形成領域７１０を間に挟む一対の不純物領域７０９を有している。
一対の不純物領域７０９は、一導電性を付与する不純物元素を含む。ｎ型を付与する不純物元素としては、例えばリン（Ｐ）やヒ素（Ａｓ）、ｐ型を付与する不純物元素としては、例えばホウ素（Ｂ）が挙げられる。
なお、本実施の形態では、単結晶の半導体膜を用いる例について説明しているが、本実施の形態はこの構成に限定されない。例えば、絶縁膜７０１上に気相成長法を用いて形成された多結晶、微結晶、非晶質の半導体膜を用いても良いし、上記半導体膜を公知の技術により結晶化しても良い。公知の結晶化方法としては、レーザ光を用いたレーザ結晶化法、触媒元素を用いる結晶化法がある。或いは、触媒元素を用いる結晶化法とレーザ結晶化法とを組み合わせて用いることもできる。また、石英のような耐熱性に優れている基板を用いる場合、電熱炉を使用した熱結晶化方法、赤外光を用いたランプアニール結晶化法、触媒元素を用いる結晶化法、９５０℃程度の高温アニール法を組み合わせた結晶化法を用いても良い。
ゲート絶縁膜７０３は、高密度プラズマ処理、熱処理などを行うことにより半導体膜７０２の表面を酸化又は窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスとを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化又は窒化することにより、１〜２０ｎｍ、望ましくは５〜１０ｎｍの絶縁膜が半導体膜に接するように形成できる。例えば、亜酸化窒素（Ｎ２Ｏ）をＡｒで１〜３倍（流量比）に希釈して、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して半導体膜７０２の表面を酸化若しくは窒化させる。この処理により１ｎｍ〜１０ｎｍ（好ましくは２ｎｍ〜６ｎｍ）の絶縁膜を形成する。更に亜酸化窒素（Ｎ２Ｏ）とシラン（ＳｉＨ４）を導入し、１０〜３０Ｐａの圧力にて３〜５ｋＷのマイクロ波（２．４５ＧＨｚ）電力を印加して気相成長法により酸化窒化珪素膜を形成してゲート絶縁膜を形成する。固相反応と気相成長法による反応を組み合わせることにより界面準位密度が低く絶縁耐圧の優れたゲート絶縁膜を形成することができる。
上述した高密度プラズマ処理による半導体膜の酸化又は窒化は固相反応で進むため、ゲート絶縁膜７０３と半導体膜７０２との界面準位密度を極めて低くすることができる。また高密度プラズマ処理により半導体膜７０２を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることができる。また半導体膜が結晶性を有する場合、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させることにより、結晶粒界においてのみ酸化が速く進んでしまうのを抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部又は全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、酸化窒化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウム又は酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））等を含む膜を、単層で、又は積層させることで、ゲート絶縁膜７０３を形成しても良い。
なお、本明細書において酸化窒化物とは、その組成として、窒素よりも酸素の含有量が多い物質であり、また、窒化酸化物とは、その組成として、酸素よりも窒素の含有量が多い物質を意味する。
ゲート絶縁膜７０３の厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。本実施の形態では、プラズマＣＶＤ法を用いて、酸化珪素を含む単層の絶縁膜を、ゲート絶縁膜７０３として用いる。
ゲート電極７０７の材料としては、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等を用いることができる。上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。又は、半導体膜に導電性を付与するリン等の不純物元素をドーピングした、多結晶珪素などの半導体を用いて形成しても良い。
なお、本実施の形態ではゲート電極７０７を単層の導電膜で形成しているが、本実施の形態はこの構成に限定されない。ゲート電極７０７は積層された複数の導電膜で形成されていても良い。
２つの導電膜の組み合わせとして、１層目に窒化タンタル又はタンタルを、２層目にタングステンを用いることができる。上記例の他に、窒化タングステンとタングステン、窒化モリブデンとモリブデン、アルミニウムとタンタル、アルミニウムとチタン等が挙げられる。タングステンや窒化タンタルは、耐熱性が高いため、２層の導電膜を形成した後の工程において、熱活性化を目的とした加熱処理を行うことができる。また、２層の導電膜の組み合わせとして、例えば、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とニッケルシリサイド、ｎ型の導電性を付与する不純物元素がドーピングされた珪素とタングステンシリサイド等も用いることができる。
３つの導電膜を積層する３層構造の場合は、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造を採用するとよい。
また、ゲート電極７０７に酸化インジウム、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、又は酸化亜鉛ガリウム等の透光性を有する酸化物導電膜を用いることもできる。
また、ゲート絶縁膜７０３及びゲート電極７０７を覆うように、絶縁膜７１２、絶縁膜７１３が形成されている。具体的に、絶縁膜７１２、絶縁膜７１３は、酸化珪素、窒化珪素、窒化酸化珪素、酸化窒化珪素、窒化アルミニウム、窒化酸化アルミニウムなどの無機の絶縁膜を用いることができる。特に、絶縁膜７１２、絶縁膜７１３に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい。なお、絶縁膜７１２、絶縁膜７１３に、上記材料を用いた多孔性の絶縁膜を適用しても良い。多孔性の絶縁膜では、密度の高い絶縁膜と比較して誘電率が低下するため、電極や配線に起因する寄生容量を更に低減することが可能である。
本実施の形態では、絶縁膜７１２として酸化窒化珪素、絶縁膜７１３として窒化酸化珪素を用いる場合を例に挙げる。また、本実施の形態では、ゲート電極７０７上に絶縁膜７１２、絶縁膜７１３を形成している場合を例示しているが、本発明はゲート電極７０７上に絶縁膜を１層だけ形成していても良いし、３層以上の複数の絶縁膜を積層するように形成していても良い。
以上説明された第２のトランジスタ１２３を用いて、揮発性の記憶回路１２１が形成される。
次いで第１のトランジスタ１０１の構成について説明する。図５（Ｂ）は、第１のトランジスタ１０１の断面構造を示す図である。図５（Ｂ）に示される第１のトランジスタ１０１は、基板７３１上に絶縁膜７３２と、酸化物半導体層７１６を有する。酸化物半導体層７１６上には、順に導電膜７１９及び導電膜７２０、ゲート絶縁膜７０３、及びゲート電極７２２が設けられている。
図５（Ｂ）に示す第１のトランジスタ１０１は、酸化物半導体層７１６上にゲート電極７０７が設けられ、かつ酸化物半導体層７１６の上に導電膜７１９及び導電膜７２０が形成されている。本実施の形態では、このようなトランジスタを、トップゲートトップコンタクト型トランジスタと呼ぶ。
図５（Ｂ）に示す第１のトランジスタ１０１において、チャネル形成領域は、酸化物半導体層７１６とゲート電極７０７がゲート絶縁膜７０３を介して重畳する領域に形成される。また導電膜７１９及び導電膜７２０はソース電極及びドレイン電極として機能する。図５（Ｂ）に示す第１のトランジスタ１０１のソース領域及びドレイン領域は、酸化物半導体層７１６及び導電膜７１９、並びに、酸化物半導体層７１６及び導電膜７２０が重畳する領域に形成される。
基板７３１及び絶縁膜７３２は、それぞれ基板７００及び絶縁膜７０１と同様の材料を用いればよい。或いは、第２のトランジスタ１２３を形成後、第２のトランジスタ１２３を平坦な表面を有する絶縁膜で覆い、当該平坦な絶縁膜を絶縁膜７０１の代わりとして、第２のトランジスタ１２３の上方に第１のトランジスタ１０１を形成してもよい。
酸化物半導体層７１６は、絶縁膜７０１上に形成した酸化物半導体膜を所望の形状に加工することで、形成することができる。上記酸化物半導体膜の膜厚は、２ｎｍ以上２００ｎｍ以下、好ましくは３ｎｍ以上５０ｎｍ以下、更に好ましくは３ｎｍ以上２０ｎｍ以下とする。酸化物半導体膜は、酸化物半導体をターゲットとして用い、スパッタ法により成膜する。また、酸化物半導体膜は、希ガス（例えばアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（例えばアルゴン）及び酸素混合雰囲気下においてスパッタ法等により形成することができる。
酸化物半導体膜の成膜方法について、以下詳細に説明する。酸化物半導体膜は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて成膜する。
酸化物半導体膜は、好ましくはスパッタリング法により、基板加熱温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板加熱温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶またはＣＡＡＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶またはＣＡＡＣが形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半導体膜は薄いほど、トランジスタの短チャネル効果が低減される。ただし、薄くしすぎると界面散乱の影響が強くなり、電界効果移動度の低下が起こることがある。
酸化物半導体膜としてＩｎ−Ｇａ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
また、酸化物半導体膜としてＩｎ−Ｓｎ−Ｚｎ−Ｏ系材料をスパッタリング法で成膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の原子数比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶またはＣＡＡＣが形成されやすくなる。
次に、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
酸化物半導体膜は、成膜時の基板加熱に加え、加熱処理を行うことで、膜中の不純物準位を極めて小さくすることが可能となる。その結果、トランジスタの電界効果移動度を後述する理想的な電界効果移動度近くまで高めることが可能となる。
なお、酸化物半導体膜をスパッタ法により成膜する前に、アルゴンガスを導入してプラズマを発生させる逆スパッタを行い、絶縁膜７１２及び絶縁膜７１３の表面に付着している塵埃を除去することが好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アルゴン雰囲気に酸素、亜酸化窒素などを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に塩素、四フッ化炭素などを加えた雰囲気で行ってもよい。
酸化物半導体トランジスタに用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えてガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
当該酸化物半導体として、例えば、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物、一元系金属の酸化物であるＩｎ−Ｏ系酸化物、Ｓｎ−Ｏ系酸化物、Ｚｎ−Ｏ系酸化物などを用いることができる。また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませてもよい。
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、インジウム（Ｉｎ）とガリウム（Ｇａ）と亜鉛（Ｚｎ）を有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素を含んでいてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及びＣｏなどがある。また、酸化物半導体として、Ｉｎ３ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）あるいはＩｎ：Ｇａ：Ｚｎ＝２：２：１（＝２／５：２／５：１／５）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることができる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
しかし、これらに限られず、必要とする半導体特性（移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要とする半導体特性を得るために、キャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間結合距離、密度等を適切なものとすることが好ましい。
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしながら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低減することにより移動度を上げることができる。
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ＝１）の酸化物の組成の近傍であるとは、ａ、ｂ、ｃが、（ａ―Ａ）２＋（ｂ―Ｂ）２＋（ｃ―Ｃ）２≦ｒ２、を満たすことをいい、ｒとしては、例えば、０．０５とすればよい。他の酸化物でも同様である。
酸化物半導体は単結晶でも、非単結晶でもよい。後者の場合、アモルファスでも、多結晶でもよい。また、アモルファス中に結晶性を有する部分を含む構造でも、非アモルファスでもよい。
アモルファス状態の酸化物半導体は、比較的容易に平坦な表面を得ることができるため、これを用いてトランジスタを作製した際の界面散乱を低減でき、比較的容易に、比較的高い移動度を得ることができる。
また、結晶性を有する酸化物半導体では、よりバルク内欠陥を低減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
なお、酸化物半導体は非晶質であっても良いが、結晶性を有していても良い。結晶性を有する酸化物半導体としては、ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ：ＣＡＡＣとも呼ぶ）を含む酸化物であっても、トランジスタの信頼性を高めるという効果を得ることができるので、好ましい。
ＣＡＡＣで構成された酸化物半導体膜は、スパッタリング法によっても作製することができる。スパッタリング法によってＣＡＡＣを得るには酸化物半導体膜の堆積初期段階において六方晶の結晶が形成されるようにすることと、当該結晶を種として結晶が成長されるようにすることが肝要である。そのためには、ターゲットと基板の距離を広くとり（例えば、１５０ｍｍ〜２００ｍｍ程度）、基板加熱温度を１００℃〜５００℃、好適には２００℃〜４００℃、さらに好適には２５０℃〜３００℃にすると好ましい。また、これに加えて、成膜時の基板加熱温度よりも高い温度で、堆積された酸化物半導体膜を熱処理することで膜中に含まれるミクロな欠陥や、積層界面の欠陥を修復することができる。
なお、本明細書においては、六方晶の結晶構造は六晶系（Ｃｒｙｓｔａｌ ｆａｍｉｌｙ）におけるものを指し、七晶系（Ｃｒｙｓｔａｌ ｓｙｓｔｅｍ）の三方晶と六方晶を含む。
ＣＡＡＣ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌ）を含む酸化物は、ｃ軸配向し、かつａｂ面、表面または界面の方向から見て三角形状または六角形状の原子配列を有し、ｃ軸においては金属原子が層状または金属原子と酸素原子とが層状に配列しており、ａｂ面においてはａ軸またはｂ軸の向きが異なる（ｃ軸を中心に回転した）結晶を含む酸化物である。ＣＡＡＣについて以下に詳細に説明する。
ＣＡＡＣを含む酸化物とは、広義に、非単結晶であって、そのａｂ面に垂直な方向から見て、三角形、六角形、正三角形または正六角形の原子配列を有し、かつｃ軸方向に垂直な方向から見て、金属原子が層状、または金属原子と酸素原子が層状に配列した相を含む酸化物をいう。
ＣＡＡＣは単結晶ではないが、非晶質のみから形成されているものでもない。また、ＣＡＡＣは結晶化した部分（結晶部分）を含むが、１つの結晶部分と他の結晶部分の境界を明確に判別できないこともある。
ＣＡＡＣに酸素が含まれる場合、酸素の一部は窒素で置換されてもよい。また、ＣＡＡＣを構成する個々の結晶部分のｃ軸は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）に揃っていてもよい。または、ＣＡＡＣを構成する個々の結晶部分のａｂ面の法線は一定の方向（例えば、ＣＡＡＣが形成される基板面、ＣＡＡＣの表面などに垂直な方向）を向いていてもよい。
ＣＡＡＣは、その組成などに応じて、導体であったり、半導体であったり、絶縁体であったりする。また、その組成などに応じて、可視光に対して透明であったり不透明であったりする。
このようなＣＡＡＣの例として、膜状に形成され、膜表面またはＣＡＡＣが形成される基板面に垂直な方向から観察すると三角形または六角形の原子配列が認められ、かつその膜断面を観察すると金属原子または金属原子および酸素原子（または窒素原子）の層状配列が認められる結晶を挙げることもできる。
ＣＡＡＣに含まれる結晶構造の一例について図１５乃至図１７、及び図３２を用いて詳細に説明する。なお、特に断りがない限り、図１５乃至図１７、及び図３２は上方向をｃ軸方向とし、ｃ軸方向と直交する面をａｂ面とする。なお、単に上半分、下半分という場合、ａｂ面を境にした場合の上半分、下半分をいう。また、図１５において丸で囲まれたＯは４配位のＯを示し、二重丸で囲まれたＯは３配位のＯを示す。
図１５（Ａ）に、１個の６配位のＩｎと、Ｉｎに近接の６個の４配位の酸素原子（以下４配位のＯ）と、を有する構造を示す。ここでは、金属原子が１個に対して、近接の酸素原子のみ示した構造を小グループと呼ぶ。図１５（Ａ）の構造は、八面体構造をとるが、簡単のため平面構造で示している。なお、図１５（Ａ）の上半分および下半分にはそれぞれ３個ずつ４配位のＯがある。図１５（Ａ）に示す小グループは電荷が０である。
図１５（Ｂ）に、１個の５配位のＧａと、Ｇａに近接の３個の３配位の酸素原子（以下３配位のＯ）と、Ｇａに近接の２個の４配位のＯと、を有する構造を示す。３配位のＯは、いずれもａｂ面に存在する。図１５（Ｂ）の上半分および下半分にはそれぞれ１個ずつ４配位のＯがある。また、Ｉｎも５配位をとるため、図１５（Ｂ）に示す構造をとりうる。図１５（Ｂ）に示す小グループは電荷が０である。
図１５（Ｃ）に、１個の４配位のＺｎと、Ｚｎに近接の４個の４配位のＯと、を有する構造を示す。図１５（Ｃ）の上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがある。または、図１５（Ｃ）の上半分に３個の４配位のＯがあり、下半分に１個の４配位のＯがあってもよい。図１５（Ｃ）に示す小グループは電荷が０である。
図１５（Ｄ）に、１個の６配位のＳｎと、Ｓｎに近接の６個の４配位のＯと、を有する構造を示す。図１５（Ｄ）の上半分には３個の４配位のＯがあり、下半分には３個の４配位のＯがある。図１５（Ｄ）に示す小グループは電荷が＋１となる。
図１５（Ｅ）に、２個のＺｎを含む小グループを示す。図１５（Ｅ）の上半分には１個の４配位のＯがあり、下半分には１個の４配位のＯがある。図１５（Ｅ）に示す小グループは電荷が−１となる。
ここでは、複数の小グループの集合体を中グループと呼び、複数の中グループの集合体を大グループ（ユニットセルともいう）と呼ぶ。
ここで、これらの小グループ同士が結合する規則について説明する。６配位のＩｎの上半分の３個のＯは、下方向にそれぞれ３個の近接Ｉｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｉｎを有する。５配位のＧａの上半分の１個のＯは下方向に１個の近接Ｇａを有し、下半分の１個のＯは上方向に１個の近接Ｇａを有する。４配位のＺｎの上半分の１個のＯは、下方向に１個の近接Ｚｎを有し、下半分の３個のＯは、上方向にそれぞれ３個の近接Ｚｎを有する。この様に、金属原子の上方向の４配位のＯの数と、そのＯの下方向にある近接金属原子の数は等しく、同様に金属原子の下方向の４配位のＯの数と、そのＯの上方向にある近接金属原子の数は等しい。Ｏは４配位なので、下方向にある近接金属原子の数と、上方向にある近接金属原子の数の和は４になる。従って、金属原子の上方向にある４配位のＯの数と、別の金属原子の下方向にある４配位のＯの数との和が４個のとき、金属原子を有する二種の小グループ同士は結合することができる。例えば、６配位の金属原子（ＩｎまたはＳｎ）が下半分の４配位のＯを介して結合する場合、４配位のＯが３個であるため、５配位の金属原子（ＧａまたはＩｎ）、４配位の金属原子（Ｚｎ）のいずれかと結合することになる。
これらの配位数を有する金属原子は、ｃ軸方向において、４配位のＯを介して結合する。また、このほかにも、層構造の合計の電荷が０となるように複数の小グループが結合して中グループを構成する。
図１６（Ａ）に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。図１６（Ｂ）に、３つの中グループで構成される大グループを示す。なお、図１６（Ｃ）は、図１６（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示す。
図１６（Ａ）においては、簡単のため、３配位のＯは省略し、４配位のＯは個数のみ示し、例えば、Ｓｎの上半分および下半分にはそれぞれ３個ずつ４配位のＯがあることを丸枠の３として示している。同様に、図１６（Ａ）において、Ｉｎの上半分および下半分にはそれぞれ１個ずつ４配位のＯがあり、丸枠の１として示している。また、同様に、図１６（Ａ）において、下半分には１個の４配位のＯがあり、上半分には３個の４配位のＯがあるＺｎと、上半分には１個の４配位のＯがあり、下半分には３個の４配位のＯがあるＺｎとを示している。
図１６（Ａ）において、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＳｎが、４配位のＯが１個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に３個の４配位のＯがあるＺｎと結合し、そのＺｎの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合し、そのＩｎが、上半分に１個の４配位のＯがあるＺｎ２個からなる小グループと結合し、この小グループの下半分の１個の４配位のＯを介して４配位のＯが３個ずつ上半分および下半分にあるＳｎと結合している構成である。この中グループが複数結合して大グループを構成する。
ここで、３配位のＯおよび４配位のＯの場合、結合１本当たりの電荷はそれぞれ−０．６６７、−０．５と考えることができる。例えば、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｓｎ（５配位または６配位）の電荷は、それぞれ＋３、＋２、＋４である。従って、Ｓｎを含む小グループは電荷が＋１となる。そのため、Ｓｎを含む層構造を形成するためには、電荷＋１を打ち消す電荷−１が必要となる。電荷−１をとる構造として、図１５（Ｅ）に示すように、２個のＺｎを含む小グループが挙げられる。例えば、Ｓｎを含む小グループが１個に対し、２個のＺｎを含む小グループが１個あれば、電荷が打ち消されるため、層構造の合計の電荷を０とすることができる。
具体的には、図１６（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の結晶（Ｉｎ２ＳｎＺｎ３Ｏ８）を得ることができる。なお、得られるＩｎ−Ｓｎ−Ｚｎ−Ｏ系の層構造は、Ｉｎ２ＳｎＺｎ２Ｏ７（ＺｎＯ）ｍ（ｍは０または自然数。）とする組成式で表すことができる。
また、このほかにも、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ−Ｏ系酸化物や、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｇａ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系酸化物や、Ｉｎ−Ｈｆ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌａ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ−Ｏ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ−Ｏ系酸化物や、二元系金属の酸化物であるＩｎ−Ｚｎ−Ｏ系酸化物、Ｓｎ−Ｚｎ−Ｏ系酸化物、Ａｌ−Ｚｎ−Ｏ系酸化物、Ｚｎ−Ｍｇ−Ｏ系酸化物、Ｓｎ−Ｍｇ−Ｏ系酸化物、Ｉｎ−Ｍｇ−Ｏ系酸化物や、Ｉｎ−Ｇａ−Ｏ系酸化物などを用いた場合も同様である。
例えば、図１７（Ａ）に、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループのモデル図を示す。
図１７（Ａ）において、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、上から順に４配位のＯが３個ずつ上半分および下半分にあるＩｎが、４配位のＯが１個上半分にあるＺｎと結合し、そのＺｎの下半分の３個の４配位のＯを介して、４配位のＯが１個ずつ上半分および下半分にあるＧａと結合し、そのＧａの下半分の１個の４配位のＯを介して、４配位のＯが３個ずつ上半分および下半分にあるＩｎと結合している構成である。この中グループが複数結合して大グループを構成する。
図１７（Ｂ）に３つの中グループで構成される大グループを示す。なお、図１７（Ｃ）は、図１７（Ｂ）の層構造をｃ軸方向から観察した場合の原子配列を示している。
ここで、Ｉｎ（６配位または５配位）、Ｚｎ（４配位）、Ｇａ（５配位）の電荷は、それぞれ＋３、＋２、＋３であるため、Ｉｎ、ＺｎおよびＧａのいずれかを含む小グループは、電荷が０となる。そのため、これらの小グループの組み合わせであれば中グループの合計の電荷は常に０となる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の層構造を構成する中グループは、図１７（Ａ）に示した中グループに限定されず、Ｉｎ、Ｇａ、Ｚｎの配列が異なる中グループを組み合わせた大グループも取りうる。
具体的には、図１７（Ｂ）に示した大グループが繰り返されることで、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の結晶を得ることができる。なお、得られるＩｎ−Ｇａ−Ｚｎ−Ｏ系の層構造は、ＩｎＧａＯ３（ＺｎＯ）ｎ（ｎは自然数）とする組成式で表すことができる。
ｎ＝１（ＩｎＧａＺｎＯ４）の場合は、例えば、図３２（Ａ）に示す結晶構造を取りうる。なお、図３２（Ａ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
また、ｎ＝２（ＩｎＧａＺｎ２Ｏ５）の場合は、例えば、図３２（Ｂ）に示す結晶構造を取りうる。なお、図３２（Ｂ）に示す結晶構造において、図１５（Ｂ）で説明したように、Ｇａ及びＩｎは５配位をとるため、ＧａがＩｎに置き換わった構造も取りうる。
なお、四元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏには、ＹｂＦｅ２Ｏ４型構造であるＩｎＧａＺｎＯ４や、Ｙｂ２Ｆｅ３Ｏ７型構造であるＩｎ２Ｇａ２ＺｎＯ７等があり、その変形型構造をとりうることが知られている（Ｍ． Ｎａｋａｍｕｒａ， Ｎ． Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ、「Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃」、Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．、１９９１、Ｖｏｌ．９３， ｐ．２９８−３１５）。なお、ＹｂＦｅ２Ｏ４型構造は、Ｙｂを含む層をＡ層としＦｅを含む層をＢ層とすると、ＡＢＢ｜ＡＢＢ｜ＡＢＢ｜の繰り返し構造を有し、その変形構造としては、例えば、ＡＢＢＢ｜ＡＢＢＢ｜の繰り返し構造を挙げることができる。また、Ｙｂ２Ｆｅ３Ｏ７型構造は、ＡＢＢ｜ＡＢ｜ＡＢＢ｜ＡＢ｜の繰り返し構造を有し、その変形構造としては、例えば、ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜ＡＢＢＢ｜ＡＢＢ｜の繰り返し構造を挙げることができる。
ＣＡＡＣは、非晶質の酸化物半導体と比較して、金属と酸素の結合が秩序化している。すなわち、酸化物半導体が非晶質の場合は、個々の金属原子によって酸素原子の配位数が異なることも有り得るが、ＣＡＡＣでは金属原子における酸素原子の配位数はほぼ一定となる。そのため、微視的な酸素の欠損が減少し、水素原子（水素イオンを含む）やアルカリ金属原子の脱着による電荷の移動や不安定性を減少させる効果がある。
従って、ＣＡＡＣで構成された酸化物半導体膜を用いてトランジスタを作製することで、トランジスタへの光照射またはバイアス−熱ストレス（ＢＴ）の付加を行った後に生じる、トランジスタのしきい値電圧の変化量を、低減することができる。よって、安定した電気的特性を有するトランジスタを作製することができる。
導電膜７１９及び導電膜７２０は、ソース電極又はドレイン電極として機能する。
導電膜７１９及び導電膜７２０となる導電膜は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンからから選ばれた元素、又は上述した元素を成分とする合金か、上述した元素を組み合わせた合金膜等が挙げられる。また、アルミニウム、銅などの金属膜の下側もしくは上側にクロム、タンタル、チタン、モリブデン、タングステンなどの高融点金属膜を積層させた構成としても良い。また、アルミニウム又は銅は、耐熱性や腐食性の問題を回避するために、高融点金属材料と組み合わせて用いると良い。高融点金属材料としては、モリブデン、チタン、クロム、タンタル、タングステン、ネオジム、スカンジウム、イットリウム等を用いることができる。
また、導電膜７１９及び導電膜７２０となる導電膜は、単層構造でも、２層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する２層構造、チタン膜と、そのチタン膜上に重ねてアルミニウム膜を積層し、更にその上にチタン膜を成膜する３層構造などが挙げられる。また、Ｃｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、Ｍｏ、は、酸化膜との密着性が高い。よって、下層にＣｕ−Ｍｇ−Ａｌ合金、Ｍｏ−Ｔｉ合金、Ｔｉ、或いはＭｏで構成される導電膜、上層にＣｕで構成される導電膜を積層し、上記積層された導電膜を導電膜７１９及び導電膜７２０に用いることで、酸化膜である絶縁膜と、導電膜７１９及び導電膜７２０との密着性を高めることができる。
また、導電膜７１９及び導電膜７２０となる導電膜としては、導電性の金属酸化物で形成しても良い。導電性の金属酸化物としては酸化インジウム、酸化スズ、酸化亜鉛、酸化インジウム酸化スズ、酸化インジウム酸化亜鉛又は当該金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることができる。
導電膜形成後に加熱処理を行う場合には、この加熱処理に耐える耐熱性を導電膜に持たせることが好ましい。
また、酸化物半導体層７１６と、ソース電極又はドレイン電極として機能する導電膜７１９及び導電膜７２０との間に、ソース領域及びドレイン領域として機能する酸化物導電膜を設けるようにしても良い。酸化物導電膜の材料としては、酸化亜鉛を成分として含むものが好ましく、酸化インジウムを含まないものであることが好ましい。そのような酸化物導電膜として、酸化亜鉛、酸化亜鉛アルミニウム、酸窒化亜鉛アルミニウム、酸化亜鉛ガリウムなどを適用することができる。
ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、酸化物半導体層７１６と導電膜７１９及び導電膜７２０の間の抵抗を下げることができるので、トランジスタの高速動作を実現させることができる。また、ソース領域及びドレイン領域として機能する酸化物導電膜を設けることで、トランジスタの耐圧を高めることができる。
ゲート絶縁膜７２１は、ゲート絶縁膜７０３と同様の材料、同様の積層構造を用いて形成することが可能である。なお、ゲート絶縁膜７２１は、水分や、水素などの不純物を極力含まないことが望ましく、単層の絶縁膜であっても良いし、積層された複数の絶縁膜で構成されていても良い。ゲート絶縁膜７２１に水素が含まれると、その水素が酸化物半導体層７１６へ侵入し、又は水素が酸化物半導体層７１６中の酸素を引き抜き、酸化物半導体層７１６が低抵抗化（ｎ型化）してしまい、寄生チャネルが形成されるおそれがある。よって、ゲート絶縁膜７２１はできるだけ水素を含まない膜になるように、成膜方法に水素を用いないことが重要である。上記ゲート絶縁膜７２１には、バリア性の高い材料を用いるのが望ましい。例えば、バリア性の高い絶縁膜として、窒化珪素膜、窒化酸化珪素膜、窒化アルミニウム膜、又は窒化酸化アルミニウム膜などを用いることができる。複数の積層された絶縁膜を用いる場合、窒素の含有比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を、上記バリア性の高い絶縁膜よりも、酸化物半導体層７１６に近い側に形成する。そして、窒素の含有比率が低い絶縁膜を間に挟んで、導電膜７１９及び導電膜７２０及び酸化物半導体層７１６と重なるように、バリア性の高い絶縁膜を形成する。バリア性の高い絶縁膜を用いることで、酸化物半導体層７１６内、ゲート絶縁膜７２１内、或いは、酸化物半導体層７１６と他の絶縁膜の界面とその近傍に、水分又は水素などの不純物が入り込むのを防ぐことができる。また、酸化物半導体層７１６に接するように窒素の比率が低い酸化珪素膜、酸化窒化珪素膜などの絶縁膜を形成することで、バリア性の高い材料を用いた絶縁膜が直接、酸化物半導体層７１６に接するのを防ぐことができる。
本実施の形態では、スパッタ法で形成された膜厚２００ｎｍの酸化珪素膜上に、スパッタ法で形成された膜厚１００ｎｍの窒化珪素膜を積層させた構造を有する、ゲート絶縁膜７２１を形成する。成膜時の基板温度は、室温以上３００℃以下とすればよく、本実施の形態では１００℃とする。
また、ゲート電極７２２は、ゲート絶縁膜７２１上に導電膜を形成した後、該導電膜をパターニングすることで形成することができる。ゲート電極７２２は、ゲート電極７０７、或いは導電膜７１９及び導電膜７２０と同様の材料を用いて形成することが可能である。
ゲート電極７２２の膜厚は、１０ｎｍ〜４００ｎｍ、好ましくは１００ｎｍ〜２００ｎｍとする。本実施の形態では、タングステンターゲットを用いたスパッタ法により１５０ｎｍのゲート電極用の導電膜を形成した後、該導電膜をエッチングにより所望の形状に加工（パターニング）することで、ゲート電極７２２を形成する。なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。
また、第１のトランジスタ１０１はシングルゲート構造のトランジスタを用いて説明したが、必要に応じて、電気的に接続された複数のゲート電極を有することで、チャネル形成領域を複数有する、マルチゲート構造のトランジスタも形成することができる。
なお、酸化物半導体層７１６に接する絶縁膜（本実施の形態においては、ゲート絶縁膜７２１が該当する。）は、第１３族元素及び酸素を含む絶縁材料を用いるようにしても良い。酸化物半導体材料には第１３族元素を含むものが多く、第１３族元素を含む絶縁材料は酸化物半導体との相性が良く、これを酸化物半導体層に接する絶縁膜に用いることで、酸化物半導体層との界面の状態を良好に保つことができる。
第１３族元素を含む絶縁材料とは、絶縁材料に一又は複数の第１３族元素を含むことを意味する。第１３族元素を含む絶縁材料としては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウム、酸化ガリウムアルミニウムなどがある。ここで、酸化アルミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がアルミニウムの含有量（原子％）以上のものを示す。
例えば、ガリウムを含有する酸化物半導体層に接して絶縁膜を形成する場合に、絶縁膜に酸化ガリウムを含む材料を用いることで酸化物半導体層と絶縁膜の界面特性を良好に保つことができる。例えば、酸化物半導体層と酸化ガリウムを含む絶縁膜とを接して設けることにより、酸化物半導体層と絶縁膜の界面における水素のパイルアップを低減することができる。なお、絶縁膜に酸化物半導体の成分元素と同じ族の元素を用いる場合には、同様の効果を得ることが可能である。例えば、酸化アルミニウムを含む材料を用いて絶縁膜を形成することも有効である。なお、酸化アルミニウムは、水を透過させにくいという特性を有しているため、当該材料を用いることは、酸化物半導体層への水の侵入防止という点においても好ましい。
また、酸化物半導体層７１６に接する絶縁膜は、酸素雰囲気下による熱処理や、酸素ドープなどにより、絶縁材料を化学量論的組成比より酸素が多い状態とすることが好ましい。酸素ドープとは、酸素をバルクに添加することをいう。なお、当該バルクの用語は、酸素を薄膜表面のみでなく薄膜内部に添加することを明確にする趣旨で用いている。また、酸素ドープには、プラズマ化した酸素をバルクに添加する酸素プラズマドープが含まれる。また、酸素ドープは、イオン注入法又はイオンドーピング法を用いて行ってもよい。
例えば、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムの組成をＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化アルミニウムを用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化アルミニウムの組成をＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）とすることができる。
また、酸化物半導体層７１６に接する絶縁膜として酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を用いた場合、酸素雰囲気下による熱処理や、酸素ドープを行うことにより、酸化ガリウムアルミニウム（酸化アルミニウムガリウム）の組成をＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）とすることができる。
酸素ドープ処理を行うことにより、化学量論的組成比より酸素が多い領域を有する絶縁膜を形成することができる。このような領域を備える絶縁膜と酸化物半導体層が接することにより、絶縁膜中の過剰な酸素が酸化物半導体層に供給され、酸化物半導体層中、又は酸化物半導体層と絶縁膜の界面における酸素欠陥を低減し、酸化物半導体層をｉ型化又はｉ型に限りなく近くすることができる。
なお、化学量論的組成比より酸素が多い領域を有する絶縁膜は、酸化物半導体層７１６に接する絶縁膜のうち、上層に位置する絶縁膜又は下層に位置する絶縁膜のうち、どちらか一方のみに用いても良いが、両方の絶縁膜に用いる方が好ましい。化学量論的組成比より酸素が多い領域を有する絶縁膜を、酸化物半導体層７１６に接する絶縁膜の、上層及び下層に位置する絶縁膜に用い、酸化物半導体層７１６を挟む構成とすることで、上記効果をより高めることができる。
また、酸化物半導体層７１６の上層又は下層に用いる絶縁膜は、上層と下層で同じ構成元素を有する絶縁膜としても良いし、異なる構成元素を有する絶縁膜としても良い。例えば、上層と下層とも、組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとしても良いし、上層と下層の一方を組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムとし、他方を組成がＡｌ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化アルミニウムとしても良い。
また、酸化物半導体層７１６に接する絶縁膜は、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。例えば、酸化物半導体層７１６の上層に組成がＧａ２ＯＸ（Ｘ＝３＋α、０＜α＜１）の酸化ガリウムを形成し、その上に組成がＧａＸＡｌ２−ＸＯ３＋α（０＜Ｘ＜２、０＜α＜１）の酸化ガリウムアルミニウム（酸化アルミニウムガリウム）を形成してもよい。なお、酸化物半導体層７１６の下層を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良いし、酸化物半導体層７１６の上層及び下層の両方を、化学量論的組成比より酸素が多い領域を有する絶縁膜の積層としても良い。
以上説明した第１のトランジスタ１０１により、不揮発性の記憶回路１２０を形成することができる。
図５（Ｃ）に、図５（Ｂ）とは異なる第１のトランジスタ１０１の構成を示す。
図５（Ｃ）に示す第１のトランジスタ１０１では、ソース電極及びドレイン電極として機能する導電膜７１９及び導電膜７２０が、酸化物半導体層７１６と絶縁膜７１２及び絶縁膜７１３の間に設けられている。図５（Ｃ）に示す第１のトランジスタ１０１は、絶縁膜７１３を形成した後に導電膜７１９及び導電膜７２０の形成を行い、次いで酸化物半導体層７１６の形成を行うことで、得ることができる。
本実施の形態により、複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置を提供することができる。特に、短時間の電源電圧供給停止により消費電力を抑えることができる記憶装置を提供することができる。
［実施の形態２］
本実施の形態では、実施の形態１とは異なる構造を有した、酸化物半導体トランジスタについて説明する。
図９（Ａ）に示すトランジスタ９０１は、絶縁膜９０２上に形成された、活性層として機能する酸化物半導体層９０３と、酸化物半導体層９０３上に形成されたソース電極９０４及びドレイン電極９０５と、酸化物半導体層９０３、ソース電極９０４及びドレイン電極９０５上のゲート絶縁膜９０６と、ゲート絶縁膜９０６上において酸化物半導体層９０３と重なる位置に設けられたゲート電極９０７とを有する。
図９（Ａ）に示すトランジスタ９０１は、ゲート電極９０７が酸化物半導体層９０３の上に形成されているトップゲート型であり、なおかつ、ソース電極９０４及びドレイン電極９０５が酸化物半導体層９０３の上に形成されているトップコンタクト型である。そして、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５と、ゲート電極９０７とが重なっていない。すなわち、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間には、ゲート絶縁膜９０６の膜厚よりも大きい間隔が設けられている。よって、トランジスタ９０１は、ソース電極９０４及びドレイン電極９０５とゲート電極９０７との間に形成される寄生容量を小さく抑えることができるので、高速動作を実現することができる。
また、酸化物半導体層９０３は、ゲート電極９０７が形成された後に酸化物半導体層９０３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９０８を有する。また、酸化物半導体層９０３のうち、ゲート絶縁膜９０６を間に挟んでゲート電極９０７と重なる領域がチャネル形成領域９０９である。酸化物半導体層９０３では、一対の高濃度領域９０８の間にチャネル形成領域９０９が設けられている。高濃度領域９０８を形成するためのドーパントの添加は、イオン注入法を用いることができる。ドーパントは、例えばヘリウム、アルゴン、キセノンなどの希ガスや、窒素、リン、ヒ素、アンチモンなどの１５族原子などを用いることができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９０８は、酸化物半導体層９０３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９０８を酸化物半導体層９０３に設けることで、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９０３に用いた場合、窒素を添加した後、３００℃以上６００℃以下で１時間程度加熱処理を施すことにより、高濃度領域９０８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９０８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９０８の導電性を高め、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９０４とドレイン電極９０５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９０８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９０３は、ＣＡＡＣで構成されていても良い。酸化物半導体層９０３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体層９０３の導電率を高めることができるので、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることができる。
そして、ソース電極９０４とドレイン電極９０５の間の抵抗を下げることで、トランジスタ９０１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９０１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図９（Ｂ）に示すトランジスタ９１１は、絶縁膜９１２上に形成されたソース電極９１４及びドレイン電極９１５と、ソース電極９１４及びドレイン電極９１５上に形成された活性層として機能する酸化物半導体層９１３と、酸化物半導体層９１３、ソース電極９１４及びドレイン電極９１５上のゲート絶縁膜９１６と、ゲート絶縁膜９１６上において酸化物半導体層９１３と重なる位置に設けられたゲート電極９１７とを有する。
図９（Ｂ）に示すトランジスタ９１１は、ゲート電極９１７が酸化物半導体層９１３の上に形成されているトップゲート型であり、なおかつ、ソース電極９１４及びドレイン電極９１５が酸化物半導体層９１３の下に形成されているボトムコンタクト型である。そして、トランジスタ９１１は、トランジスタ９０１と同様に、ソース電極９１４及びドレイン電極９１５と、ゲート電極９１７とが重なっていないので、ソース電極９１４及びドレイン電極９１５とゲート電極９１７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９１３は、ゲート電極９１７が形成された後に酸化物半導体層９１３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９１８を有する。また、酸化物半導体層９１３のうち、ゲート絶縁膜９１６を間に挟んでゲート電極９１７と重なる領域がチャネル形成領域９１９である。酸化物半導体層９１３では、一対の高濃度領域９１８の間にチャネル形成領域９１９が設けられている。
高濃度領域９１８は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９１８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９１８は、酸化物半導体層９１３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９１８を酸化物半導体層９１３に設けることで、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９１３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９１８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。高濃度領域９１８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９１８の導電性を高め、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９１４とドレイン電極９１５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９１８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９１３は、ＣＡＡＣで構成されていても良い。酸化物半導体層９１３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体層９１３の導電率を高めることができるので、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることができる。
そして、ソース電極９１４とドレイン電極９１５の間の抵抗を下げることで、トランジスタ９１１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９１１の微細化により、当該トランジスタを用いた記憶素子の占める面積を縮小化し、単位面積あたりの記憶容量を高めることができる。
図９（Ｃ）に示すトランジスタ９２１は、絶縁膜９２２上に形成された、活性層として機能する酸化物半導体層９２３と、酸化物半導体層９２３上に形成されたソース電極９２４及びドレイン電極９２５と、酸化物半導体層９２３、ソース電極９２４及びドレイン電極９２５上のゲート絶縁膜９２６と、ゲート絶縁膜９２６上において酸化物半導体層９２３と重なる位置に設けられたゲート電極９２７とを有する。さらに、トランジスタ９２１は、ゲート電極９２７の側部に設けられた、絶縁膜で形成されたサイドウォール９３０を有する。
図９（Ｃ）に示すトランジスタ９２１は、ゲート電極９２７が酸化物半導体層９２３の上に形成されているトップゲート型であり、なおかつ、ソース電極９２４及びドレイン電極９２５が酸化物半導体層９２３の上に形成されているトップコンタクト型である。そして、トランジスタ９２１は、トランジスタ９０１と同様に、ソース電極９２４及びドレイン電極９２５と、ゲート電極９２７とが重なっていないので、ソース電極９２４及びドレイン電極９２５とゲート電極９２７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９２３は、ゲート電極９２７が形成された後に酸化物半導体層９２３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９２８と、一対の低濃度領域９２９とを有する。また、酸化物半導体層９２３のうち、ゲート絶縁膜９２６を間に挟んでゲート電極９２７と重なる領域がチャネル形成領域９３１である。酸化物半導体層９２３では、一対の高濃度領域９２８の間に一対の低濃度領域９２９が設けられ、一対の低濃度領域９２９の間にチャネル形成領域９３１が設けられている。そして、一対の低濃度領域９２９は、酸化物半導体層９２３中の、ゲート絶縁膜９２６を間に挟んでサイドウォール９３０と重なる領域に設けられている。
高濃度領域９２８及び低濃度領域９２９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９２８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９２９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９２８は、酸化物半導体層９２３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９２８を酸化物半導体層９２３に設けることで、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。また、低濃度領域９２９をチャネル形成領域９３１と高濃度領域９２８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９２３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９２８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９２９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９２８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９２８の導電性を高め、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９２４とドレイン電極９２５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９２８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９２３は、ＣＡＡＣで構成されていても良い。酸化物半導体層９２３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体層９２３の導電率を高めることができるので、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることができる。
そして、ソース電極９２４とドレイン電極９２５の間の抵抗を下げることで、トランジスタ９２１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９２１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
図９（Ｄ）に示すトランジスタ９４１は、絶縁膜９４２上に形成されたソース電極９４４及びドレイン電極９４５と、ソース電極９４４及びドレイン電極９４５上に形成された活性層として機能する酸化物半導体層９４３と、酸化物半導体層９４３、ソース電極９４４及びドレイン電極９４５上のゲート絶縁膜９４６と、ゲート絶縁膜９４６上において酸化物半導体層９４３と重なる位置に設けられたゲート電極９４７とを有する。さらに、トランジスタ９４１は、ゲート電極９４７の側部に設けられた、絶縁膜で形成されたサイドウォール９５０を有する。
図９（Ｄ）に示すトランジスタ９４１は、ゲート電極９４７が酸化物半導体層９４３の上に形成されているトップゲート型であり、なおかつ、ソース電極９４４及びドレイン電極９４５が酸化物半導体層９４３の下に形成されているボトムコンタクト型である。そして、トランジスタ９４１は、トランジスタ９０１と同様に、ソース電極９４４及びドレイン電極９４５と、ゲート電極９４７とが重なっていないので、ソース電極９４４及びドレイン電極９４５とゲート電極９４７との間に形成される寄生容量を小さく抑えることができ、高速動作を実現することができる。
また、酸化物半導体層９４３は、ゲート電極９４７が形成された後に酸化物半導体層９４３にｎ型の導電性を付与するドーパントを添加することで得られる、一対の高濃度領域９４８と、一対の低濃度領域９４９とを有する。また、酸化物半導体層９４３のうち、ゲート絶縁膜９４６を間に挟んでゲート電極９４７と重なる領域がチャネル形成領域９５１である。酸化物半導体層９４３では、一対の高濃度領域９４８の間に一対の低濃度領域９４９が設けられ、一対の低濃度領域９４９の間にチャネル形成領域９５１が設けられている。そして、一対の低濃度領域９４９は、酸化物半導体層９４３中の、ゲート絶縁膜９４６を間に挟んでサイドウォール９５０と重なる領域に設けられている。
高濃度領域９４８及び低濃度領域９４９は、上述した、トランジスタ９０１が有する高濃度領域９０８の場合と同様に、イオン注入法を用いて形成することができる。そして、高濃度領域９４８を形成するためのドーパントの種類については、高濃度領域９０８の場合を参照することができる。
例えば、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度は、５×１０１９／ｃｍ３以上１×１０２２／ｃｍ３以下であることが望ましい。また、例えば、窒素をドーパントとして用いた場合、低濃度領域９４９中の窒素原子の濃度は、５×１０１８／ｃｍ３以上５×１０１９／ｃｍ３未満であることが望ましい。
ｎ型の導電性を付与するドーパントが添加されている高濃度領域９４８は、酸化物半導体層９４３中の他の領域に比べて導電性が高くなる。よって、高濃度領域９４８を酸化物半導体層９４３に設けることで、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。また、低濃度領域９４９をチャネル形成領域９５１と高濃度領域９４８の間に設けることで、短チャネル効果による閾値電圧のマイナスシフトを軽減することができる。
また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体を酸化物半導体層９４３に用いた場合、窒素を添加した後、３００℃以上６００℃以下程度で加熱処理を施すことにより、高濃度領域９４８中の酸化物半導体はウルツ鉱型の結晶構造を有するようになる。またさらに、低濃度領域９４９も、窒素の濃度によっては、上記加熱処理によりウルツ鉱型の結晶構造を有する場合もある。高濃度領域９４８中の酸化物半導体がウルツ鉱型の結晶構造を有することで、さらに高濃度領域９４８の導電性を高め、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。なお、ウルツ鉱型の結晶構造を有する酸化物半導体を形成して、ソース電極９４４とドレイン電極９４５の間の抵抗を効果的に下げるためには、窒素をドーパントとして用いた場合、高濃度領域９４８中の窒素原子の濃度を、１×１０２０／ｃｍ３以上７ａｔｏｍｓ％以下とすることが望ましい。しかし、窒素原子が上記範囲よりも低い濃度であっても、ウルツ鉱型の結晶構造を有する酸化物半導体が得られる場合もある。
また、酸化物半導体層９４３は、ＣＡＡＣで構成されていても良い。酸化物半導体層９４３がＣＡＡＣで構成されている場合、非晶質の場合に比べて酸化物半導体層９４３の導電率を高めることができるので、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることができる。
そして、ソース電極９４４とドレイン電極９４５の間の抵抗を下げることで、トランジスタ９４１の微細化を進めても、高いオン電流と、高速動作を確保することができる。また、トランジスタ９４１の微細化により、当該トランジスタを用いたメモリセルの占める面積を縮小化し、セルアレイの単位面積あたりの記憶容量を高めることができる。
なお、酸化物半導体を用いたトランジスタにおいて、ソース領域またはドレイン領域として機能する高濃度領域をセルフアラインプロセスにて作製する方法の一つとして、酸化物半導体層の表面を露出させて、アルゴンプラズマ処理をおこない、酸化物半導体層のプラズマにさらされた領域の抵抗率を低下させる方法が開示されている（Ｓ． Ｊｅｏｎ ｅｔ ａｌ． ”１８０ｎｍ Ｇａｔｅ Ｌｅｎｇｔｈ Ａｍｏｒｐｈｏｕｓ ＩｎＧａＺｎＯ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｉｍａｇｅ Ｓｅｎｓｏｒ Ａｐｐｌｉｃａｔｉｏｎｓ”， ＩＥＤＭ Ｔｅｃｈ． Ｄｉｇ．， ｐｐ．５０４−５０７， ２０１０．）。
しかしながら、上記作製方法では、ゲート絶縁膜を形成した後に、ソース領域またはドレイン領域となるべき部分を露出するべく、ゲート絶縁膜を部分的に除去する必要がある。よって、ゲート絶縁膜が除去される際に、下層の酸化物半導体層も部分的にオーバーエッチングされ、ソース領域またはドレイン領域となるべき部分の膜厚が小さくなってしまう。その結果、ソース領域またはドレイン領域の抵抗が増加し、また、オーバーエッチングによるトランジスタの特性不良が起こりやすくなる。
トランジスタの微細化を進めるには、加工精度の高いドライエッチング法を採用する必要がある。しかし、上記オーバーエッチングは、酸化物半導体層とゲート絶縁膜の選択比が十分に確保できないドライエッチング法を採用する場合に、顕著に起こりやすい。
例えば、酸化物半導体層が十分な厚さであればオーバーエッチングも問題にはならないが、チャネル長を２００ｎｍ以下とする場合には、短チャネル効果を防止する上で、チャネル形成領域となる部分の酸化物半導体層の厚さは２０ｎｍ以下、好ましくは１０ｎｍ以下であることが求められる。そのような薄い酸化物半導体層を扱う場合には、酸化物半導体層のオーバーエッチングは、上述したような、ソース領域またはドレイン領域の抵抗が増加、トランジスタの特性不良を生じさせるため、好ましくない。
しかし、開示される発明の一態様のように、酸化物半導体層へのドーパントの添加を、酸化物半導体層を露出させず、ゲート絶縁膜を残したまま行うことで、酸化物半導体層のオーバーエッチングを防ぎ、酸化物半導体層への過剰なダメージを軽減することができる。また、加えて、酸化物半導体層とゲート絶縁膜の界面も清浄に保たれる。従って、トランジスタの特性及び信頼性を高めることができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態３］
本実施の形態では、記憶装置の構造の一形態について説明する。
図１０及び図１１は、記憶装置の断面図である。図１０及び図１１に示す記憶装置は上部に、多層に形成された複数の記憶素子を有し、下部に論理回路３００４を有する。複数の記憶素子のうち、記憶素子３１７０ａと、記憶素子３１７０ｂを代表で示す。記憶素子３１７０ａ及び記憶素子３１７０ｂとしては、例えば、上述した実施の形態において説明した記憶回路１２０と同様の構成とすることもできる。
なお、記憶素子３１７０ａに含まれるトランジスタ３１７１ａを代表で示す。記憶素子３１７０ｂに含まれるトランジスタ３１７１ｂを代表で示す。トランジスタ３１７１ａ及びトランジスタ３１７１ｂは、酸化物半導体層にチャネル形成領域を有する。トランジスタ３１７１ａ及びトランジスタ３１７１ｂのいずれか一方、或いは両方を、上述した第１のトランジスタ１０１として用いる。
なお図１０及び図１１に示すトランジスタ３１７１ａ及びトランジスタ３１７１ｂは、図９（Ａ）に示すトランジスタ９０１と同様の構造であるが、これに限定されない。図１０及び図１１に示すトランジスタ３１７１ａ及びトランジスタ３１７１ｂの構造として、図５（Ｂ）に示す第１のトランジスタ１０１、図５（Ｃ）に示す第１のトランジスタ１０１、図９（Ｂ）に示すトランジスタ９１１、図９（Ｃ）に示すトランジスタ９２１、図９（Ｄ）に示すトランジスタ９４１それぞれの構造のいずれかと同様にしてもよい。酸化物半導体層にチャネル形成領域が形成されるトランジスタの構成については、上述の実施の形態において説明した構成と同様であるため、説明は省略する。
トランジスタ３１７１ａのソース電極及びドレイン電極と同じ層に形成された電極３５０１ａは、電極３５０２ａによって、電極３００３ａと電気的に接続されている。トランジスタ３１７１ｂのソース電極及びドレイン電極と同じ層に形成された電極３５０１ｃは、電極３５０２ｃによって、電極３００３ｃと電気的に接続されている。
また、論理回路３００４は、酸化物半導体以外の半導体材料をチャネル形成領域として用いたトランジスタ３００１を有する。トランジスタ３００１は、半導体材料（例えば、シリコンなど）を含む基板３０００に素子分離絶縁膜３１０６を設け、素子分離絶縁膜３１０６に囲まれた領域にチャネル形成領域となる領域を形成することによって得られるトランジスタとすることができる。なお、トランジスタ３００１は、絶縁表面上に形成されたシリコン膜等の半導体膜や、ＳＯＩ基板のシリコン膜にチャネル形成領域が形成されるトランジスタであってもよい。トランジスタ３００１の構成については、公知の構成を用いることが可能であるため、説明は省略する。
トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａ及び配線３１００ｂが形成されている。配線３１００ａとトランジスタ３００１が形成された層との間には、絶縁膜３１４０ａが設けられ、配線３１００ａと配線３１００ｂとの間には、絶縁膜３１４１ａが設けられ、配線３１００ｂとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４２ａが設けられている。
同様に、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃ及び配線３１００ｄが形成されている。配線３１００ｃとトランジスタ３１７１ａが形成された層との間には、絶縁膜３１４０ｂが設けられ、配線３１００ｃと配線３１００ｄとの間には、絶縁膜３１４１ｂが設けられ、配線３１００ｄとトランジスタ３１７１ｂが形成された層との間には、絶縁膜３１４２ｂが設けられている。
絶縁膜３１４０ａ、絶縁膜３１４１ａ、絶縁膜３１４２ａ、絶縁膜３１４０ｂ、絶縁膜３１４１ｂ、絶縁膜３１４２ｂは、層間絶縁膜として機能し、その表面は平坦化された構成とすることができる。
配線３１００ａ、配線３１００ｂ、配線３１００ｃ、配線３１００ｄによって、記憶素子間の電気的接続や、論理回路３００４と記憶素子との電気的接続等を行うことができる。
論理回路３００４に含まれる電極３３０３は、上部に設けられた回路と電気的に接続することができる。
例えば、図１０に示すように、電極３５０５によって電極３３０３は配線３１００ａと電気的に接続することができる。配線３１００ａは、電極３５０３ａによって電極３５０１ｂと電気的に接続することができる。こうして、配線３１００ａ及び電極３３０３を、トランジスタ３１７１ａのソースまたはドレインと電気的に接続することができる。また、電極３５０１ｂは、電極３５０２ｂによって、電極３００３ｂと電気的に接続することができる。電極３００３ｂは、電極３５０３ｂによって配線３１００ｃと電気的に接続することができる。
図１０では、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａを介して行われる例を示したがこれに限定されない。電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ｂを介して行われてもよいし、配線３１００ａと配線３１００ｂの両方を介して行われてもよい。また、図１１に示すように、電極３３０３とトランジスタ３１７１ａとの電気的接続は、配線３１００ａも配線３１００ｂも介さず行われてもよい。図１１では、電極３３０３は、電極３５０３によって、電極３００３ｂと電気的に接続されている。電極３００３ｂは、トランジスタ３１７１ａのソースまたはドレインと電気的に接続される。こうして、電極３３０３とトランジスタ３１７１ａとの電気的接続をとることができる。
なお、図１０及び図１１では、２つの記憶素子（記憶素子３１７０ａと、記憶素子３１７０ｂ）が積層された構成を例として示したが、積層する記憶素子の数はこれに限定されない。
また、図１０及び図１１では、トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間には、配線３１００ａが形成された配線層と、配線３１００ｂが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ａが形成された層と、トランジスタ３００１が形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
また、図１０及び図１１では、トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間には、配線３１００ｃが形成された配線層と、配線３１００ｄが形成された配線層との、２つの配線層が設けられた構成を示したがこれに限定されない。トランジスタ３１７１ｂが形成された層と、トランジスタ３１７１ａが形成された層との間に、１つの配線層が設けられていてもよいし、３つ以上の配線層が設けられていてもよい。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態４］
本実施の形態では、実施の形態１で示した記憶装置１３０又は記憶装置１００を複数用いた記憶装置の構成について説明する。
図１２（Ａ）に、本実施の形態における記憶装置の構成を一例として示す。図１２（Ａ）に示す記憶装置４００は、スイッチング素子４０１と、記憶素子４０２を複数有する記憶素子群４０３とを有している。具体的に、各記憶素子４０２には、実施の形態１に記載されている構成を有する記憶装置１００又は記憶装置１３０を用いることができる。記憶素子群４０３が有する各記憶素子４０２には、スイッチング素子４０１を介して、高電源電位である電源電圧Ｖｘが供給されている。さらに、記憶素子群４０３が有する各記憶素子４０２には、データ信号Ｄの電位と、低電源電位（例えば接地電位ＧＮＤ）の電位が与えられている。
図１２（Ａ）では、スイッチング素子４０１として、トランジスタを用いており、該トランジスタは、そのゲート電極に与えられる制御信号ＳｉｇＡによりスイッチングが制御される。
なお、図１２（Ａ）では、スイッチング素子４０１がトランジスタを一つだけ有する構成を示しているが、開示される発明の一様態はこの構成に限定されない。開示される発明の一態様では、スイッチング素子４０１が、トランジスタを複数有していても良い。スイッチング素子４０１が、スイッチング素子として機能するトランジスタを複数有している場合、上記複数のトランジスタは並列に電気的に接続されていても良いし、直列に電気的に接続されていても良いし、直列と並列が組み合わされて電気的に接続されていても良い。
また、図１２（Ａ）では、スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、高電源電位である電源電圧Ｖｘの供給が制御されているが、スイッチング素子４０１により、低電源電位（例えば接地電位ＧＮＤ）の供給が制御されていても良い。図１２（Ｂ）に、記憶素子群４０３が有する各記憶素子４０２に、スイッチング素子４０１を介して、低電源電位（例えば接地電位ＧＮＤ）が供給されている記憶装置４１０を示す。図１２（Ｂ）に示す記憶装置４１０では、スイッチング素子４０１により、記憶素子群４０３が有する各記憶素子４０２への、低電源電位（例えば接地電位ＧＮＤ）の供給を制御することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態５］
本実施の形態では、上述の実施の形態で示した記憶装置を用いた信号処理回路の構成について説明する。
図１３に、本実施の形態の信号処理回路の一例を示す。信号処理回路は、一または複数の演算回路と、一または複数の記憶装置とを少なくとも有する。具体的に、図１３に示す信号処理回路１５０は、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６、電源制御回路１５７を有する。
演算回路１５１、演算回路１５２は、単純な論理演算を行う論理回路をはじめ、加算器、乗算器、さらには各種演算回路などを含む。そして、記憶装置１５３は、演算回路１５１における演算処理の際に、データを一時的に保持するレジスタとして機能する。記憶装置１５４は、演算回路１５２における演算処理の際に、データを一時的に保持するレジスタとして機能する。
また、記憶装置１５５はメインメモリとして用いることができ、制御装置１５６が実行するプログラムをデータとして記憶する、或いは演算回路１５１、演算回路１５２からのデータを記憶することができる。
制御装置１５６は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５の動作を統括的に制御する回路である。なお、図１３では、制御装置１５６が信号処理回路１５０の一部である構成を示しているが、制御装置１５６は信号処理回路１５０の外部に設けられていても良い。
実施の形態１で示した記憶装置１３０又は記憶装置１００や、実施の形態４で示した記憶装置４００又は記憶装置４１０を、記憶装置１５３、記憶装置１５４、記憶装置１５５に用いることで、記憶装置１５３、記憶装置１５４、記憶装置１５５への電源電圧の供給を停止しても、データを保持することができる。よって、信号処理回路１５０全体への電源電圧の供給を停止し、消費電力を抑えることができる。或いは、記憶装置１５３、記憶装置１５４、または記憶装置１５５のいずれか一つまたは複数への電源電圧の供給を停止し、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
また、記憶装置への電源電圧の供給が停止されるのに合わせて、当該記憶装置とデータのやり取りを行う演算回路または制御回路への、電源電圧の供給を停止するようにしても良い。例えば、演算回路１５１と記憶装置１５３において、動作が行われない場合、演算回路１５１及び記憶装置１５３への電源電圧の供給を停止するようにしても良い。
また、電源制御回路１５７は、信号処理回路１５０が有する演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６へ供給する電源電圧の大きさを制御する。そして、電源電圧の供給を停止する場合、電源電圧の供給を停止するためのスイッチング素子は、電源制御回路１５７に設けられていても良いし、演算回路１５１、演算回路１５２、記憶装置１５３、記憶装置１５４、記憶装置１５５、制御装置１５６のそれぞれに設けられていても良い。後者の場合、電源制御回路１５７は、必ずしも本実施の形態の信号処理回路に設ける必要はない。
なお、メインメモリである記憶装置１５５と、演算回路１５１、演算回路１５２、制御装置１５６の間に、キャッシュメモリとして機能する記憶装置を設けても良い。キャッシュメモリを設けることで、低速なメインメモリへのアクセスを減らして演算処理などの信号処理を高速化させることができる。キャッシュメモリとして機能する記憶装置にも、上述した記憶素子を用いることで、信号処理回路１５０の消費電力を抑えることができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態６］
本実施の形態では、開示される発明の一態様に係る信号処理回路の一つである、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ（中央処理装置、又は中央演算処理装置））の構成について説明する。
図１４に、本実施の形態のＣＰＵの構成を示す。図１４に示すＣＰＵは、基板９９００上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９及びＲＯＭ・Ｉ／Ｆ９９２０は、別チップに設けても良い。勿論、図１４に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。
Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力される。
ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ９９０６の読み出しや書き込みを行なう。
またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。
本実施の形態のＣＰＵでは、Ｒｅｇｉｓｔｅｒ９９０６に、上記実施の形態で示した構成を有する記憶装置が設けられている。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い、Ｒｅｇｉｓｔｅｒ９９０６が有する記憶装置において、記憶回路１２０によるデータの保持を行うか、記憶回路１２１によるデータの保持を行うかを選択する。位相反転素子の帰還ループによるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶装置への電源電圧の供給が行われる。保持容量におけるデータの保持が選択されている場合、Ｒｅｇｉｓｔｅｒ９９０６内の記憶装置への電源電圧の供給を停止することができる。電源停止に関しては、図１２に示すように、記憶素子群と、高電源電位または低電源電位の与えられているノード間に、スイッチング素子を設けることにより行うことができる。
この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合においてもデータを保持することが可能であり、消費電力の低減を行うことができる。具体的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を低減することができる。
本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用可能である。
本実施の形態は、他の実施の形態と組み合わせて実施することが可能である。
［実施の形態７］
開示される発明の一態様に係る信号処理回路を用いることで、消費電力の低い電子機器を提供することが可能である。特に電力の供給を常時受けることが困難な携帯用の電子機器の場合、開示される発明の一態様に係る消費電力の低い信号処理回路をその構成要素に追加することにより、連続使用時間が長くなるといったメリットが得られる。また、オフ電流が低いトランジスタを用いることで、オフ電流の高さをカバーするための冗長な回路設計が不要となるため、信号処理回路の集積度を高めることができ、信号処理回路を高機能化させることができる。
開示される発明の一態様に係る信号処理回路は、表示装置、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、開示される発明の一態様に係る信号処理回路を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
開示される発明の一態様に係る信号処理回路を、携帯電話、スマートフォン、電子書籍などの携帯用の電子機器に応用した場合について説明する。
図６は、携帯用の電子機器のブロック図である。図６に示す携帯用の電子機器はＲＦ回路４２１、アナログベースバンド回路４２２、デジタルベースバンド回路４２３、バッテリー４２４、電源回路４２５、アプリケーションプロセッサ４２６、フラッシュメモリ４３０、ディスプレイコントローラ４３１、メモリ回路４３２、ディスプレイ４３３、タッチセンサ４３９、音声回路４３７、キーボード４３８などより構成されている。ディスプレイ４３３は表示部４３４、ソースドライバ４３５、ゲートドライバ４３６によって構成されている。アプリケーションプロセッサ４２６はＣＰＵ４２７、ＤＳＰ４２８、インターフェース４２９を有している。ＣＰＵ４２７に上記実施の形態で示した信号処理回路を採用することによって、消費電力を低減することができる。また、一般的にメモリ回路４３２はＳＲＡＭまたはＤＲＡＭで構成されているが、メモリ回路４３２に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図７に、メモリ回路４３２の構成をブロック図で示す。メモリ回路４３２は、記憶装置４４２、記憶装置４４３、スイッチ４４４、スイッチ４４５、及びメモリコントローラ４４１を有している。
まず、ある画像データが、携帯用の電子機器において受信されるか、またはアプリケーションプロセッサ４２６によって形成される。この画像データは、スイッチ４４４を介して記憶装置４４２に記憶される。そして、スイッチ４４４を介して出力された画像データは、ディスプレイコントローラ４３１を介してディスプレイ４３３に送られる。ディスプレイ４３３が、画像データを用いて画像の表示を行う。
静止画のように、表示される画像に変更がなければ、通常３０Ｈｚ〜６０Ｈｚ程度の周期で、記憶装置４４２から読み出された画像データが、スイッチ４４５を介して、ディスプレイコントローラ４３１に送られ続ける。ユーザーが画面に表示されている画像を書き換える操作を行ったとき、アプリケーションプロセッサ４２６は、新たな画像データを形成し、その画像データはスイッチ４４４を介して記憶装置４４３に記憶される。こ新たな画像データの記憶装置４４３への記憶が行われている間にも、記憶装置４４２からスイッチ４４５を介して定期的に画像データが読み出される。
記憶装置４４３への新たな画像データの記憶が完了すると、次のフレーム期間より、記憶装置４４３に記憶された新しい画像データが読み出され、スイッチ４４５、ディスプレイコントローラ４３１を介して、ディスプレイ４３３に上記画像データが送られる。ディスプレイ４３３では、送られてきた新しい画像データを用いて、画像の表示を行う。
この画像データの読み出しは、さらに次の新しい画像データが記憶装置４４２に記憶されるまで、継続される。このように、記憶装置４４２、記憶装置４４３が交互に画像データの書き込みと読み出しを行い、ディスプレイ４３３は画像の表示を行う。
記憶装置４４２、記憶装置４４３はそれぞれ別の記憶装置には限定されず、１つの記憶装置が有するメモリ領域を、分割して使用してもよい。これらの記憶装置に上記実施の形態で示した記憶装置を採用することによって、消費電力を低減することが可能になる。
図８は電子書籍のブロック図である。電子書籍はバッテリー４５１、電源回路４５２、マイクロプロセッサ４５３、フラッシュメモリ４５４、音声回路４５５、キーボード４５６、メモリ回路４５７、タッチパネル４５８、ディスプレイ４５９、ディスプレイコントローラ４６０によって構成される。上記実施の形態で示した信号処理回路をマイクロプロセッサ４５３に採用することで、消費電力を低減することが可能になる。また、上記実施の形態で示した記憶装置をメモリ回路４５７に採用することで、消費電力を低減することが可能になる。
例えば、ユーザーが、書籍データ中の特定の箇所において、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどにより、当該箇所とそれ以外の箇所との違いを明確にするハイライト機能を利用する場合、書籍データのうちユーザーが指定した箇所のデータを記憶する必要がある。メモリ回路４５７は、上記データを一時的に記憶する機能を持つ。なお、上記データを長期に渡って保存する場合には、フラッシュメモリ４５４に上記データをコピーしておいても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態８］
酸化物半導体に限らず、実際に測定される絶縁ゲート型トランジスタの電界効果移動度は、さまざまな理由によって本来の移動度よりも低くなる。移動度を低下させる要因としては半導体内部の欠陥や半導体と絶縁膜との界面の欠陥があるが、Ｌｅｖｉｎｓｏｎモデルを用いると、半導体内部に欠陥がないと仮定した場合の電界効果移動度を理論的に導き出せる。そこで、本実施の形態では、半導体内部に欠陥がない理想的な酸化物半導体の電界効果移動度を理論的に導き出すとともに、このような酸化物半導体を用いて微細なトランジスタを作製した場合の特性の計算結果を示す。
半導体本来の移動度をμ０、測定される電界効果移動度をμとし、半導体中に何らかのポテンシャル障壁（粒界等）が存在すると仮定すると、電界効果移動度μは以下の式で表現できる。
ここで、Ｅはポテンシャル障壁の高さであり、ｋがボルツマン定数、Ｔは絶対温度である。また、ポテンシャル障壁が欠陥に由来すると仮定すると、Ｌｅｖｉｎｓｏｎモデルでは、以下の式で表現できる。
ここで、ｅは電気素量、Ｎはチャネル内の単位面積当たりの平均欠陥密度、εは半導体の誘電率、ｎは単位面積当たりのチャネルに含まれるキャリア数、Ｃｏｘは単位面積当たりの容量、Ｖｇはゲート電圧、ｔはチャネルの厚さである。なお、厚さ３０ｎｍ以下の半導体層であれば、チャネルの厚さは半導体層の厚さと同一として差し支えない。
線形領域におけるドレイン電流Ｉｄは、以下の式で表現できる。
ここで、Ｌはチャネル長、Ｗはチャネル幅であり、ここでは、Ｌ＝Ｗ＝１０μｍである。また、Ｖｄはドレイン電圧（ソースとドレイン間の電圧）である。上式の両辺をＶｇで割り、更に両辺の対数を取ると、以下のようになる。
数５の右辺はＶｇの関数である。この式からわかるように、縦軸をｌｎ（Ｉｄ／Ｖｇ）、横軸を１／Ｖｇとして実測値をプロットして得られるグラフの直線の傾きから欠陥密度Ｎが求められる。すなわち、トランジスタのＩｄ―Ｖｇ特性から、欠陥密度を評価できる。酸化物半導体としては、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）の比率が、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のものでは欠陥密度Ｎは１×１０１２／ｃｍ２程度である。
このようにして求めた欠陥密度等をもとに数２および数３よりμ０＝１２０ｃｍ２／Ｖｓが導出される。欠陥のあるＩｎ−Ｓｎ−Ｚｎ酸化物で測定される移動度は４０ｃｍ２／Ｖｓ程度である。しかし、半導体内部および半導体と絶縁層との界面の欠陥が無い酸化物半導体の移動度μ０は１２０ｃｍ２／Ｖｓとなると予想できる。
ただし、半導体内部に欠陥がなくても、チャネルとゲート絶縁膜との界面での散乱によってトランジスタの輸送特性は影響を受ける。すなわち、ゲート絶縁膜界面からｘだけ離れた場所における移動度μ１は、以下の式で表現できる。
ここで、Ｄはゲート方向の電界、Ｂ、Ｇは定数である。Ｂ及びＧは、実際の測定結果より求めることができ、上記の測定結果からは、Ｂ＝４．７５×１０７ｃｍ／ｓ、Ｇ＝１０ｎｍ（界面散乱が及ぶ深さ）である。Ｄが増加する（すなわち、ゲート電圧が高くなる）と数６の第２項が増加するため、移動度μ１は低下することがわかる。
半導体内部の欠陥が無い理想的な酸化物半導体をチャネルに用いたトランジスタの移動度μ２を計算した結果を図１８に示す。なお、計算にはシノプシス社製ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用し、酸化物半導体のバンドギャップ、電子親和力、比誘電率、厚さをそれぞれ、２．８電子ボルト、４．７電子ボルト、１５、１５ｎｍとした。これらの値は、スパッタリング法により形成された薄膜を測定して得られたものである。
さらに、ゲート、ソース、ドレインの仕事関数をそれぞれ、５．５電子ボルト、４．６電子ボルト、４．６電子ボルトとした。また、ゲート絶縁膜の厚さは１００ｎｍ、比誘電率は４．１とした。チャネル長及びチャネル幅はともに１０μｍ、ドレイン電圧Ｖｄは０．１Ｖである。
図１８で示されるように、ゲート電圧Ｖｇが１Ｖ強で移動度１００ｃｍ２／Ｖｓ以上のピークをつけるが、ゲート電圧がさらに高くなると、界面散乱が大きくなり、移動度が低下する。なお、界面散乱を低減するためには、半導体層表面を原子レベルで平坦にすること（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｆｌａｔｎｅｓｓ）が望ましい。
このような移動度を有する酸化物半導体を用いて微細なトランジスタを作製した場合の特性を計算した結果を図１９乃至図２１に示す。なお、計算に用いたトランジスタの断面構造を図２２に示す。図２２に示すトランジスタは酸化物半導体層にｎ＋の導電型を呈する半導体領域８１０３ａ及び半導体領域８１０３ｃを有する。半導体領域８１０３ａ及び半導体領域８１０３ｃの抵抗率は２×１０−３Ωｃｍとする。
図２２（Ａ）に示すトランジスタは、下地絶縁膜８１０１と、下地絶縁膜８１０１に埋め込まれるように形成された酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成される。トランジスタは半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれ、チャネル形成領域となる真性の半導体領域８１０３ｂと、ゲート電極８１０５を有する。ゲート電極８１０５の幅を３３ｎｍとする。
ゲート電極８１０５と半導体領域８１０３ｂの間には、ゲート絶縁膜８１０４を有し、また、ゲート電極８１０５の両側面には側壁絶縁物８１０６ａ及び側壁絶縁物８１０６ｂ、ゲート電極８１０５の上部には、ゲート電極８１０５と他の配線との短絡を防止するための絶縁物８１０７を有する。側壁絶縁物の幅は５ｎｍとする。また、半導体領域８１０３ａ及び半導体領域８１０３ｃに接して、ソース電極８１０８ａ及びドレイン電極８１０８ｂを有する。なお、このトランジスタにおけるチャネル幅を４０ｎｍとする。
図２２（Ｂ）に示すトランジスタは、下地絶縁膜８１０１と、酸化アルミニウムよりなる埋め込み絶縁物８１０２の上に形成され、半導体領域８１０３ａ、半導体領域８１０３ｃと、それらに挟まれた真性の半導体領域８１０３ｂと、幅３３ｎｍのゲート電極８１０５とゲート絶縁膜８１０４と側壁絶縁物８１０６ａ及び側壁絶縁物８１０６ｂと絶縁物８１０７とソース電極８１０８ａおよびドレイン電極８１０８ｂを有する点で図２２（Ａ）に示すトランジスタと同じである。
図２２（Ａ）に示すトランジスタと図２２（Ｂ）に示すトランジスタの相違点は、側壁絶縁物８１０６ａ及び側壁絶縁物８１０６ｂの下の半導体領域の導電型である。図２２（Ａ）に示すトランジスタでは、側壁絶縁物８１０６ａ及び側壁絶縁物８１０６ｂの下の半導体領域はｎ＋の導電型を呈する半導体領域８１０３ａ及び半導体領域８１０３ｃであるが、図２２（Ｂ）に示すトランジスタでは、真性の半導体領域８１０３ｂである。すなわち、図２２（Ｂ）に示す半導体層において、半導体領域８１０３ａ（半導体領域８１０３ｃ）とゲート電極８１０５がＬｏｆｆだけ重ならない領域ができている。この領域をオフセット領域といい、その幅Ｌｏｆｆをオフセット長という。図２２（Ａ）及び図２２（Ｂ）から明らかなように、オフセット長は、側壁絶縁物８１０６ａ（側壁絶縁物８１０６ｂ）の幅と同じである。
その他の計算に使用するパラメータは上述の通りである。計算にはシノプシス社製ソフト、Ｓｅｎｔａｕｒｕｓ Ｄｅｖｉｃｅを使用した。図１９は、図２２（Ａ）に示される構造のトランジスタのドレイン電流（Ｉｄ、実線）及び移動度（μ、点線）のゲート電圧（Ｖｇ、ゲートとソースの電位差）依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧（ドレインとソースの電位差）を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。
図１９（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図１９（Ｂ）は１０ｎｍとしたものであり、図１９（Ｃ）は５ｎｍとしたものである。ゲート絶縁膜が薄くなるほど、特にオフ状態でのドレイン電流Ｉｄ（オフ電流）が顕著に低下する。一方、移動度μのピーク値やオン状態でのドレイン電流Ｉｄ（オン電流）には目立った変化が無い。
図２０は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧を＋１Ｖとし、移動度μはドレイン電圧を＋０．１Ｖとして計算したものである。図２０（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２０（Ｂ）は１０ｎｍとしたものであり、図２０（Ｃ）は５ｎｍとしたものである。
また、図２１は、図２２（Ｂ）に示される構造のトランジスタで、オフセット長Ｌｏｆｆを１５ｎｍとしたもののドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示す。ドレイン電流Ｉｄは、ドレイン電圧Ｖｄを＋１Ｖとし、移動度μはドレイン電圧Ｖｄを＋０．１Ｖとして計算したものである。図２１（Ａ）はゲート絶縁膜の厚さを１５ｎｍとしたものであり、図２１（Ｂ）は１０ｎｍとしたものであり、図２１（Ｃ）は５ｎｍとしたものである。
いずれもゲート絶縁膜が薄くなるほど、オフ電流が顕著に低下する一方、移動度μのピーク値やオン電流には目立った変化が無い。
なお、移動度μのピークは、図１９では８０ｃｍ２／Ｖｓ程度であるが、図２０では６０ｃｍ２／Ｖｓ程度、図２１では４０ｃｍ２／Ｖｓ程度と、オフセット長Ｌｏｆｆが増加するほど低下する。また、オフ電流も同様な傾向がある。一方、オン電流もオフセット長Ｌｏｆｆの増加にともなって減少するが、オフ電流の低下に比べるとはるかに緩やかである。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態９］
本実施の形態では、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体膜の一例）をチャネル形成領域に用いたトランジスタについて説明する。
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域として用いたトランジスタは、該酸化物半導体膜を形成する際に基板を加熱して成膜すること、或いは酸化物半導体膜を形成した後に熱処理を行うことで良好な特性を得ることができる。なお、主成分とは組成比で５ａｔｏｍｉｃ％以上含まれる元素をいう。そこで、本実施の形態では、酸化物半導体膜の成膜後に基板を意図的に加熱することで、トランジスタの電界効果移動度を向上させた場合について、図２３乃至図２９を用いて説明する。
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜の成膜する際に基板を意図的に加熱して成膜することで、トランジスタの電界効果移動度を向上させることが可能となる。また、トランジスタのしきい値電圧をプラスシフトさせ、ノーマリ・オフ化させることが可能となる。
例えば、図２３（Ａ）乃至図２３（Ｃ）は、Ｉｎ、Ｓｎ、Ｚｎを主成分とし、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍである酸化物半導体膜と、厚さ１００ｎｍのゲート絶縁膜を用いたトランジスタの電気特性を示す図である。なお、Ｖｄは１０Ｖとした。
より具体的には、図２３（Ａ）乃至図２３（Ｃ）は、当該トランジスタのドレイン電流Ｉｄ（実線）及び移動度μ（点線）のゲート電圧Ｖｇ依存性を示している。
図２３（Ａ）は基板を意図的に加熱せずにスパッタリング法でＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタの電気特性を示す図である。このとき電界効果移動度は１８．８ｃｍ２／Ｖｓｅｃが得られている。一方、基板を意図的に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成すると電界効果移動度を向上させることが可能となる。図２３（Ｂ）は基板を２００℃に加熱してＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成したときのトランジスタの電気特性を示すが、電界効果移動度は３２．２ｃｍ２／Ｖｓｅｃが得られている。
電界効果移動度は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を形成した後に熱処理をすることによって、さらに高めることができる。図２３（Ｃ）は、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜を２００℃でスパッタリング成膜した後、６５０℃で熱処理をしたときのトランジスタの電気特性を示す。このとき電界効果移動度は３４．５ｃｍ２／Ｖｓｅｃが得られている。
基板を意図的に加熱することでスパッタリング成膜中の水分が酸化物半導体膜中に取り込まれるのを低減する効果が実現できる。また、成膜後に熱処理をすることによっても、酸化物半導体膜から水素や水酸基若しくは水分を放出させ除去することができ、上記のように電界効果移動度を向上させることができる。このような電界効果移動度の向上は、脱水化・脱水素化による不純物の除去のみならず、高密度化により原子間距離が短くなるためとも推定される。また、酸化物半導体膜から不純物を除去して高純度化することで結晶化を図ることができる。このように高純度化された非単結晶酸化物半導体膜は、理想的には１００ｃｍ２／Ｖｓｅｃを超える電界効果移動度を実現することも可能になると推定される。
Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜に酸素イオンを注入し、熱処理により該酸化物半導体膜に含まれる水素や水酸基若しくは水分を放出させ、その熱処理と同時に又はその後の熱処理により酸化物半導体膜を結晶化させても良い。このような結晶化若しくは再結晶化の処理により結晶性の良い非単結晶酸化物半導体膜を得ることができる。
基板を意図的に加熱して成膜すること及び／又は成膜後に熱処理することの効果は、電界効果移動度の向上のみならず、トランジスタのノーマリ・オフ化を図ることにも寄与している。基板を意図的に加熱しないで形成されたＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体膜をチャネル形成領域としたトランジスタは、しきい値電圧がマイナスシフトしてしまう傾向がある。しかし、基板を意図的に加熱して形成された酸化物半導体膜を用いた場合、このしきい値電圧のマイナスシフト化は解消される。つまり、しきい値電圧はトランジスタがノーマリ・オフとなる方向に動き、このような傾向は図２３（Ａ）と図２３（Ｂ）の対比からも確認することができる。
なお、しきい値電圧はＩｎ、Ｓｎ、及びＺｎの比率を変えることによっても制御することが可能であり、組成比としてＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることでトランジスタのノーマリ・オフ化を実現することができる。また、ターゲットの組成比をＩｎ：Ｓｎ：Ｚｎ＝２：１：３とすることで結晶性の高い酸化物半導体膜を得ることができる。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物を形成する場合は、用いるターゲットの組成比は、Ｉｎ：Ｓｎ：Ｚｎが原子数比で、１：２：２、２：１：３、１：１：１、または４：９：７などとなる酸化物ターゲットを用いる。
意図的な基板加熱温度若しくは熱処理温度は、１５０℃以上、好ましくは２００℃以上、より好ましくは４００℃以上であり、より高温で成膜する、或いは熱処理することでトランジスタのノーマリ・オフ化を図ることが可能となる。
また、意図的に基板を加熱した成膜及び／又は成膜後に熱処理をすることで、ゲートバイアス・ストレスに対する安定性を高めることができる。例えば、２ＭＶ／ｃｍ、１５０℃、１時間印加の条件において、ドリフトがそれぞれ±１．５Ｖ未満、好ましくは１．０Ｖ未満を得ることができる。
実際に、酸化物半導体膜成膜後に加熱処理を行っていない試料１と、６５０℃の加熱処理を行った試料２のトランジスタに対してＢＴ試験を行った。
まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が２ＭＶ／ｃｍとなるようにＶｇに２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをプラスＢＴ試験と呼ぶ。
同様に、まず基板温度を２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ特性の測定を行った。次に、基板温度を１５０℃とし、Ｖｄを０．１Ｖとした。次に、ゲート絶縁膜に印加される電界強度が−２ＭＶ／ｃｍとなるようにＶｇに−２０Ｖを印加し、そのまま１時間保持した。次に、Ｖｇを０Ｖとした。次に、基板温度２５℃とし、Ｖｄを１０Ｖとし、トランジスタのＶｇ−Ｉｄ測定を行った。これをマイナスＢＴ試験と呼ぶ。
試料１のプラスＢＴ試験の結果を図２４（Ａ）に、マイナスＢＴ試験の結果を図２４（Ｂ）に示す。また、試料２のプラスＢＴ試験の結果を図２５（Ａ）に、マイナスＢＴ試験の結果を図２５（Ｂ）に示す。
試料１のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ１．８０Ｖ及び−０．４２Ｖであった。また、試料２のプラスＢＴ試験及びマイナスＢＴ試験によるしきい値電圧の変動は、それぞれ０．７９Ｖおよび０．７６Ｖであった。
試料１および試料２のいずれも、ＢＴ試験前後におけるしきい値電圧の変動が小さく、信頼性が高いことがわかる。
熱処理は酸素雰囲気中で行うことができるが、まず窒素若しくは不活性ガス、または減圧下で熱処理を行ってから酸素を含む雰囲気中で熱処理を行っても良い。最初に脱水化・脱水素化を行ってから酸素を酸化物半導体に加えることで、熱処理の効果をより高めることができる。また、後から酸素を加えるには、酸素イオンを電界で加速して酸化物半導体膜に注入する方法を適用しても良い。
酸化物半導体中及び該酸化物半導体と接する膜との界面には、酸素欠損による欠陥が生成されやすいが、かかる熱処理により酸化物半導体中に酸素を過剰に含ませることにより、定常的に生成される酸素欠損を過剰な酸素によって補償することが可能となる。過剰酸素は主に格子間に存在する酸素であり、その酸素濃度は１×１０１６／ｃｍ３以上２×１０２０／ｃｍ３以下とすれば、結晶に歪み等を与えることなく酸化物半導体中に含ませることができる。
また、熱処理によって酸化物半導体に結晶が少なくとも一部に含まれるようにすることで、より安定な酸化物半導体膜を得ることができる。例えば、組成比Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のターゲットを用いて、基板を意図的に加熱せずにスパッタリング成膜した酸化物半導体膜は、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）でハローパタンが観測される。この成膜された酸化物半導体膜を熱処理することによって結晶化させることができる。熱処理温度は任意であるが、例えば６５０℃の熱処理を行うことで、Ｘ線回折により明確な回折ピークを観測することができる。
実際に、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化膜のＸＲＤ分析を行った。ＸＲＤ分析には、Ｂｒｕｋｅｒ ＡＸＳ社製Ｘ線回折装置Ｄ８ ＡＤＶＡＮＣＥを用い、Ｏｕｔ−ｏｆ−Ｐｌａｎｅ法で測定した。
ＸＲＤ分析を行った試料として、試料Ａ及び試料Ｂを用意した。以下に試料Ａ及び試料Ｂの作製方法を説明する。
脱水素化処理済みの石英基板上にＩｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化膜を１００ｎｍの厚さで成膜した。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の酸化膜は、スパッタリング装置を用い、酸素雰囲気で電力を１００Ｗ（ＤＣ）として成膜した。ターゲットは、原子数比で、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いた。なお、成膜時の基板加熱温度は２００℃とした。このようにして作製した試料を試料Ａとした。
次に、試料Ａと同様の方法で作製した試料に対し加熱処理を６５０℃の温度で行った。加熱処理は、はじめに窒素雰囲気で１時間の加熱処理を行い、温度を下げずに酸素雰囲気でさらに１時間の加熱処理を行っている。このようにして作製した試料を試料Ｂとした。
図２６に試料Ａおよび試料ＢのＸＲＤスペクトルを示す。試料Ａでは、結晶由来のピークが観測されなかったが、試料Ｂでは、２θが３５ｄｅｇ近傍及び３７ｄｅｇ〜３８ｄｅｇに結晶由来のピークが観測された。
このように、Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体は、成膜時に意図的に加熱すること及び／又は成膜後に熱処理することによりトランジスタの特性を向上させることができる。
この基板加熱や熱処理は、酸化物半導体にとって悪性の不純物である水素や水酸基を膜中に含ませないようにする効果、或いは膜中から除去する効果がある。すなわち、酸化物半導体中でドナー不純物となる水素を除去することで高純度化を図ることができ、それによってトランジスタのノーマリ・オフ化を図ることができ、酸化物半導体が高純度化されることによりオフ電流を１ａＡ／μｍ以下にすることができる。ここで、上記オフ電流値の単位は、チャネル幅１μｍあたりの電流値を示す。
図２７に、トランジスタのオフ電流と、オフ電流測定時の基板温度（絶対温度）の逆数との関係を示す。ここでは、簡単のため測定時の基板温度の逆数に１０００を掛けた数値（１０００／Ｔ）を横軸としている。
図２７に示すように、基板温度が１２５℃の場合には１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下、８５℃の場合には１００ｚＡ／μｍ（１×１０−１９Ａ／μｍ）以下、室温（２７℃）の場合には１ｚＡ／μｍ（１×１０−２１Ａ／μｍ）以下にすることができる。好ましくは、１２５℃において０．１ａＡ／μｍ（１×１０−１９Ａ／μｍ）以下に、８５℃において１０ｚＡ／μｍ（１×１０−２０Ａ／μｍ）以下に、室温において０．１ｚＡ／μｍ（１×１０−２２Ａ／μｍ）以下にすることができる。
もっとも、酸化物半導体膜の成膜時に水素や水分が膜中に混入しないように、成膜室外部からのリークや成膜室内の内壁からの脱ガスを十分抑え、スパッタガスの高純度化を図ることが好ましい。例えば、スパッタガスは水分が膜中に含まれないように露点−７０℃以下であるガスを用いることが好ましい。また、ターゲットそのものに水素や水分などの不純物が含まれていていないように、高純度化されたターゲットを用いることが好ましい。Ｉｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体は熱処理によって膜中の水分を除去することができるが、Ｉｎ、Ｇａ、及びＺｎを主成分として含む酸化物半導体と比べて水分の放出温度が高いため、好ましくは最初から水分の含まれない膜を形成しておくことが好ましい。
また、酸化物半導体膜成膜後に６５０℃の加熱処理を行った試料Ｂを用いたトランジスタにおいて、基板温度と電気的特性の関係について評価した。
測定に用いたトランジスタは、チャネル長Ｌが３μｍ、チャネル幅Ｗが１０μｍ、Ｌｏｖが０μｍ、ｄＷが０μｍである。なお、Ｖｄは１０Ｖとした。なお、基板温度は−４０℃、−２５℃、２５℃、７５℃、１２５℃及び１５０℃で行った。ここで、トランジスタにおいて、ゲート電極と一対の電極との重畳する幅をＬｏｖと呼び、酸化物半導体膜に対する一対の電極のはみ出しをｄＷと呼ぶ。
図２８に、Ｉｄ（実線）及び電界効果移動度（点線）のＶｇ依存性を示す。また、図２９（Ａ）に基板温度としきい値電圧の関係を、図２９（Ｂ）に基板温度と電界効果移動度の関係を示す。
図２９（Ａ）より、基板温度が高いほどしきい値電圧は低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で１．０９Ｖ〜−０．２３Ｖであった。
また、図２９（Ｂ）より、基板温度が高いほど電界効果移動度が低くなることがわかる。なお、その範囲は−４０℃〜１５０℃で３６ｃｍ２／Ｖｓ〜３２ｃｍ２／Ｖｓであった。従って、上述の温度範囲において電気的特性の変動が小さいことがわかる。
上記のようなＩｎ、Ｓｎ、及びＺｎを主成分として含む酸化物半導体をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。またトランジスタの動作に求められる温度範囲においても、十分な電気的特性を確保することができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態１０］
本実施の形態では、上述の実施の形態とは異なる構造を有した、酸化物半導体膜を用いたトランジスタについて説明する。なお、酸化物半導体膜を構成する酸化物半導体は、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系酸化物半導体）を用いてもよいし、他の実施の形態において説明した他の酸化物半導体を用いてもよい。
本実施の形態では、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの一例について、図３０などを用いて説明する。
図３０は、コプラナー型であるトップゲート・トップコンタクト構造のトランジスタの上面図及び断面図である。図３０（Ａ）にトランジスタの上面図を示す。また、図３０（Ｂ）に図３０（Ａ）の一点鎖線Ａ１−Ａ２に対応する断面Ａ１−Ａ２を示す。
図３０（Ｂ）に示すトランジスタは、基板１１０１と、基板１１０１上に設けられた下地絶縁層１１０２と、下地絶縁層１１０２の周辺に設けられた保護絶縁膜１１０４と、下地絶縁層１１０２及び保護絶縁膜１１０４上に設けられた高抵抗領域１１０６ａ及び低抵抗領域１１０６ｂを有する酸化物半導体膜１１０６と、酸化物半導体膜１１０６上に設けられたゲート絶縁膜１１０８と、ゲート絶縁膜１１０８を介して酸化物半導体膜１１０６と重畳して設けられたゲート電極１１１０と、ゲート電極１１１０の側面と接して設けられた側壁絶縁膜１１１２と、少なくとも低抵抗領域１１０６ｂと接して設けられた一対の電極１１１４と、少なくとも酸化物半導体膜１１０６、ゲート電極１１１０及び一対の電極１１１４を覆って設けられた層間絶縁膜１１１６と、層間絶縁膜１１１６に設けられた開口部を介して少なくとも一対の電極１１１４の一方と接続して設けられた配線１１１８と、を有する。
なお、図示しないが、層間絶縁膜１１１６及び配線１１１８を覆って設けられた保護膜を有する構造としてもよい。該保護膜を設けることで、層間絶縁膜１１１６の表面伝導に起因して生じる微小リーク電流を低減することができ、トランジスタのオフ電流を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
［実施の形態１１］
本実施の形態では、実施の形態１０とは異なるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を酸化物半導体膜に用いたトランジスタの他の一例について示す。なお、本実施の形態では酸化物半導体膜を構成する酸化物半導体として、Ｉｎ、Ｓｎ、及びＺｎを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ系酸化物半導体）を用いた場合について説明するが、他の実施の形態において説明した他の酸化物半導体を用いることもできる。
図３１は、本実施の形態で作製したトランジスタの構造を示す上面図および断面図である。図３１（Ａ）はトランジスタの上面図である。また、図３１（Ｂ）は図３１（Ａ）の一点鎖線Ｂ１−Ｂ２に対応する断面図である。
図３１（Ｂ）に示すトランジスタは、基板６００と、基板６００上に設けられた下地絶縁層６０２と、下地絶縁層６０２上に設けられた酸化物半導体膜６０６と、酸化物半導体膜６０６と接する一対の電極６１４と、酸化物半導体膜６０６および一対の電極６１４上に設けられたゲート絶縁膜６０８と、ゲート絶縁膜６０８を介して酸化物半導体膜６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁膜６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
基板６００としてはガラス基板を、下地絶縁層６０２としては酸化シリコン膜を、酸化物半導体膜６０６としてはＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を、一対の電極６１４としてはタングステン膜を、ゲート絶縁膜６０８としては酸化シリコン膜を、ゲート電極６１０としては窒化タンタル膜とタングステン膜との積層構造を、層間絶縁膜６１６としては酸化窒化シリコン膜とポリイミド膜との積層構造を、配線６１８としてはチタン膜、アルミニウム膜、チタン膜がこの順で形成された積層構造を、保護膜６２０としてはポリイミド膜を、それぞれ用いた。
なお、図３１（Ａ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体膜６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
本実施の形態は、上記実施の形態と適宜組み合わせて実施することが可能である。
１００ 記憶装置
１０１ トランジスタ
１０２ 保持容量
１０４ アナログスイッチ
１０５ インバータ
１０６ セレクタ
１０７ インバータ
１０８ インバータ
１０９ アナログスイッチ
１２０ 記憶回路
１２１ 記憶回路
１２３ トランジスタ
１３０ 記憶装置
１３４ スイッチ
１３５ 位相反転素子
１３６ 選択回路
１３９ スイッチ
１５０ 信号処理回路
１５１ 演算回路
１５２ 演算回路
１５３ 記憶装置
１５４ 記憶装置
１５５ 記憶装置
１５６ 制御装置
１５７ 電源制御回路
４００ 記憶装置
４０１ スイッチング素子
４０２ 記憶素子
４０３ 記憶素子群
４１０ 記憶装置
４２１ ＲＦ回路
４２２ アナログベースバンド回路
４２３ デジタルベースバンド回路
４２４ バッテリー
４２５ 電源回路
４２６ アプリケーションプロセッサ
４２７ ＣＰＵ
４２８ ＤＳＰ
４２９ インターフェース
４３０ フラッシュメモリ
４３１ ディスプレイコントローラ
４３２ メモリ回路
４３３ ディスプレイ
４３４ 表示部
４３５ ソースドライバ
４３６ ゲートドライバ
４３７ 音声回路
４３８ キーボード
４３９ タッチセンサ
４４１ メモリコントローラ
４４２ 記憶装置
４４３ 記憶装置
４４４ スイッチ
４４５ スイッチ
４５１ バッテリー
４５２ 電源回路
４５３ マイクロプロセッサ
４５４ フラッシュメモリ
４５５ 音声回路
４５６ キーボード
４５７ メモリ回路
４５８ タッチパネル
４５９ ディスプレイ
４６０ ディスプレイコントローラ
６００ 基板
６０２ 下地絶縁層
６０６ 酸化物半導体膜
６０８ ゲート絶縁膜
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
７００ 基板
７０１ 絶縁膜
７０２ 半導体膜
７０３ ゲート絶縁膜
７０７ ゲート電極
７０９ 一対の不純物領域
７１０ チャネル形成領域
７１２ 絶縁膜
７１３ 絶縁膜
７１６ 酸化物半導体層
７１９ 導電膜
７２０ 導電膜
７２１ ゲート絶縁膜
７２２ ゲート電極
７３１ 基板
７３２ 絶縁膜
９０１ トランジスタ
９０２ 絶縁膜
９０３ 酸化物半導体層
９０４ ソース電極
９０５ ドレイン電極
９０６ ゲート絶縁膜
９０７ ゲート電極
９０８ 高濃度領域
９０９ チャネル形成領域
９１１ トランジスタ
９１２ 絶縁膜
９１３ 酸化物半導体層
９１４ ソース電極
９１５ ドレイン電極
９１６ ゲート絶縁膜
９１７ ゲート電極
９１８ 高濃度領域
９１９ チャネル形成領域
９２１ トランジスタ
９２２ 絶縁膜
９２３ 酸化物半導体層
９２４ ソース電極
９２５ ドレイン電極
９２６ ゲート絶縁膜
９２７ ゲート電極
９２８ 高濃度領域
９２９ 低濃度領域
９３０ サイドウォール
９３１ チャネル形成領域
９４１ トランジスタ
９４２ 絶縁膜
９４３ 酸化物半導体層
９４４ ソース電極
９４５ ドレイン電極
９４６ ゲート絶縁膜
９４７ ゲート電極
９４８ 高濃度領域
９４９ 低濃度領域
９５０ サイドウォール
９５１ チャネル形成領域
１１０１ 基板
１１０２ 下地絶縁層
１１０４ 保護絶縁膜
１１０６ａ 高抵抗領域
１１０６ｂ 低抵抗領域
１１０６ 酸化物半導体膜
１１０８ ゲート絶縁膜
１１１０ ゲート電極
１１１２ 側壁絶縁膜
１１１４ 一対の電極
１１１６ 層間絶縁膜
１１１８ 配線
３０００ 基板
３００１ トランジスタ
３００４ 論理回路
３１０６ 素子分離絶縁膜
３３０３ 電極
３５０３ 電極
３５０５ 電極
３００３ａ 電極
３００３ｂ 電極
３００３ｃ 電極
３１００ａ 配線
３１００ｂ 配線
３１００ｃ 配線
３１００ｄ 配線
３１４０ａ 絶縁膜
３１４０ｂ 絶縁膜
３１４１ａ 絶縁膜
３１４１ｂ 絶縁膜
３１４２ａ 絶縁膜
３１４２ｂ 絶縁膜
３１７０ａ 記憶素子
３１７０ｂ 記憶素子
３１７１ａ トランジスタ
３１７１ｂ トランジスタ
３５０１ａ 電極
３５０１ｂ 電極
３５０１ｃ 電極
３５０２ａ 電極
３５０２ｂ 電極
３５０２ｃ 電極
３５０３ａ 電極
３５０３ｂ 電極
８１０１ 下地絶縁膜
８１０２ 埋め込み絶縁物
８１０３ａ 半導体領域
８１０３ｂ 半導体領域
８１０３ｃ 半導体領域
８１０４ ゲート絶縁膜
８１０５ ゲート電極
８１０６ａ 側壁絶縁物
８１０６ｂ 側壁絶縁物
８１０７ 絶縁物
８１０８ａ ソース電極
８１０８ｂ ドレイン電極
９９００ 基板
９９０１ ＡＬＵ
９９０２ ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ
９９０３ Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ
９９０４ Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０５ Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ
９９０６ Ｒｅｇｉｓｔｅｒ
９９０７ Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ
９９０８ Ｂｕｓ・Ｉ／Ｆ
９９０９ ＲＯＭ
９９２０ ＲＯＭ・Ｉ／Ｆ

Claims (7)

  1. 電源電圧が供給されている期間のみデータ信号を保持する揮発性の第１の記憶回路と、
    酸化物半導体層にチャネルが形成されるトランジスタと、前記トランジスタのソース及びドレインの一方と電気的に接続された保持容量とを有する不揮発性の第２の記憶回路と、
    選択信号が入力され、前記選択信号に応じて第１の入力端子への信号の入力又は第２の入力端子への信号の入力を切り替え、前記第１の入力端子又は前記第２の入力端子に入力された信号を前記第１の記憶回路に出力する選択回路と、
    第１の信号と位相が反転した第２の信号に応じて、導通状態又は非導通状態となり、前記トランジスタのソース及びドレインの他方及び前記選択回路と接続されている第１のスイッチと、
    前記第１の信号に応じて、導通状態又は非導通状態となり、前記第１の記憶回路及び前記選択回路と接続されている第２のスイッチと、
    を有し、
    前記選択回路は、前記第１のスイッチ及び前記トランジスタのソース及びドレインの他方と接続された前記第１の入力端子と、前記トランジスタのソース及びドレインの一方及び前記保持容量と接続された前記第２の入力端子と、前記第２の記憶回路と接続された出力端子とを有することを特徴とする記憶装置。
  2. 請求項１において、
    前記第１の記憶回路は、ラッチ回路であることを特徴とする記憶装置。
  3. 請求項２において、
    前記ラッチ回路は、第１のインバータ及び第２のインバータを有し、
    前記第１のインバータの入力端子及び前記第２のインバータの出力端子が電気的に接続されており、
    前記第１のインバータの出力端子及び前記第２のインバータの入力端子が電気的に接続されていることを特徴とする記憶装置。
  4. 請求項１乃至請求項３のいずれか一項において、
    前記第１の記憶回路は、珪素層にチャネルが形成されるトランジスタによって形成されることを特徴とする記憶装置。
  5. 請求項１乃至請求項４のいずれか一項において、
    第１のスイッチ、第２のスイッチ、選択回路、位相反転素子を有することを特徴とする記憶装置。
  6. 請求項５において、
    前記第１のスイッチ及び前記第２のスイッチのそれぞれは、アナログスイッチであることを特徴とする記憶装置。
  7. 請求項５又は請求項６において、
    前記位相反転素子は、インバータであることを特徴とする記憶装置。
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