JP2016174101A - 半導体装置およびその製造方法 - Google Patents

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Abstract


【課題】半導体基板の反りを抑制できる半導体装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体装置は、半導体基板と、半導体素子と、導電膜と、を備える。半導体素子は、半導体基板の第１面上に配置されている。導電膜は、第１面から第１面に対向する第２面にわたって半導体基板を貫通する。第２面には、第２面の第１端部側から第２端部側にわたって、連続的または断続的に間隙が存在する。
【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。
近年、ＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を用いた３次元または２．５次元の積層型半導体装置（マルチチップ）が、半導体の高機能化等の観点で注目されている。
しかし、ＴＳＶを用いた積層型半導体装置の製造プロセスでは、バンプで弾性変形が困難なシリコン基板（チップ）同士を電気的に接続していた。シリコン基板の弾性変形が困難なため、シリコン基板の反りが大きい場合に、シリコン基板の面内においてバンプの高さが揃わなかった。そして、バンプの高さが揃わないことで、バンプによるシリコン基板の電気的接続の信頼性を確保することが困難であるといった問題があった。
このため、積層型半導体装置においては、半導体基板の電気接続の信頼性を確保するために、半導体基板の反りを抑制することが求められる。
特開２０１２−２０４４４４号公報
半導体基板の反りを抑制できる半導体装置およびその製造方法を提供する。
本実施形態による半導体装置は、半導体基板と、半導体素子と、導電膜と、を備える。半導体素子は、半導体基板の第１面上に配置されている。導電膜は、第１面から第１面に対向する第２面にわたって半導体基板を貫通する。第２面には、第２面の第１端部側から第２端部側にわたって、連続的または断続的に間隙が存在する。
第１の実施形態を示す半導体装置１の概略断面図である。 図１の半導体装置１におけるスリット１９の配置例を示す下面図である。 第１の実施形態の第１の変形例を示す半導体装置１の下面図である。 第１の実施形態の第２の変形例を示す半導体装置１の下面図である。 第１の実施形態の第３の変形例を示す半導体装置１の図である。 第２の実施形態を示す半導体装置１の概略断面図である。 図６の半導体装置１の製造方法を示す概略断面図である。 第２の実施形態の変形例を示す半導体装置１の概略断面図である。 第３の実施形態を示す半導体装置１の概略断面図である。 第３の実施形態の第１の変形例を示す半導体装置１の概略断面図である。 第３の実施形態の第２の変形例を示す半導体装置１の概略断面図である。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。
（第１の実施形態）
図１は、第１の実施形態を示す半導体装置１の概略断面図である。図２は、図１の半導体装置１におけるスリット１９の配置例を示す下面図（図１のＡ−Ａ断面図）である。具体的には、図２Ａは、スリット１９の第１の配置例を示す下面図であり、図２Ｂは、スリット１９の第２の配置例を示す下面図である。なお、本明細書では、図１のＤ１方向を、半導体装置１の厚み方向、図１のＤ２方向を、半導体装置１の幅方向、図２のＤ３方向を、半導体装置１の奥行方向と定義する。
図１に示すように、半導体装置１は、半導体基板１０を備える。半導体基板１０は、例えば、シリコン基板である。また、半導体装置１は、半導体基板１０の表面１０ａ（第１面、厚み方向Ｄ１の一方の端面）上に、半導体素子１２（デバイス）と、絶縁膜１３と、バンプ１８（接合部）とを備える。バンプ１８は、バリアメタル膜１６と、再配線膜１７と、を含む。バンプ１８には、上方（厚み方向Ｄ１の一方）において半導体基板１０に対向する他の半導体基板１０Ａが接合されている。半導体基板１０Ａは、半導体基板１０と同様の構造を有していてもよい。
また、半導体装置１は、表面１０ａに対向する半導体基板１０の裏面１０ｂ（第２面、厚み方向Ｄ１の他方の端面）に、間隙としてのスリット１９と、貫通孔１１０と、絶縁膜１１１と、バリアメタル膜１１２と、金属膜１１３と、導電膜１１４と、バンプ１１５（接合部）とを備える。バンプ１１５には、下方（厚み方向Ｄ１の他方）において半導体基板１０に対向する他の半導体基板１０Ｂが接合されている。半導体基板１０Ｂは、半導体基板１０と同様の構造を有していてもよい。
半導体基板１０の表面１０ａ上の膜１２、１３、１６〜１８は、ウェハプロセスやウェハレベルパッケージプロセスで形成してもよい。
半導体素子１２は、例えば、メモリのコントローラである。半導体素子１２は、図１の態様に限定されない。半導体素子１２は、厚み方向Ｄ１に積層された三次元の積層構造を有していてもよい。
絶縁膜１３は、例えば、半導体基板１０の表面１０ａに接する酸化膜（ＳｉＯ２）１３ａ（層間絶縁膜）と、酸化膜１３ａの表面に接する窒化膜（ＳｉＮ）１３ｂと、窒化膜１３ｂの表面に接する感光性樹脂層（例えば、ポリイミド）１３ｃとを備える。絶縁層１３は、図１の態様に限定されない。
バリアメタル膜１６は、再配線膜１７の成膜材料が絶縁膜１３に拡散することを防止する。バリアメタル膜１６は、絶縁膜１３の表面から半導体素子１２に至る位置まで形成（凹設）されている。バリアメタル膜１６は、例えばＴｉ膜であってよいが、これに限定されない。配線膜１７は、バリアメタル膜１６の上層において半導体素子１２に電気的に接続されている。再配線膜１７は、例えばＣｕ膜であってよいが、これに限定されない。
バンプ１８は、例えば、再配線膜１７の表面に接するＮｉ層１８ａと、Ｎｉ層１８ａの表面に接するＡｕ層１８ｂとを備える。バンプ１８は、図１の態様に限定されない。
一方、半導体基板１０の裏面１０ｂ上の構造１９、１１０〜１１５は、半導体基板を薄化した後に形成してよい。半導体基板１０は、１００μｍ以下の厚みに薄化されていてもよい。
図２Ａに示すように、スリット１９は、裏面１０ｂの幅方向Ｄ２の一端（第１端部）から他端（第２端部）および裏面１０ｂの奥行方向Ｄ３の一端（第１端部）から他端（第２端部）にわたって連続的に形成されている（存在している）。
具体的には、スリット１９においては、幅方向Ｄ２の一端から他端まで延び、奥行方向Ｄ３に並んだ複数の帯状スリット部１９＿Ｄ２と、奥行方向Ｄ３の一端から他端まで延び、幅方向Ｄ２に並んだ複数の帯状スリット部１９＿Ｄ３とが、互いに交差（直交）している。すなわち、スリット１９は、裏面１０ｂに全面にわたって連続的な格子状に形成されている。
また、スリット１９は、導電膜１１４に干渉しないように、導電膜１１４から離間して形成されている。
なお、図２Ｂに示すように、スリット１９は、裏面１０ｂの幅方向Ｄ２の一端近傍（第１端部側）から他端近傍（第２端部側）および奥行方向Ｄ３の一端近傍（第１端部側）から他方近傍（第２端部側）にわたって、連続的な格子状に形成されてもよい。
また、図１に示すように、スリット１９は、表面１０ａから裏面１０ｂにわたって半導体基板１０を貫通している。また、図１に示すように、スリット１９の内側壁は、半導体装置１の厚み方向Ｄ１に対して傾斜していていもよい。すなわち、スリット１９の幅方向Ｄ２の寸法は、裏面１０ｂから表面１０ａに向かうにしたがって減少してもよい。
スリット１９は、反応性イオンエッチング（ＲＩＥ）で形成してもよい。スリット１９は、貫通孔１１０を形成する前に形成してもよい。貫通孔１１０を形成する前にスリット１９を形成することで、スリット１９の形成工程において半導体素子１２が貫通孔１１０を介して汚染されることを回避できる。
スリット１９は、半導体素子１２の構造や材料等に起因する半導体基板１０の応力（内部応力）を緩和して、半導体基板１０の反り（厚み方向Ｄ１への撓み）を抑制することができる。
貫通孔１１０は、半導体素子１２に対応する位置において、表面１０ａから裏面１０ｂにわたって半導体基板１０を貫通している。貫通孔１１０は、半導体基板１０に複数形成されている。貫通孔１１０は、例えば、ＴＳＶのビアホールである。貫通孔１１０は、例えば、反応性イオンエッチングで形成してもよい。
絶縁膜１１１は、半導体基板１０の裏面１０ｂ、貫通孔１１０の内周壁、スリット１９の内側壁および絶縁膜１３の裏面を被覆する。絶縁膜１１１は、例えば、酸化膜（ＳｉＯ２）１１１ａおよび窒化膜（ＳｉＮ）１１１ｂを備える。絶縁膜１１１は、図１の態様に限定されない。
バリアメタル膜１１２は、貫通孔１１０の内部および貫通孔１１０の開口部外縁において絶縁膜１１１を被覆する。バリアメタル膜１１２は、例えば、Ｔｉであってよいが、これに限定されない。また、バリアメタル膜１１２は、ドライエッチングで形成してもよい。
導電膜１１４は、貫通孔１１０の内部において、表面１０ａから裏面１０ｂにわたって半導体基板１０を貫通している。導電膜１１４は、半導体素子１２に電気的に接続されている。導電膜１１４は、例えば、ＴＳＶである。導電膜１１４は、金属膜１１３を介してバリアメタル膜１１２に内接している。金属膜１１３は、例えばＣｕ膜であってよいが、これに限定されない。
導電膜１１４は、例えばＮｉ膜であってもよい。導電膜１１４は、例えば、電気めっきや無電解めっき等のめっきプロセスで形成してもよい。図２Ａに示すように、導電膜１１４は、スリット１９の格子間に、裏面１０ｂ全域にわたって形成されていてもよい。または、図２Ｂに示すように、導電膜１４は、スリット１９の格子間に局所的に（例えば、奥行方向Ｄ３の中央部に）形成されていてもよい。
図１のバンプ１１５は、半導体基板１０を、対向する半導体基板１０Ｂに電気的かつ機械的に接続する。バンプ１１５は、導電膜１１４の裏面に接している。バンプ１１５は、例えば、ＳｎやＣｕなどであってもよい。
ここで、半導体基板１０を半導体基板１０Ｂに適切に接続するには、半導体基板１０の裏面１０ｂの各所に形成された複数のバンプ１１５の高さが、裏面１０ｂにおいて揃うことが好ましい。しかし、３次元構造のデバイスのような微細で複雑な半導体素子１２（デバイス）を採用する場合、半導体素子１２のデバイス構造や材料構成が複雑であることで、半導体基板１０において、半導体素子１２による局所的な熱膨張率の差が生じやすくなる。
もし、半導体基板１０の厚みが一定の場合、半導体素子１２に起因する熱膨張率の差によって、半導体基板１０に応力（内部応力）が発生し、半導体基板１０が反りやすくなる。半導体基板１０が反ることで、各バンプ１１５の高さを揃えることが困難になってしまう。
また、もし、スリット１９を局所的（例えば、導電膜１１４の周りだけ）に形成した場合、局所的な応力は低減し得るものの、半導体基板１０全体の反りを抑制するには尚不十分である。したがって、スリット１９を局所的に形成する場合、依然として各バンプ１１５の高さを揃えることは困難である。
これに対して、本実施形態では、半導体基板１０の裏面１０ｂの端部間にわたってスリット１９を広範囲に形成することで、半導体素子１２に起因する半導体基板１０の応力を十分に逃がすことができる。応力を十分に逃がすことで、半導体基板１０の反りを十分に抑制できる。半導体基板１０の反りを十分に抑制することで、各バンプ１１５の高さを揃えることができ、半導体基板１０を半導体基板１０Ｂに適切に接続できる。
したがって、第１の実施形態の半導体装置１によれば、半導体基板１０の反りを抑制できる。この結果、半導体基板の三次元実装を適切に行うことができ、歩留りを向上できる。
また、第１の実施形態の半導体装置１によれば、スリット１９が格子状に形成されていることで、互いに交差する方向Ｄ２、Ｄ３において半導体基板１０の厚みを間欠的に薄くすることができる。これにより、簡易な構成でありながら、半導体基板１０の応力を効率的に逃がすことができる。
例えば、図２の奥行方向Ｄ３に延びる帯状スリット部１９＿Ｄ３は、幅方向Ｄ２に対する半導体基板１０の反り（厚み方向Ｄ１への撓み）を有効に抑制できる。また、図２の幅方向Ｄ２に延びる帯状スリット部１９＿Ｄ２は、奥行方向Ｄ３に対する半導体基板１０の反りを有効に抑制できる。したがって、格子状のスリット１９は、互いに直交する方向Ｄ２、Ｄ３のいずれの方向に対する半導体基板１０の反りも有効に抑制できる。また、幅方向Ｄ２と奥行方向Ｄ３との合成方向（斜め方向）に対する反りは、幅方向Ｄ２に対する反りと、奥行方向Ｄ３に対する反りとを合成した反りと考えることができる。格子状のスリット１９は、幅方向Ｄ２に対する反りと奥行方向Ｄ３に対する反りとをいずれも有効に抑制できるので、合成方向の反りも有効に抑制できる。また、合成方向は、厚み方向Ｄ１に直交する全方位であり得る。したがって、格子状のスリット１９は、全方位に対する反りを有効に抑制し得る。
半導体基板１０の反りは、半導体素子１２を起因とするだけでなく、半導体素子１２以外の半導体装置１の構成部の材質等を起因としていてもよい。スリット１９は、半導体素子１２以外の半導体装置１の構成部に起因する半導体基板１０の反りも抑制してよい。
（第１の変形例）
次に、第１の実施形態の第１の変形例として、十字状のスリットを備えた半導体装置の例について説明する。なお、第１の変形例の説明にあたり、図１の半導体装置１に対応する構成部については同一の符号を用いて重複した説明を省略する。
図３は、第１の実施形態の第１の変形例を示す半導体装置１の下面図である。図３に示すように、第１の変形例の半導体基板１０の裏面１０ｂには、スリット１９が、幅方向Ｄ２の一端近傍から他方近傍および奥行方向Ｄ３の一端近傍から他端近傍にわたって、断続的（散点的、不連続）に複数形成されている。各スリット１９は、幅方向Ｄ２に延びるスリット部１９＿Ｄ２と奥行方向Ｄ３に延びるスリット部１９＿Ｄ３とを交差（直交）させた十字状を有する。
第１の変形例の半導体装置１においても、図２の構成と同様に、スリット１９によって半導体基板１０の応力を十分に逃がすことができるので、半導体基板１０の反りを抑制できる。また、スリット１９が十字状に形成されていることで、簡易な構成でありながら、半導体基板１０の応力を効率的に逃がすことができる。また、導電膜１１４のレイアウトによっては、図２のような連続的な格子状のスリット１９を形成することが困難な場合がある。断続的な十字状のスリット１９によれば、導電膜１１４のレイアウトに応じて、導電膜１４に干渉しないようにスリット１９のレイアウトを調整し易い。したがって、第１の変形例によれば、半導体基板１０の反りを抑制し、かつ、導電膜１１４（半導体素子１２）の設計（レイアウト）の自由度を向上することができる。
（第２の変形例）
次に、第１の実施形態の第２の変形例として、帯状のスリットを備えた半導体装置の例について説明する。なお、第２の変形例の説明にあたり、図１の半導体装置１に対応する構成部については同一の符号を用いて重複した説明を省略する。
図４は、第１の実施形態の第２の変形例を示す半導体装置１の下面図である。具体的には、図４Ａは、帯状スリットの第１の配置例を、図４Ｂは第２の配置例を、図４Ｃは第３の配置例を、図４Ｄは第４の配置例を、図４Ｅは第５の配置例を示す下面図である。
図４Ａのスリット１９は、裏面１０ｂの幅方向Ｄ２の一端近傍から他端近傍にわたって帯状に延びている。また、スリット１９は、奥行方向Ｄ３に間隔を空けて複数並設されている。図４Ｂのスリット１９は、幅方向Ｄ２の一端から他端にわたって帯状に延び、かつ、奥行方向Ｄ３に間隔を空けて複数並設されている。図４Ａ、図４Ｂの構成において、複数の導電膜１４は、奥行方向Ｄ３の中央側に偏在している。図４Ｃのスリット１９は、図４Ｂと同様に幅方向Ｄ２の一端から他端にわたる構成であるが、導電膜１４のレイアウトに応じてスリット１９の本数が減じられている。図４Ｄの構成は、図４Ａの構成に対して、奥行方向Ｄ３の中央部にスリット１９を１本追加した点が異なる。図４Ｅのスリット１９は、裏面１０ｂの奥行方向Ｄ３の一端近傍から他端近傍にわたって帯状に延び、かつ、幅方向Ｄ２に間隔を空けて複数並設されている。図４Ｅにおいて、導電膜１４は、各スリット１９同士の間に配置されている。
第２の変形例の半導体装置１においても、図２の構成と同様に、スリット１９によって半導体基板１０の応力を十分に逃がすことができるので、半導体基板１０の反りを抑制できる。図４Ａ〜図４Ｄのスリット１９は、奥行方向Ｄ３に対する半導体基板１０の反りを簡易な構成によって有効に抑制できる。図４Ｅのスリット１９は、幅方向Ｄ２に対する半導体基板１０の反りを簡易な構成によって有効に抑制できる。
（第３の変形例）
次に、第１の実施形態の第３の変形例として、スリットを有底溝とした半導体装置の例について説明する。なお、第３の変形例の説明にあたり、図１の半導体装置１に対応する構成部については同一の符号を用いて重複した説明を省略する。
図５は、第１の実施形態の第３の変形例を示す半導体装置１の図である。具体的には、図５Ａは、半導体装置１の概略断面図であり、図５Ｂは、図５Ａの下面図である。なお、図５においては、上層側の半導体装置１０Ａ（図１参照）の図示を省略している。
図５Ａに示すように、第３の変形例のスリット１９は、図１のスリット１９に対して、有底溝である点が異なる。すなわち、スリット１９は、裏面１０ｂから、表面１０ａの手前（裏面１０ｂ側）の位置まで形成されている。具体的には、半導体装置１０の表面１０ａには、例えば半導体素子１２のチャネル領域を確保するための不純物拡散層１０ｃ（ウェル）が形成されている。スリット１９は、不純物拡散層１０ｃに干渉しないように、不純物拡散層１０ｃの手前の位置まで形成されている。なお、不純物の具体的な態様は特に限定されず、Ｐ、Ｂ、Ｃ、Ａｓ等であってもよい。
第３の変形例の半導体装置１によれば、半導体基板１０の反りを抑制できることに加えて、スリット１９がデバイスの特性に与える影響を低減することができる。
（第２の実施形態）
次に、第２の実施形態として、スリットに補強膜を埋設した半導体装置の実施形態について説明する。なお、第２の実施形態の説明にあたり、第１の実施形態に対応する構成部については同一の符号を用いて重複した説明を省略する。図６は、第２の実施形態を示す半導体装置１の概略断面図である。なお、図６においては、上層側の半導体装置１０Ａ（図１参照）の図示を省略している。
図６に示すように、第２の実施形態の半導体装置１は、スリット１９の内部に、スリット１９を埋める（スリット１９の内側壁に接する）補強膜１１７を備える。補強膜１１７は、半導体基板１０を補強する。補強膜１１７は、半導体基板１０より高い硬度を有していてもよい。補強膜１１７は、金属の単層膜または積層膜であってもよい。この場合、補強膜１１７は、例えば、Ｔｉ、ＴｉＮ、Ｗ、Ａｌ、Ｎｉ、Ｃｕまたはそれらの積層膜であってもよい。また、補強膜１１７は、絶縁体の単層膜または積層膜であってもよい。この場合、補強膜１１７は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮまたはそれらの積層膜であってもよい。
次に、上記の構成を有する第２の実施形態の半導体装置１の製造方法について説明する。図７Ａ〜Ｃは、図６の半導体装置１の製造方法を示す概略断面図である。図７Ａは、スリット１９が形成された半導体基板１０を示す概略断面図である。図７Ｂは、半導体基板１０の加熱工程を示す概略断面図である。図７Ｃは、補強膜１１７の成膜工程を示す概略断面図である。なお、図７Ａ〜Ｃにおいては、スリット１９および補強膜１１７以外の構成部の図示を簡略化している。
半導体素子１２による半導体基板１０の応力が大きい場合、図７Ａに示すように、スリット１９を形成した場合であっても、半導体基板１０の反りを解消できない場合があり得る。
このような半導体基板１０に対して、本実施形態の製造方法では、半導体基板１０を加熱することで半導体基板１０の反りを解消する（図５Ｂ）。半導体基板１０の加熱温度は、半導体基板１０に形成された各種の膜を劣化させない程度の高温であることが望ましい。例えば、半導体基板１０の加熱温度は、１５０〜４００℃であってもよい。半導体基板１０の加熱は、補強膜１１７を成膜する装置（例えば、ＣＶＤ装置）で行ってもよい。
次いで、半導体基板１０を加熱しながら、スリット１９の内部に補強膜１１７を成膜する（図５Ｃ）。補強膜１１７は、ＣＶＤで成膜してもよい。
第２の実施形態の半導体装置１によれば、スリット１９で反りを完全に解消できない場合であっても、半導体基板１０を加熱することで反りを解消できる。更に、スリット１９に補強膜１１７を埋め込むことで、半導体基板１０が冷却にともなって再び反ろうとしても、補強膜１１７が、半導体基板１０に対して反りの応力に抗する反力を作用させることができる。これにより、半導体基板１０の反りの再発を抑制できる。したがって、第２の実施形態によれば、半導体基板１０の反りを更に確実に抑制できる。
（変形例）
次に、第２の実施形態の変形例として、スリットを封止樹脂で埋める半導体装置の実施形態について説明する。なお、第２の実施形態の変形例の説明にあたり、第１の実施形態に対応する構成部については同一の符号を用いて重複した説明を省略する。図８は、第２の実施形態の変形例を示す半導体装置１の概略断面図である。図８においては、上層側の半導体装置１０Ａ（図１参照）の図示を省略している。
図８に示すように、本変形例の半導体装置１において、半導体基板１０と下層の半導体装置１０Ｂとの間には樹脂１１８が設けられている。また、半導体基板１０と下層の半導体装置１０Ｂとの他の間隔、すなわち樹脂１１８間の空間には、封止樹脂１１８−２が設けられている。そして、スリット１９の内部には、封止樹脂１１８−２が配置されている。スリット１９内の封止樹脂１１８−２は、補強膜として機能する。
本変形例によれば、半導体基板１０が反ろうとしても、スリット１９内の樹脂１１８が半導体基板１０に対して反りの応力に抗する反力を作用させることができるので、反りの発生を抑制できる。したがって、本変形例の半導体装置１によれば、図６の半導体基板１０と同様に、半導体基板１０の反りを確実に抑制できる。また、半導体基板１０、１０Ａ間の樹脂封止とスリット１９への樹脂１８の埋め込みとを同一工程で行うこともできるので、製造効率を向上させることができる。
（第３の実施形態）
次に、第３の実施形態として、ＴＳＶを用いた積層型半導体装置の実施形態について説明する。なお、第３の実施形態の説明にあたり、第１の実施形態に対応する構成部については同一の符号を用いて重複した説明を省略する。図９は、第３の実施形態を示す半導体装置１の概略断面図である。
図９に示すように、第３の実施形態の半導体装置１は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）基板１１９と、ＢＧＡ基板１１９上にバンプ１２２、１２３を介して搭載（接合、接続）された複数層（３つ以上）のシリコンチップ１０＿１〜８（半導体基板）とを備える。
各シリコンチップ１０＿１〜８は、半導体装置１の厚み方向Ｄ１に間隔を空けるように積層配置されている。各シリコンチップ１０＿１〜８には、不図示の配線や半導体素子（デバイス）が形成されていてよい。
ＢＧＡ基板１１９の上面には、ＩＣチップ１２１が形成されている。一方、ＢＧＡ基板１１９の下面には、バンプ１２０が形成されている。
複数層のシリコンチップのうち第１層目（最下層）のシリコンチップ１０＿１は、下面に、ＢＧＡ基板１１９との接続のための配線１２４を備えている。配線１２４は、第１のバンプ１２２を介してＢＧＡ基板１１９の上面に接続されている。また、配線１２４は、第２のバンプ１２３を介してＩＣチップ１２１に接続されている。また、シリコンチップ１０＿１は、導電膜の一例であるＴＳＶ１１４＿１で貫通されている。
第２層目〜第７層目のシリコンチップ１０＿２〜７は、上層のシリコンチップと下層のシリコンチップとの間（中間）に位置する。第２層目〜第７層目のシリコンチップ１０＿２〜７も、ＴＳＶ１５＿２〜７で貫通されている。
第８層目（最上層）のシリコンチップ１０＿８は、ベースチップであり、ＴＳＶを備えない。
厚み方向Ｄ１において隣り合うシリコンチップ１０＿１〜８同士は、ＴＳＶ１１４＿１〜７同士を対向させている。そして、隣り合うＴＳＶ同士は、接合部としてのバンプ１１５１で接合されている。なお、バンプ１１５１は、図１の２つのバンプ１１５、１８が結合したものであってもよい。
また、隣り合うシリコンチップ同士の間は、樹脂１８で封止されている。
また、第１層目〜第７層目のシリコンチップ１０＿１〜７の上面Ｓには、スリット１９が形成されている。シリコンチップ１０＿１〜７の上面Ｓは、図１の半導体基板１０の裏面１０ｂに該当してもよい。この場合、第３の実施形態の半導体装置１は、図１の半導体基板１０の積層構造を上下反転させた構成に該当してよい。
また、第１層目〜第７層目のシリコンチップ１０＿１〜７のスリット１９の内部には、図６と同様の補強膜１１７が配置されている。
このような半導体装置１は、バンプ１２０を介して不図示の回路基板に搭載可能である。
シリコンチップは、弾性変形が困難な材質であるため、反りが生じた場合には、ＴＳＶでの三次元実装が困難である。これに対して、第３の実施形態では、スリット１９によってシリコンチップ１０＿１〜７の反りの応力を緩和できるので、シリコンチップ１０＿１〜７の反りを抑制できる。また、補強膜１１７でシリコンチップ１０＿１〜７を補強できるので、シリコンチップ１０＿１〜７の反りを更に有効に抑制できる。
したがって、第３の実施形態によれば、ＴＳＶを用いた三次元実装における電気的接続の信頼性を確保することができる。
（第１の変形例）
次に、第３の実施形態の第１の変形例として、スリットを封止樹脂で埋める半導体装置の例について説明する。なお、第１の変形例の説明にあたり、図９の半導体装置１に対応する構成部については同一の符号を用いて重複した説明を省略する。図１０は、第３の実施形態の第１の変形例を示す半導体装置１の概略断面図である。
図１０に示すように、第１の変形例の半導体装置１は、図９の半導体装置１に対して、スリット１９の内部に、補強膜１１７の代わりに封止樹脂１１８−２を備える点が異なる。
第１の変形例によれば、スリット１９に封止樹脂１１８−２を埋め込むことで、シリコンチップ１０＿１〜７が反ろうとしても、封止樹脂１１８−２がシリコンチップ１０＿１〜７に対して反りの応力に抗する反力を作用させることができる。したがって、第１の変形例の半導体装置１によれば、図９の半導体装置１と同様に、シリコンチップ１０＿１〜７の反りを確実に抑制できる。また、シリコンチップ１０＿１〜８間を封止樹脂１１８−２で封止する際に、スリット１９に封止樹脂１１８−２を埋め込むこともできるので、製造効率を向上させることができる。
（第２の変形例）
次に、第３の実施形態の第２の変形例として、ＴＳＶを減じた半導体装置の例について説明する。なお、第２の変形例の説明にあたり、図９の半導体装置１に対応する構成部については同一の符号を用いて重複した説明を省略する。図１１は、第３の実施形態の第２の変形例を示す半導体装置１の概略断面図である。
第２の変形例の半導体装置１は、図９の半導体装置１に対して、積層状態のＴＳＶの群数が減じられている。第２の変形例においても、スリット１９によってシリコンチップ１０＿１〜７の反りの応力を緩和できるので、シリコンチップ１０＿１〜７の反りを抑制できる。また、補強膜１１７でシリコンチップ１０＿１〜７を補強できるので、シリコンチップ１０＿１〜７の反りを更に有効に抑制できる。
なお、スリット１９の形状は、既述した格子形状や十字形状に限定されず、例えば、放射状等であってもよい。また、スリット１９を断続的に複数形成する場合、各スリット１９の形状や大きさは、互いに異なってもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ 半導体装置
１０ 半導体基板
１０ａ 表面
１０ｂ 裏面
１１４ 導電膜
１９ スリット

Claims (12)

  1. 半導体基板と、
    前記半導体基板の第１面上に配置された半導体素子と、
    前記第１面から前記第１面に対向する第２面にわたって前記半導体基板を貫通する導電膜と、を備え、
    前記第２面の第１端部側から第２端部側にわたって、連続的または断続的に間隙が存在する、半導体装置。
  2. 前記間隙は、連続的な格子状に存在する、請求項１に記載の半導体装置。
  3. 前記間隙は、断続的に複数存在し、
    前記複数の間隙の少なくとも１つは、十字状に存在する、請求項１に記載の半導体装置。
  4. 前記間隙は、前記第２面の全面にわたって存在する、請求項１に記載の半導体装置。
  5. 前記間隙の少なくとも一部は、前記第１面から前記第２面にわたって前記半導体基板を貫通している、請求項１に記載の半導体装置。
  6. 前記間隙は、有底溝を含む、請求項１に記載の半導体装置。
  7. 前記間隙の内部に配置された補強膜を備える、請求項１に記載の半導体基板。
  8. 前記補強膜は、絶縁膜または金属膜である、請求項７に記載の半導体装置。
  9. 前記半導体基板は、互いに対向するように複数備えられ、
    前記導電膜は、前記複数の半導体基板に互いに対向するように配置され、
    前記半導体装置は、互いに対向する前記導電膜同士の間に接合部を備える、請求項１に記載の半導体装置。
  10. 前記半導体基板は、シリコン基板である、請求項９に記載の半導体装置。
  11. 第１面上に半導体素子を有する半導体基板の前記第１面に対向する第２面に、前記第２面の第１端部側から第２端部側にわたって、連続的または断続的に間隙を形成し、
    前記第１面から前記第２面にわたって前記半導体基板を貫通する貫通孔を形成し、
    前記貫通孔の内部に導電膜を形成する、ことを具備する、半導体装置の製造方法。
  12. 前記半導体基板を加熱しながら前記間隙の内部に補強膜を形成することを具備する、請求項１１に記載の半導体装置の製造方法。
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