JP2017195611A

JP2017195611A - 半導体装置

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Publication number: JP2017195611A
Application number: JP2017103489A
Authority: JP
Inventors: 竹村　保彦; Yasuhiko Takemura; 保彦竹村
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2012-05-01
Filing date: 2017-05-25
Publication date: 2017-10-26
Anticipated expiration: 2033-04-29
Also published as: US20150214945A1; JP2013251893A; US9503087B2; US20130293266A1; US9007090B2; JP6429941B2

Abstract

【課題】パワーゲーティングに用いる論理回路に供給される電圧の降下を抑制する。また、半導体装置の消費電力を低減する。【解決手段】半導体素子を用いた論理回路と電源との間に、第１のトランジスタ、第２のトランジスタおよび容量素子を含むプログラム素子を設ける。該プログラム素子は第１のトランジスタのドレイン電極、第２のトランジスタのゲート電極、および容量素子の一方の電極が電気的に接続したノードを形成しており、第１のトランジスタのソース電極および容量素子の他方の電極にはそれぞれ独立に電位を供給することができ、第２のトランジスタのソース電極およびドレイン電極を介して電源と論理回路とが電気的に接続しており、第２のトランジスタの状態に応じて、電源と論理回路との接続状態が制御される。【選択図】図１

Description

本発明は、半導体装置および半導体装置の駆動方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

または、本発明は、物、方法、または、製造方法に関する。または、本発明は、プロセス
、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関す
る。特に、本発明は、例えば、半導体層、半導体装置、表示装置、液晶表示装置、発光装
置、それらの駆動方法、またはそれらを生産する方法に関する。特に、本発明は、例えば
、トランジスタを有する半導体装置、表示装置、発光装置、またはそれらの駆動方法に関
する。または、本発明は、例えば、当該半導体装置、当該表示装置、または当該発光装置
を有する電子機器に関する。

中央演算処理装置（ＣＰＵ：ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）などの
信号処理装置は、その用途によって多種多様な構成を有している。信号処理装置が有する
構成として、例えば、演算処理を行う論理回路、データやプログラムを記憶するためのメ
インメモリ、演算処理やプログラムの実行状態の保持などのために一時的にデータを保持
するレジスタ、キャッシュメモリ等が挙げられる。

信号処理装置において演算処理を行う論理回路は常時稼働しているわけではなく、演算を
停止している期間も多い。このような期間において、演算を停止している回路への電源供
給を遮断することにより省電力化を図る技術として、パワーゲーティングが知られている
（例えば、特許文献１参照）。

特開２００９−１１６８５１号公報

パワーゲーティングを行う半導体装置では、電源と論理回路との電気的な接続を制御する
スイッチが、電源と論理回路との間に直列に挿入されている。そのため、スイッチに用い
るトランジスタ（スイッチングトランジスタ）のオン抵抗が高いと、電圧降下等のため、
論理回路に入力される電位は、電源電位よりも低下し、論理回路が必要とする電圧を供給
できなくなる場合がある。

したがって、スイッチングトランジスタのオン抵抗は十分に低いことが求められる。スイ
ッチングトランジスタのオン抵抗を低減するためには、例えば、ｎチャネル型のスイッチ
ングトランジスタであれば、そのゲート電極に与える電位を高くすればよい。

一方、スイッチングトランジスタのオフ抵抗が十分に高くなければ、待機電流が大きくな
り、消費電力の削減量が減少するため、スイッチングトランジスタのオフ抵抗を十分に高
くすることが求められる場合がある。この場合には、例えば、ｐチャネル型のスイッチン
グトランジスタであれば、そのゲート電極に与える電位を高くすればよい。

しかし、このような操作はゲート電極の電位の変動が大きくなることを意味する。そのた
め、スイッチングトランジスタに供給する電位の変動が大きくなるという問題点がある。

そこで、本発明の一態様の半導体装置は、パワーゲーティングに用いるトランジスタのゲ
ート電極に供給される電圧の降下を抑制することを目的の一とする。また、半導体装置の
消費電力を低減することを目的の一とする。

または、信頼性の高い半導体装置などを提供することを課題の一とする。または、歩留ま
り高い半導体装置などを提供することを課題の一とする。または、新規な半導体装置など
を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一
態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題
は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図
面、請求項などの記載から、これら以外の課題を抽出することが可能である。

半導体素子を用いた論理回路と電源との間に、第１のトランジスタ、第２のトランジスタ
および容量素子を含むプログラム素子を設ける。該プログラム素子は、第１のトランジス
タのドレイン電極、第２のトランジスタのゲート電極、および容量素子の一方の電極が電
気的に接続したノードを形成しており、第１のトランジスタのソース電極および容量素子
の他方の電極にはそれぞれ独立に電位を供給することができ、第２のトランジスタのソー
ス電極およびドレイン電極を介して電源と論理回路とが電気的に接続しており、第２のト
ランジスタの状態に応じて、電源と論理回路との接続状態が制御される。

したがって、本発明の一態様は、論理回路と、プログラム素子と、電源と、を有し、プロ
グラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子と、を有し、プ
ログラム素子は、第１のトランジスタのドレイン電極、前記第２のトランジスタのゲート
電極、および容量素子の一方の電極が電気的に接続されたノードを有し、論理回路は、第
２のトランジスタを介して電源から電力が供給され、論理回路の演算停止に応じて、ノー
ドに第２のトランジスタがオフとなる電位を供給し、前記第２のトランジスタをオフとす
ることで、論理回路に対する電源電位の供給を停止し、論理回路の演算復帰に際して、ノ
ードを浮遊状態とし、浮遊状態のノードの電位を、容量素子の他方の電極との容量結合に
よって、第２のトランジスタがオンとなる電位とすることで、論理回路に対する電源電位
の供給を再開する半導体装置の駆動方法である。

また、論理回路と、プログラム素子と、電源と、を有し、プログラム素子は、第１のトラ
ンジスタと、第２のトランジスタと、容量素子と、を有し、プログラム素子は、第１のト
ランジスタのドレイン電極、前記第２のトランジスタのゲート電極、および容量素子の一
方の電極が電気的に接続されたノードを有し、論理回路は、第２のトランジスタを介して
電源から電力が供給され、論理回路の演算停止に応じて、ノードに第２のトランジスタが
オフとなる電位を供給し、第２のトランジスタをオフとすることで、論理回路に対する電
源電位の供給を停止し、論理回路への電源からの電力供給の停止期間において、第１のト
ランジスタをオフとすることによって、ノードが第２のトランジスタのゲート電極の電位
を保持し、論理回路の演算復帰に際し、第１のトランジスタをオンとして、ノードに第１
の電位を供給し、容量素子の他方の電極には第２の電位を供給し、第１のトランジスタを
オフとすることで、ノードを浮遊状態とし、容量素子の他方の電極に第３の電位を供給し
、ノードと容量素子の他方の電極との容量結合によってノードの電位を第２のトランジス
タがオンとなる電位とすることで、第２のトランジスタをオンとし、第２のトランジスタ
がオンとなったことによって、電源と論理回路とが電気的に接続し、第１のトランジスタ
をオフとすることで、ノードの電位を保持し、第２のトランジスタがオンの状態を保持す
る半導体装置の駆動方法である。

上記において、第２のトランジスタはｎチャネル型でも、ｐチャネル型でもよい。第２の
トランジスタがｎチャネル型であると、第２のトランジスタのオン抵抗を十分に下げるこ
とができる。また、第２のトランジスタがｐチャネル型であると、第２のトランジスタの
オフ抵抗を十分に下げることができる。

なお、第１のトランジスタの半導体層として、酸化物半導体のようなバンドギャップの大
きな半導体を用いた場合、第１のトランジスタのオフ電流またはリーク電流が低減される
ため、論理回路の演算停止時または演算中において第１のトランジスタをオフとしても、
第２のトランジスタのオンオフを保持することができる。

第１の電位および第３の電位は、等しい電位としてもよい。第１の電位および第３の電位
を等しい電位とすることで、回路で作製することが必要な電位が削減され、消費電力を低
減することができる。なお、第３の電位は第１の電位よりも高いことが好ましい。

なお、等しい電位とは、特に電圧変換器等の電圧を変化させるための回路を用いて意図的
に電圧を変化させた電位ではないことを意味する。そのため、概ね等しい電位であればよ
く、厳密に等しい電位であることに限らない。実用上、障害の生じない程度の差異、例え
ば、±５％の誤差があっても等しい電位とする。したがって、入力された電位が配線抵抗
等によって電圧降下して、入力された電位と正確に一致する電位ではなくなっても、ここ
では等しい電位として扱う。

また、第２の電位は、第１の電位の相補的な電位を入力してもよい。

なお、相補的な電位とは、２つの信号線の電位がそれぞれ高電位と低電位の２つの電位を
取りうる場合、一方の信号線の電位が高電位となるときに、他方の信号線の電位が低電位
となる電位、または、その逆のことを、他の信号線の電位は１つの信号線の電位の相補的
な電位である、と定義する。なお、相補的な電位は２つの信号線の電位の高低のみを比較
するわけではない。例えば、インバータ回路に入力した電位と、出力された電位のような
、逆の位相を示す電位は相補的な電位である。

本発明の一態様によって、パワーゲーティングに用いる論理回路に供給される電圧の降下
を抑制することができる。また、半導体装置の消費電力を低減することができる。

本発明の一態様の半導体装置のブロック図および回路図。本発明の一態様の半導体装置の駆動方法を説明するタイミングチャート。本発明の一態様の半導体装置のブロック図および回路図。本発明の一態様の半導体装置を示す回路図。本発明の一態様の半導体装置を示す回路図。本発明の一態様の半導体装置を示す回路図。本発明の一態様の半導体装置を示す回路図およびブロック図。本発明の一態様の半導体装置を示すブロック図。本発明の一態様の半導体装置の断面図。本発明の一態様の半導体装置であるＣＰＵを説明する図。本発明の一態様の半導体装置を適用できる電子機器を説明する図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更しうることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。

以下に説明する実施の形態において、同じものを指す符号は異なる図面間で共通して用い
る場合がある。なお、図面において示す構成要素、すなわち層や領域等の厚さ、幅、相対
的な位置関係等は、実施の形態において説明する上で明確性のため、誇張して示される場
合がある。

なお、本明細書等において「上」という用語は、構成要素の位置関係が「直上」であるこ
とを限定するものではない。例えば、「絶縁膜上のゲート電極層」の表現であれば、絶縁
膜とゲート電極層との間に他の構成要素を含むものを除外しない。「下」についても同様
である。

また、本明細書等において「電極層」や「配線層」という用語は、これらの構成要素を機
能的に限定するものではない。例えば、「電極層」は「配線層」の一部として用いられる
ことがあり、その逆もまた同様である。さらに、「電極層」や「配線層」という用語は、
複数の「電極層」や「配線層」が一体となって形成されている場合なども含む。

また、回路上の表現として、トランジスタのゲート電極、ソース電極、ドレイン電極と記
載される場合、それぞれゲート（端子）、ソース（端子）、ドレイン（端子）などと読み
替えることができる。したがって、本発明の一態様に係るトランジスタは、ゲート電極、
ソース電極、ドレイン電極を有するトランジスタのみに限定されるものではない。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いること
ができるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。

例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。

なお、図面において、トランジスタが１つしか明示されていない場合であっても、２つ以
上のトランジスタが直列または並列に接続されている場合を含むものとする。容量素子や
その他の素子についても同様である。

（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置および半導体装置の駆動方法について図
面を用いて説明する。

図１（Ａ）に本発明の一態様の半導体装置１０１を示す。本発明の一態様の半導体装置１
０１は、マトリクス状に配置された複数（好ましくは１０以上、より好ましくは１００以
上）の論理回路１０２を有する。論理回路１０２は高電位電源、低電位電源とそれぞれ電
気的に接続する。論理回路１０２と低電位電源は低電位電源線１１０によって電気的に接
続し、低電位電源線１１０と論理回路１０２との間にはそれぞれプログラム素子１０３が
直列に挿入されている。プログラム素子１０３によって、論理回路１０２と低電位電源と
の接続状態は制御されている。

なお、図１（Ａ）では、マトリクス状に配置された論理回路の全てを、論理回路１０２と
呼び、特に区別していないが、論理回路１０２はそれぞれ異なる回路構成であってもよい
。また、論理回路１０２はそれぞれが同じ回路構成であってもよい。また、論理回路１０
２は図１（Ａ）に示すように規則正しくマトリクス状に配置されるだけでなく、散在して
配置されている構成であってもよい。プログラム素子１０３についても同様である。

前述したように、プログラム素子１０３によって、論理回路１０２と低電位電源との電気
的な接続が制御されている。プログラム素子１０３をオンとすることによって、論理回路
１０２に低電位電源から電位が供給され、プログラム素子１０３をオフとすることによっ
て、論理回路１０２に対する、低電位電源からの電位の供給が停止される。

プログラム素子１０３を制御することによって、演算を停止した論理回路１０２には電力
の供給を停止し、論理回路１０２の演算復帰時に電力の供給を再開する。演算を停止して
いる間は、論理回路１０２に対する電力の供給が停止されるため、半導体装置１０１の消
費電力を低減することができる。図１（Ａ）に示す半導体装置は、論理回路の電源供給を
こまめに制御することにより、消費電力の低減と演算処理の効率化を両立させることがで
きる。

図１（Ｂ）にプログラム素子１０３の詳細を示す。

プログラム素子１０３は、第１のトランジスタ１０４、第２のトランジスタ１０５および
容量素子１０６を有する。第１のトランジスタ１０４のゲート電極は、選択信号線１０７
と電気的に接続され、選択信号が入力される。選択信号によって、第１のトランジスタ１
０４のオンとオフを切り替える。第１のトランジスタのドレイン電極、第２のトランジス
タ１０５のゲート電極および容量素子１０６の一方の電極は電気的に接続しており、ノー
ドを形成する。このノードを、特に保持ノード（またはノードＲＮ）ともいう。

当該ノードには、第１のトランジスタ１０４のソース電極を介して、第１の配線１０８の
電位が入力される。選択信号線１０７から入力される選択信号によって、第１のトランジ
スタ１０４のオンとオフを切り替え、ノードと第１の配線１０８の接続を制御する。

第１のトランジスタ１０４は大きなバンドギャップ（例えば、シリコンの約３倍程度）を
有する半導体材料をチャネル形成領域に有するトランジスタである。そのため、オフ電流
またはリーク電流が極めて低減されたトランジスタであり、第１のトランジスタ１０４の
ドレイン電極が電気的に接続されたノードは、第１のトランジスタ１０４をオフとするこ
とで、長時間電荷を保持することができる。

大きなバンドギャップを有する半導体材料としては、酸化物半導体、炭化シリコン、窒化
ガリウム等が挙げられる。なお、酸化物半導体については、後の実施の形態において詳細
を説明する。なお、第１のトランジスタ１０４は酸化物半導体に限られず、非晶質、多結
晶、単結晶のシリコンを用いてもよい。

第１のトランジスタ１０４は、演算回路のクロック周波数のような高速動作を要求されな
いため、電界効果移動度が１ｃｍ^２／Ｖｓ以上であればよい。または、オン抵抗が１０^８
Ω以下であってもよい。

また、第１のトランジスタ１０４のオフ抵抗は、容量素子１０６の容量とノードＲＮに電
荷を保持する期間によって決定される。例えば、容量素子１０６の容量を、ダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）に用いられているものと同様な値（３０ｆＦ）とし
、第１のトランジスタ１０４をＤＲＡＭと同様にオフ抵抗の低いシリコンを用いて形成す
ると、１秒以内に電荷が消失してしまう。同じ容量でもオフ抵抗が８桁程度高い（オフ抵
抗は１×１０^２２Ω以上）酸化物半導体を用いて形成すると、１０年間以上電荷を保持で
きる。

また、チャネルを長くすることでもオフ抵抗を高めることができる。例えば、チャネル長
を通常のトランジスタの１００倍とすれば、１００倍の期間、電荷を保持できる。上述の
とおり、第１のトランジスタ１０４は、高速動作を要求されないため、チャネルを長くす
ることによる障害は少ない。

このような長チャネルのトランジスタは、大面積を必要とするが、第１のトランジスタ１
０４を薄膜トランジスタとすれば、第２のトランジスタ１０５（通常は、非常にチャネル
が広いので、多くの面積を必要とする）に積層して形成できるので、実質的な面積の増大
とはならない。なお、第１のトランジスタ１０４を薄膜トランジスタとする場合には、半
導体層を薄くすることによってもオフ抵抗を高めることができる。

なお、論理回路に供給される電力を０．１ミリ秒乃至１０ミリ秒、例えば１ミリ秒の間隔
でオンオフするのであれば、電荷を保持できる期間が１秒であっても（例えば、第１のト
ランジスタにシリコンを用いても）全く問題は生じない。

容量素子１０６の他方の電極は第２の配線１０９と電気的に接続している。

第２のトランジスタ１０５のソース電極は低電位電源線１１０と電気的に接続し、ドレイ
ン電極は論理回路１０２と電気的に接続している。低電位電源線１１０は、低電位電源と
電気的に接続している。したがって、第２のトランジスタ１０５のオンとオフを切り替え
ることによって、論理回路１０２と低電位電源線１１０との接続を制御することができる
。本実施の形態では、第２のトランジスタ１０５がオンとなり、論理回路１０２と低電位
電源線１１０が電気的に接続している場合をプログラム素子１０３がオンであると呼ぶ。
また、第２のトランジスタ１０５がオフとなり、論理回路１０２と低電位電源線１１０と
の接続が切れている場合をプログラム素子１０３がオフであると呼ぶ。

第２のトランジスタ１０５は、低電位電源と論理回路１０２の間に直列に挿入されている
ため、オン抵抗が低い方が好ましい。そのため、第２のトランジスタ１０５の電界効果移
動度は１００ｃｍ^２／Ｖｓ以上、好ましくは３００ｃｍ^２／Ｖｓ以上とする。

また、容量素子１０６の容量Ｃ_１０６は、第２のトランジスタ１０５のゲート容量Ｃ_１０
_５より大きく、好ましくは５倍以上、より好ましくは１０倍以上であるとよい。

本発明の一態様の半導体装置１０１の駆動方法について説明する。なお、以下の説明では
、第１のトランジスタ１０４および第２のトランジスタ１０５はｎチャネル型のトランジ
スタとするが、これに限定されない。

図２（Ａ）にプログラム素子１０３を駆動する際のタイミングチャートを示す。図２（Ａ
）において、１０７、１０８、１０９はそれぞれ、選択信号線１０７、第１の配線１０８
、第２の配線１０９に入力する電位を示す。ＲＮは第１のトランジスタ１０４のドレイン
電極、第２のトランジスタ１０５のゲート電極および容量素子１０６の一方の電極が電気
的に接続したノードＲＮの電位を示す。

ここでは、半導体装置１０１は、論理回路１０２の演算停止に伴って、プログラム素子１
０３をオフとして論理回路１０２への電力の供給を停止させる期間（図２（Ａ）に示すＴ
１）と、電力の供給が停止された状態を保持する期間（図２（Ａ）に示すＴ２）と、論理
回路１０２の演算復帰に伴って、プログラム素子１０３をオンとして論理回路１０２への
電力の供給を復帰する期間（図２（Ａ）に示すＴ３）、電力が供給された状態を保持する
期間（図２（Ａ）に示すＴ４）の順に駆動される。

まず、プログラム素子１０３をオフとして、論理回路１０２への電力の供給を停止する期
間（Ｔ１）の駆動方法について説明する。

プログラム素子１０３をオフとするためには、まず、選択信号線１０７に第１のトランジ
スタ１０４がオンとなる電位を与える。

本実施の形態では、第１のトランジスタ１０４をオンとするために、選択信号線１０７を
適切な高い電位とする。すなわち、その後第１の配線１０８に供給される電位と第１のト
ランジスタ１０４のしきい値電圧Ｖｔｈ_１０４との和より大きい電位を入力すればよい。

ここで、第１の配線１０８の電位は第２のトランジスタ１０５をオフとする電位とする。

第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力
される。なお、その直前まで、ノードＲＮの電位は、第２のトランジスタ１０５をオンと
するのに十分な高い電位であったが、第１のトランジスタ１０４がオンになると、第１の
配線１０８の電位がノードＲＮに入力されることで、電位は低下する。したがって、ノー
ドＲＮには、第２のトランジスタ１０５をオフとする電位が入力され、第２のトランジス
タ１０５はオフとなる。

なお、第２のトランジスタ１０５のソース電極には低電位電源線１１０から低電位（ＶＳ
Ｓ）が入力されている。したがって、第２のトランジスタ１０５をオフとするためには、
第１の配線１０８をＶＳＳ＋Ｖｔｈ_１０５（第２のトランジスタのしきい値電圧）以下の
電位とし、第２のトランジスタ１０５のゲート電極の電位をＶＳＳ＋Ｖｔｈ_１０５以下と
すればよい。

ここでは、第１の配線１０８に低電位（ＶＳＳ）を与える。

第１の配線１０８から、低電位（ＶＳＳ）が第２のトランジスタ１０５のゲート電極に入
力され、第２のトランジスタ１０５はオフとなる。第２のトランジスタ１０５がオフとな
ることによって、論理回路１０２と低電位電源線１１０との電気的な接続は切断され、論
理回路１０２に対する電力の供給が停止する。

なお、プログラム素子１０３をオフとして論理回路１０２への電力の供給を停止させる期
間（Ｔ１）において、第２の配線１０９の電位は、高電位（ＶＤＤ）とする。その後、選
択信号線１０７の電位を第１のトランジスタ１０４のしきい値電圧Ｖｔｈ_１０４よりも低
くして、第１のトランジスタ１０４をオフとする。

なお、第１のトランジスタ１０４をオフとする際に、そのゲートとドレイン（ノードＲＮ
）との間に寄生容量があると、ノードＲＮの電位が低下するが、以下の議論では、ゲート
とドレイン間の寄生容量が存在しないものとする。

ここまでで、プログラム素子１０３をオフとして、論理回路１０２への電力の供給を停止
した。続いて、電力の供給が停止された状態を保持する期間（Ｔ２）について説明する。

電力の供給が停止された状態を保持する期間（Ｔ２）の任意のタイミングにおいて、第１
のトランジスタ１０４をオンとして、電力の供給を停止させる期間に行ったものと同様の
操作を行ってもよい。該操作を行うことで、第２のトランジスタ１０５がオフである状態
を維持することができる。

なお、第１のトランジスタ１０４に酸化物半導体を用いた場合、オフ電流またはリーク電
流が極めて低い（オフ抵抗が極めて高い）ため、ノードＲＮの電位は長期間にわたって保
持される。

そのため、期間（Ｔ２）において、第１のトランジスタ１０４を操作する必要がなく、さ
らに消費電力を低減することができる。

電力の供給が停止された状態を保持する期間（Ｔ２）において、第２の配線１０９の電位
は高電位（ＶＤＤ）を維持することが好ましい。

続いて、論理回路１０２の演算復帰に伴って、プログラム素子１０３をオンとして論理回
路１０２への電力の供給を復帰する期間（図２（Ａ）に示すＴ３）の駆動方法を説明する
。

プログラム素子１０３をオンとするには、まず、選択信号線１０７の電位を第１のトラン
ジスタ１０４がオンとなる電位とする。ここで、入力される電位は、その後、第１の配線
１０８に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ_１０４との和
より高い電位とすればよい。

第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力
される。ここでは、第１の配線１０８を介して、高電位（ＶＤＤ）が入力される。

このとき、第２の配線１０９は、低電位（ＶＳＳ）とする。従って、容量素子１０６には
電圧（ＶＤＤ−ＶＳＳ）が印加される。

続いて、選択信号線１０７の電位を下げて、第１のトランジスタ１０４をオフとする。第
１のトランジスタ１０４がオフとなることで、第１の配線１０８とノードＲＮとの電気的
な接続が切断され、ノードＲＮは浮遊状態となる。

続いて、第２の配線１０９の電位を高電位（ＶＤＤ）とする。第２の配線１０９の電位が
低電位（ＶＳＳ）から高電位（ＶＤＤ）に上昇することによって、容量素子１０６の容量
結合により、ノードＲＮの電位も上昇する。

容量素子１０６は電圧（ＶＤＤ−ＶＳＳ）を保持していたため、容量結合によって、ノー
ドＲＮの電位が上昇する。特に、容量素子１０６の容量Ｃ_１０６が、第２のトランジスタ
１０５の容量Ｃ_１０５より十分に大きい場合には、ノードＲＮの電位は第１の配線１０８
および第２の配線１０９に与えた電位よりも高くなる。理想的には、ノードＲＮの電位は
（２ＶＤＤ−ＶＳＳ）となり、低電位電源線１１０（電位がＶＳＳ）との電位差は［２×
（ＶＤＤ−ＶＳＳ）］となる。

そのため、容量Ｃ_１０６は、ゲート容量Ｃ_１０５より大きく、好ましくは５倍以上、より
好ましくは１０倍以上であるとよい。なお、容量Ｃ_１０６とゲート容量Ｃ_１０５が等しい
場合には、理想的には、ノードＲＮの電位は｛［（３ＶＤＤ）−ＶＳＳ］／２｝となり、
低電位電源線１１０との電位差は［１．５×（ＶＤＤ−ＶＳＳ）］となる。

上記のように、第１の配線１０８と第２の配線１０９の電位の変動は（ＶＤＤ−ＶＳＳ）
のみであるにもかかわらず、第２のトランジスタ１０５のゲート電極には、ＶＤＤよりも
高い電位を与え、最小でＶＳＳから、最大で［（２×ＶＤＤ）−ＶＳＳ］まで変動させる
ことができる。第２のトランジスタ１０５のゲート電極に与える電位を高くすることがで
きるため、第２のトランジスタのオン抵抗を低減することができる。

例えば、第２のトランジスタ１０５がオンのときのゲート容量Ｃ_１０５が容量素子１０６
の容量Ｃ_１０６と等しく、第２のトランジスタ１０５のしきい値電圧Ｖｔｈ_１０５を＋０
．５Ｖ、ＶＳＳを０Ｖ、ＶＤＤを＋１Ｖとすると、第２の配線１０９の電位を操作するこ
とで、ノードＲＮの電位は＋１．５Ｖまで上昇する。その結果、第２の配線１０９の電位
を操作しない場合（ノードＲＮの電位は＋１Ｖ）の２分の１の抵抗となる。この結果、第
２のトランジスタ１０５のチャネル幅を２分の１、としても同等なオン特性を得られる。
すなわち、第２のトランジスタ１０５の面積を削減する上で効果的である。

さらに、第１の配線１０８および第２の配線１０９の電位の変動は、ノードＲＮの電位の
変動よりも小さくてよいので、消費電力を低減することができる。

また、第１の配線１０８の電位の変動が小さくなることによって、第１のトランジスタ１
０４のソース電極の電位の変動も小さくなる。したがって、第１のトランジスタ１０４を
オンとするために、選択信号線１０７に入力される電位の変動も小さくすることができる
。

その後、電力が供給された状態を保持する期間（図２（Ａ））に示すＴ４に移行する。こ
のような操作を繰り返すことで、論理回路１０２に電源を供給することや、電源を遮断す
ることができる。

以上の例では、第１の配線１０８の電位がＶＤＤのときには、第２の配線１０９の電位を
ＶＳＳに、第１の配線１０８の電位がＶＳＳのときには、第２の配線１０９の電位をＶＤ
Ｄにするという例を示したが、これ以外の組み合わせも可能である。

例えば、第１の配線１０８の電位がＶＤＤのときには、第２の配線１０９の電位をＶＳＳ
１に、第１の配線１０８の電位がＶＳＳのときには、第２の配線１０９の電位をＶＤＤ１
にしてもよい。ここで、ＶＳＳ１とＶＤＤ１はＶＳＳ１＜ＶＤＤ１を満たす。なお、ＶＳ
ＳとＶＳＳ１の大小関係、ＶＤＤとＶＤＤ１の大小関係は、ＶＤＤ１とＶＳＳ１に必要と
される条件を満たせば任意に設定できる。

また、第１の配線１０８の電位もＶＤＤやＶＳＳに限られず、その他の電位としてもよい
。すなわち、第１の配線１０８の電位がＶＤＤ２のときには、第２の配線１０９の電位を
ＶＳＳ１に、第１の配線１０８の電位がＶＳＳ２のときには、第２の配線１０９の電位を
ＶＤＤ１にする。ここで、ＶＳＳ１＜ＶＤＤ１、ＶＳＳ２＜ＶＤＤ２を満たすが、ＶＳＳ
１とＶＳＳ２の大小関係、ＶＤＤ１とＶＤＤ２の大小関係は、ＶＤＤ２とＶＳＳ２に必要
とされる条件を満たせば任意に設定できる。

例えば、ＶＤＤ２を＋１Ｖとしたとき、ＶＤＤ１は０Ｖでも＋２Ｖでもよい。同じく、Ｖ
ＳＳ２を、０Ｖとしたとき、ＶＳＳ１は−１Ｖでも＋１Ｖでもよい。

なお、図１（Ａ）に示すように論理回路１０２がマトリクス状に設けられていると、それ
ぞれに設けられたプログラム素子１０３を同時にプログラムする（プログラム素子１０３
のノードＲＮに第２のトランジスタ１０５をオンまたはオフとするために必要な電位を入
力する）ことは困難であるため、１つのプログラム素子１０３をプログラムした後、他の
プログラム素子１０３をプログラムすることとなる。

この場合、第１の配線１０８および第２の配線１０９を、複数のプログラム素子１０３が
共有することとなる。すなわち、１つのプログラム素子１０３をプログラムした後、他の
プログラム素子１０３のプログラムのため、第２の配線１０９の電位がＶＳＳまたはＶＤ
Ｄとされることがある。そのため、プログラムが終了した１つのプログラム素子１０３の
ノードＲＮの電位が大きく変動することがある。

このような場合を考慮したタイミングチャートを図２（Ｂ）に示す。図２（Ｂ）に示され
るタイミングチャートは、第１のプログラムの期間（Ｔ５）と、第２のプログラムの期間
（Ｔ７）とそれらの間の期間（Ｔ６）と、第２のプログラムの期間（Ｔ７）の後の期間（
Ｔ８）を示す。

第１のプログラムの期間（Ｔ５）では、プログラム素子１０３をオフとするためのプログ
ラムを行う。しかし、その前後に他のプログラム素子１０３をオンまたはオフとするプロ
グラムが行われている。そのため、第２の配線１０９の電位は変動し、容量素子１０６の
容量結合によって、当該プログラム素子１０３のノードＲＮの電位も同様に変動する。

例えば、図２（Ｂ）の期間（Ｔ５）に示すように、当該プログラム素子１０３をプログラ
ムする前（当該プログラム素子１０３がオンである）のノードＲＮの電位はＶＤＤもしく
はそれ以上の値となる。

ここでは、このようにノードＲＮの電位が変動するものの、プログラム素子１０３の第２
のトランジスタ１０５をオンまたはオフの状態に保つことが可能である。当該プログラム
素子１０３をプログラムする前は、（ＶＤＤ−ＶＳＳ）がしきい値電圧Ｖｔｈ_１０５以上
であれば、第２のトランジスタ１０５はオンである。したがって、第２のトランジスタ１
０５はオンを維持することができ、論理回路１０２への電力の供給が途絶するわけではな
いので、この期間においても論理回路１０２が演算することが可能である。

ただし、ノードＲＮの電位がＶＤＤの場合には、第２のトランジスタ１０５のオン抵抗が
十分に低くないため、電圧降下が大きくなる。例えば、第２のトランジスタ１０５のしき
い値電圧Ｖｔｈ_１０５を＋０．５Ｖ、ＶＳＳを０Ｖ、ＶＤＤを＋１Ｖとし、ノードＲＮの
電位が＋２Ｖのときの、第２のトランジスタ１０５での最大の電圧降下（想定している最
大の電流が流れた場合の電圧降下）を１０ｍＶとしている場合、ノードＲＮの電位がＶＤ
Ｄ（＝＋１Ｖ）となった場合には、電圧降下が３０ｍＶとなる。すなわち、論理回路にか
かる電圧は２０ｍＶの幅で変動する。

もっとも、論理回路１０２の容量が非常に大きなことと、プログラム素子１０３のプログ
ラムに要する時間が極めて短いことを考慮すれば、実際の変動幅はより小さくなる。

また、当該プログラム素子１０３をプログラムした後（当該プログラム素子１０３をオフ
とした後）のノードＲＮの電位はＶＳＳ、もしくはそれ以下の値となる。

ノードＲＮの電位がＶＳＳより小さければ、より第２のトランジスタ１０５のオフ抵抗が
大きくなるため、待機電流を削減できるという点で好ましい。

一方で、ノードＲＮの電位がＶＳＳより低い場合には、第１のトランジスタ１０４がオン
とならないように、選択信号線１０７の電位もそれに応じて低下させる必要がある。この
場合、選択信号線１０７の電位は、公知の手段で一時的に生成することができる。第１の
プログラムの期間（Ｔ５）が終了すれば、第２の配線１０９の電位が変動することもない
ので、ノードＲＮの電位がＶＳＳより低くなることはない。したがって、第１のプログラ
ム期間（Ｔ５）の後の期間（Ｔ６）において、選択信号線１０７の電位を上昇させればよ
い。

第２のプログラムの期間（Ｔ７）、およびその後の期間（Ｔ８）においても上記と同様な
議論ができる。

なお、第２のトランジスタ１０５はｎチャネル型トランジスタとしたが、相当するトラン
ジスタをｐチャネル型トランジスタとした場合、図３（Ａ）に示す半導体装置２０１のよ
うに、プログラム素子２０３を高電位電源と論理回路１０２との間に設けることが好まし
い。図３（Ｂ）に、プログラム素子２０３の詳細を示す。

図３に示す、プログラム素子２０３は、例えば、図１に示すプログラム素子１０３と比較
して、ｎチャネル型トランジスタである第２のトランジスタ１０５が、ｐチャネル型トラ
ンジスタである第２のトランジスタ２０５となっている点が異なる。

ｐチャネル型トランジスタは、高電位側がソース電極となり、低電位側がドレイン電極と
なる。したがって、第２のトランジスタ２０５がｐチャネル型トランジスタである場合、
プログラム素子２０３は、図３に示すように、高電位電源と論理回路１０２との間に挿入
することが好ましい。

以下、図３（Ｂ）に示すプログラム素子２０３の動作について説明する。ここでは、論理
回路１０２の演算停止に伴って、プログラム素子２０３をオフとして論理回路１０２への
電力の供給を停止させる期間（Ｔ９）と、電力の供給が停止された状態を保持する期間（
Ｔ１０）と、論理回路１０２の演算復帰に伴って、プログラム素子２０３をオンとして論
理回路１０２への電力の供給を復帰する期間（Ｔ１１）と電力が供給された状態を保持す
る期間（Ｔ１２）の順に説明する。

まず、プログラム素子２０３をオフとして、論理回路１０２への電力の供給を停止する期
間（Ｔ９）の駆動方法について説明する。

プログラム素子２０３をオフとするためには、選択信号線１０７を第１のトランジスタ１
０４がオンとなる電位とする。例えば、その後、第１の配線１０８に供給される電位と第
１のトランジスタ１０４のしきい値電圧Ｖｔｈ_１０４との和より大きい電位を入力すれば
よい。

第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力
される。ここで、第１の配線１０８には、第２のトランジスタ２０５をオフとする電位を
与える。

その直前まで、ノードＲＮの電位は、第２のトランジスタ１０５をオンとするための低い
電位であったが、第１のトランジスタ１０４がオンになると、第１の配線１０８の電位が
ノードＲＮに入力されることで、電位は上昇する。したがって、ノードＲＮは第２のトラ
ンジスタ２０５をオフとする電位となり、第２のトランジスタ２０５はオフとなる。

なお、第２のトランジスタ２０５のソース電極には高電位電源線２１０から高電位（ＶＤ
Ｄ）が入力されている。したがって、第２のトランジスタ２０５をオフとするためには、
第１の配線１０８をＶＤＤ＋Ｖｔｈ_２０５（第２のトランジスタのしきい値電圧）以上の
電位とし、第２のトランジスタ２０５のゲート電極の電位をＶＤＤ＋Ｖｔｈ_２０５以上と
すればよい。

ここでは、第１の配線１０８に高電位（ＶＤＤ）を入力する。このとき、第２の配線１０
９の電位は、低電位（ＶＳＳ）とする。

その後、第１のトランジスタ１０４をオフとする。さらに、第２の配線１０９の電位は、
高電位（ＶＤＤ）とする。この結果、ノードＲＮの電位は、ＶＤＤより高い電位となる。
第２のトランジスタ２０５はｐチャネル型であるので、ノードＲＮの電位がＶＤＤとなっ
た時点で、オフであるので、理想的には、そのゲート容量は無視できる。したがって、第
２の配線１０９の電位をＶＳＳからＶＤＤに引き上げることにより、理想的にはその上昇
分がそのまま、ノードＲＮの電位の上昇分となり、最大で（２ＶＤＤ−ＶＳＳ）となる。

この結果、第２のトランジスタ２０５のオフ抵抗は極めて大きなものとなり、待機電流を
著しく低減することができる。なお、容量素子１０６の容量Ｃ_１０６は、第２のトランジ
スタ２０５がオンである状態のときのゲート容量Ｃ_２０５と同じか、それ以上であるとよ
い。現実には、ノードＲＮが何らかの容量を有しているため、電位の上昇は（ＶＤＤ−Ｖ
ＳＳ）より小さくなることがある。

ここまでで、プログラム素子２０３をオフとして、論理回路１０２への電力の供給を停止
した。続いて、電力の供給が停止された状態を保持する期間（Ｔ１０）について説明する
。電力の供給が停止された状態を保持する期間（Ｔ１０）において、第２の配線１０９の
電位は高電位（ＶＤＤ）を維持することが好ましい。

第１のトランジスタ１０４に酸化物半導体を用いた場合、オフ電流またはリーク電流が極
めて低い（オフ抵抗が極めて高い）ため、ノードＲＮの電位は長期間にわたって保持され
る。

ノードＲＮの電位が長期間にわたって保持されることによって、第２のトランジスタ２０
５がオフである状態、言い換えれば、プログラム素子２０３がオフである状態を長期間に
わたって保持することができる。

なお、電力の供給が停止された状態を保持する期間（Ｔ１０）において、上記のプログラ
ム素子２０３をオフとして論理回路１０２への電力の供給を停止させる期間（Ｔ９）でお
こなった操作を繰り返してもよい。

電力の供給が停止された状態を保持する期間（Ｔ１０）において、第２の配線１０９の電
位は高電位（ＶＤＤ）を維持することが好ましい。

続いて、論理回路１０２の演算復帰に伴って、プログラム素子２０３をオンとして論理回
路１０２への電力の供給を復帰する期間（Ｔ１１）の駆動方法を説明する。

プログラム素子２０３をオンとするには、まず、選択信号線１０７を第１のトランジスタ
１０４がオンとなる電位とする。ここで、入力される電位は、その後、第１の配線１０８
に供給される電位と第１のトランジスタ１０４のしきい値電圧Ｖｔｈ_１０４との和より高
い電位を入力すればよい。

第１のトランジスタ１０４がオンになると、第１の配線１０８の電位がノードＲＮに入力
される。ここでは、第１の配線１０８を介して、低電位（ＶＳＳ）を入力する。このとき
、第２の配線１０９は、高電位（ＶＤＤ）とする。

続いて、選択信号線１０７の電位を下げて、第１のトランジスタ１０４をオフとする。第
１のトランジスタ１０４がオフとなることで、第１の配線１０８とノードＲＮとの電気的
な接続が切断され、ノードＲＮは浮遊状態となる。なお、第２の配線１０９の電位は高電
位（ＶＤＤ）を維持する。ノードＲＮの電位は低電位であるので、第２のトランジスタは
オンであり、論理回路１０２に電源を供給する状態が保持される。

その後、電力が供給された状態を保持する期間（Ｔ１２）に移行する。このような操作を
繰り返すことで、論理回路１０２に電源を供給することや、電源を遮断することができる
。

上記のように、第１の配線１０８と第２の配線１０９の電位の変動は（ＶＤＤ−ＶＳＳ）
のみであるにもかかわらず、第２のトランジスタ２０５のゲート電極には、ＶＤＤよりも
大きな電位を与えることができる。第２のトランジスタ２０５のゲート電極に与える電位
を高くすることができるため、第２のトランジスタ２０５のオフ抵抗を極めて大きくする
ことができる。

例えば、第２のトランジスタ２０５のしきい値電圧Ｖｔｈ_２０５を−０．５Ｖ、ＶＳＳを
０Ｖ、ＶＤＤを＋１Ｖとすると、ノードＲＮの電位は、第２の配線１０９の電位を操作す
ることで＋２Ｖまで上昇する。これを、第２の配線１０９の電位を操作しない場合と比べ
ると、理想的にはオフ抵抗を最大で１０桁以上も高めることができる。

シリコンを用いたトランジスタであれば、現実的には、オフ抵抗は５桁程度の上昇（チャ
ネル長が１００ｎｍでチャネル幅がチャネル長の３００倍のトランジスタで、１×１０^１
^２Ω程度）にとどまるが、それでも待機電流を大幅に削減できる。ちなみに、図１（Ｂ）
のプログラム素子１０３の第２のトランジスタ１０５に、しきい値電圧＋０．５Ｖのチャ
ネル長１００ｎｍのｎチャネル型トランジスタ（同等なオン特性を得るためにはチャネル
長がチャネル幅の５０倍程度であればよい）を用いて、図２（Ａ）に示す駆動をおこなっ
た場合には、オフ抵抗は数十ＭΩ程度にとどまる。

なお、第２のトランジスタ２０５として、しきい値電圧の高いｐチャネル型トランジスタ
を用いてもよい。例えば、第２のトランジスタ２０５のしきい値電圧Ｖｔｈ_２０５を０Ｖ
とすると、しきい値電圧が−０．５Ｖのものに比較してオン抵抗（ゲートの電位が０Ｖの
とき）は５桁以上小さくなる。それでいて、オフ抵抗（ゲートの電位を＋２Ｖ）はほとん
ど変わらない。すなわち、第２のトランジスタ２０５のチャネル幅を小さくすることがで
きる。

本実施の形態に示す半導体装置は上記の構成に限らない。

図１（Ｂ）に示されるプログラム素子１０３は、同じ行の（すなわち、選択信号線１０７
を共有している）他のプログラム素子１０３のオンオフを変更する場合、当該プログラム
素子１０３のオンオフを変更する必要がなくとも、他のオンオフを変更する必要のあるプ
ログラム素子１０３の第１のトランジスタ１０４をオンとするためには、選択信号線１０
７の電位を操作する必要があり、当該プログラム素子１０３の第１のトランジスタ１０４
もオンとなってしまう。

この場合、第１の配線１０８の電位が適切でないと、当該プログラム素子１０３の状態を
維持できなくなる。そのため、第１の配線１０８の電位（および第２の配線１０９の電位
）は当該プログラム素子１０３が適切な状態（オンまたはオフ）となる電位とする必要が
ある。そのため、当該プログラム素子のオンオフを何らかの方法で記憶しておくことが求
められる。

この問題を解決するためには、例えば、図４（Ａ）に示すように、第１のトランジスタ１
０４のソース電極と第１の配線１０８の間に、第３のトランジスタ１１１を挿入するプロ
グラム素子３０３とするとよい。第３のトランジスタ１１１のソース電極は第１の配線１
０８と電気的に接続し、ドレイン電極は第１のトランジスタ１０４のソース電極と電気的
に接続する。

第３のトランジスタ１１１のゲート電極と第３の配線１１２が電気的に接続され、第３の
配線１１２から供給される電位によって、第３のトランジスタ１１１が制御されている。
第３のトランジスタ１１１が設けられることによって、プログラム素子３０３をマトリク
ス状に形成した場合において、特定のプログラム素子のみのオンオフを制御することがで
きる。

なお、第３のトランジスタ１１１は、図４（Ｂ）に示すプログラム素子４０３のように、
第１のトランジスタ１０４と第２のトランジスタ１０５および容量素子１０６の間に形成
してもよい。図４（Ａ）または図４（Ｂ）に示す回路においては、第１のトランジスタ１
０４のゲート容量および第３のトランジスタ１１１のゲート容量は、容量素子１０６の容
量よりも十分に小さいことが好ましく、いずれも容量素子１０６の容量の１０分の１以下
、好ましくは５０分の１以下とするとよい。

なお、図４に示すような第３のトランジスタを設けなくとも、第１の配線１０８と第２の
配線１０９の電位を適切に設定することで、第１のトランジスタ１０４のオンオフを維持
することができる。なお、この場合には、プログラム素子１０３のオンまたはオフの状態
が一時的に損なわれる場合があるが、プログラム素子１０３のオンまたはオフの状態を喪
失するわけではない。以下に、図１（Ｂ）に示されるプログラム素子１０３を例にとり、
その動作例を説明する。

例えば、プログラム素子１０３をオフとする場合を考える。そのためには、例えば、まず
第１のトランジスタ１０４をオンとし、第１の配線１０８の電位をＶＳＳ、第２の配線１
０９の電位をＶＤＤとした後、第１のトランジスタ１０４をオフとする。その後、第２の
配線１０９の電位はＶＤＤを維持する。容量素子１０６の容量_Ｃ１０６が、第２のトラン
ジスタ１０５のゲート容量_Ｃ１０５よりも十分に大きな場合には、ノードＲＮの電位はＶ
ＳＳとなる。

しばらくして、当該プログラム素子１０３のオンオフは変更する必要がなく、同じ行の他
のプログラム素子１０３のオンオフを変更する必要がある、という状況となったとする。
この場合には、選択信号線１０７の電位をＶ_Ｈとする前に、第１の配線１０８および第２
の配線１０９の電位を（Ｖ_Ｈ−Ｖｔｈ_１０４）より高い電位とするとよい。ここで、Ｖ_Ｈ
は、第１のトランジスタ１０４をオンとするために選択信号線１０７に印加される電位で
ある。

第２の配線１０９の電位を（Ｖ_Ｈ−Ｖｔｈ_１０４）より高い電位とすることで、容量素子
１０６の容量結合によって、ノードＲＮの電位は、（ＶＳＳ＋Ｖ_Ｈ−Ｖｔｈ_１０４）より
高い電位となる。ここでは、第１の配線１０８および第２の配線１０９の電位をいずれも
（Ｖ_Ｈ−Ｖｔｈ_１０４＋α）としたとする。このとき、ノードＲＮの電位は第２のトラン
ジスタ１０５をオンとする電位となることがある。

一方、この状態で、選択信号線１０７の電位をＶ_Ｈとしても当該プログラム素子１０３の
第１のトランジスタ１０４はオンとならない。

当該プログラム素子１０３の第１のトランジスタ１０４に関すれば、ソース（第１の配線
１０８）の電位は（Ｖ_Ｈ−Ｖｔｈ_１０４＋α）であり、ドレイン（ノードＲＮ）の電位は
（ＶＳＳ＋Ｖ_Ｈ−Ｖｔｈ_１０４＋α）である。また、ゲート（選択信号線１０７）の電位
はＶ_Ｈである。

ＶＳＳが０Ｖ以上であれば、ソースの電位はドレインの電位以下であり、また、ゲートの
電位はソースの電位より（Ｖｔｈ_１０４−α）だけ低い。αが＋０．５Ｖ以上、好ましく
は＋１Ｖ以上であれば、第１のトランジスタ１０４はオフのままである。

ＶＳＳが０Ｖ未満であれば、ソースの電位はドレインの電位より高く、また、ゲートの電
位はドレインの電位より（Ｖｔｈ_１０４−ＶＳＳ−α）だけ低い。（ＶＳＳ＋α）が＋０
．５Ｖ以上、好ましくは＋１Ｖ以上であれば、第１のトランジスタ１０４はオフのままで
ある。

例えば、ＶＤＤ＝＋１Ｖ、ＶＳＳ＝０Ｖ、Ｖｔｈ_１０４＝＋１Ｖ、Ｖｔｈ_１０５＝＋０．
５Ｖ、Ｖ_Ｈ＝＋２Ｖとすると、第１の配線１０８および第２の配線１０９の電位をいずれ
も＋２Ｖとすればよい。このとき、ノードＲＮの電位は、０Ｖから＋２Ｖまで上昇する。
そのため、第２のトランジスタ１０５はオンとなる。

一方、第１のトランジスタ１０４のソースおよびドレイン（ノードＲＮ）の電位は＋２Ｖ
であり、ゲートの電位は＋２Ｖであり、ゲートとソースの電位差はＶｔｈ_１０４より１Ｖ
も低いため、十分なオフである状態を維持できる。

他のプログラム素子１０３のプログラムが終了すれば第１の配線１０８および第２の配線
１０９の電位は、それ以前の状態に戻り、そのため当該プログラム素子１０３もオフとな
る。

以上の駆動方法において、第１の配線１０８および第２の配線１０９の電位は当該プログ
ラム素子１０３のオンまたはオフである状態にかかわらず決定できる。すなわち、当該プ
ログラム素子１０３のオンまたはオフである状態を読み出すことや、記憶しておくことが
不要である。

なお、マトリクス駆動で図１（Ｂ）、図３（Ｂ）、図４（Ａ）、図４（Ｂ）に示すプログ
ラム素子をプログラムする際に、ノードＲＮの電位は第２の配線１０９の電位の変動にと
もなって変動し、図２（Ｂ）に示すようにノードＲＮの電位がＶＳＳより小さくなるので
、第１のトランジスタ１０４のゲート（すなわち、選択信号線１０７）の電位をそれに応
じて低下させる必要がある。

このことを避けるためには、図５（Ａ）に示すプログラム素子５０３のように、容量素子
１０６と第２の配線１０９の間に、第２の選択信号線１１３で制御する第４のトランジス
タ１１４を挿入するとよい。第４のトランジスタ１１４を必要なときにオフとすることで
ノードＲＮと第２の配線１０９の間の容量結合を遮断し、ノードＲＮの電位を適切に維持
できる。

図５（Ａ）に示すプログラム素子５０３は以下のように駆動することができる。まず、当
該プログラム素子５０３をオンまたはオフとするには、第１のトランジスタ１０４と第４
のトランジスタ１１４をオンとする。第１の配線１０８と第２の配線１０９には互いに相
補的な電位とする。ここでは、一方をＶＤＤ、他方をＶＳＳとする。結果、ノードＲＮの
電位はＶＤＤまたはＶＳＳとなる。

その後、第１のトランジスタ１０４と第４のトランジスタ１１４をオフとする。以上で、
当該プログラム素子５０３のプログラムが終了する。その後、他のプログラム素子５０３
のプログラムのために、第２の配線１０９の電位が変動する。しかし、第４のトランジス
タ１１４がオフであるため、ノードＲＮの電位の変動が抑制される。

ノードＲＮの電位の変動は、第２のトランジスタ１０５がオフのとき（ノードＲＮの電位
がＶＳＳのとき）のゲート容量、容量素子１０６の容量、第４のトランジスタ１１４のオ
フのときのソースとドレイン間の容量、およびノードＲＮがその他の配線との間に有する
容量によって決定される。

トランジスタの大きさ（例えば、第２のトランジスタ１０５が第４のトランジスタ１１４
よりも大きい）を考慮すると、第２のトランジスタ１０５のオフのとき（ノードＲＮの電
位がＶＳＳのとき）のゲート容量は、第４のトランジスタ１１４がオフのときの、ソース
とドレイン間の容量よりも十分に大きいので、ノードＲＮの電位の変動は、第２の配線１
０９の電位の変動（ＶＤＤ−ＶＳＳ）よりも十分に小さくなる。

なお、第４のトランジスタ１１４がオフである状態でのソースとドレイン間の容量が著し
く小さい場合にはノードＲＮの電位が不安定となるので、第４のトランジスタ１１４と並
列に別の容量素子などを設けてもよい。

ところで、図１（Ａ）に示すプログラム素子１０３において、待機電流を減らすためには
、第２のトランジスタ１０５のオフ抵抗を十分に高くすることが求められるので、第２の
トランジスタ１０５（ｎチャネル型）のしきい値電圧Ｖｔｈ_１０５を高くしてもよい。し
かしながら、その場合には、オン抵抗も高くなる。

例えば、ＶＳＳ＝０Ｖ、ＶＤＤ＝＋１Ｖ、ノードＲＮの電位が＋１．５Ｖのとき、第２の
トランジスタ１０５のしきい値電圧Ｖｔｈ_１０５が＋０．５Ｖの場合と、＋１Ｖの場合を
考えると、後者のオフ抵抗は前者より５桁以上も高くなり、待機電流を減らすという意味
では好ましいが、オン抵抗も２倍となり、オン時の電圧降下が２倍となる。

そこで、図５（Ｂ）に示すプログラム素子６０３のように、トランジスタ１０５ａとトラ
ンジスタ１０５ｂを直列に接続したものを第２のトランジスタ１０５としてもよい。この
場合には、プログラム素子６０３がオフとなる場合（ノードＲＮの電位がＶＳＳのとき）
、トランジスタ１０５ａとトランジスタ１０５ｂとの間のノードの電位が、ＶＳＳよりも
高くなるため、トランジスタ１０５ｂのゲートの電位がソースやドレインよりも低いとい
う状況となる。その結果、例えば、チャネル長がＬのトランジスタが１つである場合に比
べると、チャネル長がＬであるトランジスタを二つ直列に接続した場合は、２桁以上オフ
抵抗を高めることができる。

ところで、このようなプログラム素子がチップ上に散在して形成されている場合、それら
を結ぶための第１の配線１０８や第２の配線１０９が長くなるため、配線抵抗が増大する
。配線抵抗が増大することによって、消費電力が増えるといった問題が生じる。そこで、
図６に示す複合プログラム素子７０３のように、第１の配線１０８と第２の配線１０９が
インバータ回路１１５を介して電気的に接続する構成としてもよい。

図６（Ａ）では、第２の配線１０９に入力された信号を複合プログラム素子７０３内に設
けられたインバータ回路１１５を介して第１の配線１０８に入力している。また、複合プ
ログラム素子７０３は、プログラム素子１０３を有する。

インバータ回路１１５と第１の配線１０８との間には、スイッチングトランジスタ１１６
が挿入され、スイッチングトランジスタ１１６のゲート電極と電気的に接続する信号線１
１７によって、インバータ回路１１５と第１の配線１０８との電気的な接続が制御されて
いる。

図６（Ａ）に示す複合プログラム素子７０３のような構成とすることで、第１の配線１０
８に入力される信号を複合プログラム素子内で形成することができる。そのため、第１の
配線１０８によって各プログラム素子間を繋ぐ必要がない。したがって、配線数を低減す
ることができ、配線の延在による消費電力を低減することができる。

なお、複合プログラム素子７０３は、スイッチングトランジスタ１１６を設けない構成と
してもよい。また、インバータ回路１１５として、例えば、公知のクロックドインバータ
回路や図６（Ｂ）または図６（Ｃ）に示すような簡略化したクロックドインバータ回路を
用いてもよい。

なお、図６（Ａ）の例では、複合プログラム素子７０３は１つのインバータ回路１１５に
１つのプログラム素子１０３を有するものであるが、複数のプログラム素子１０３を有し
てもよい。

続いて、図７（Ａ）に選択信号線１０７の電位を複合プログラム素子内において形成する
構成について示す。

図７（Ａ）においては、選択信号線１０７の代わりに、信号線１２３によって、各複合プ
ログラム素子８０３間を接続している。信号線１２３の電位は、公知の昇圧回路１２２に
よって選択信号線１０７に必要とされる電位に上昇した後、選択信号線１０７に入力され
る。

信号線１２３は、選択信号線１０７と比較して電位変動の小さい配線である。選択信号線
１０７よりも電位の変動が小さい配線によって各プログラム素子間を接続しているため、
配線抵抗による電圧降下の影響が少なく、消費電力を低減することができる。

なお、図７（Ａ）の例では、複合プログラム素子８０３は１つのインバータ回路１１５、
１つの昇圧回路１２２に１つのプログラム素子１０３を有するものであるが、インバータ
回路を有しなくてもよい。また、１つのインバータ回路１１５、１つの昇圧回路１２２に
複数のプログラム素子１０３を有してもよいし、１つの昇圧回路１２２に、複数のインバ
ータ回路１１５、複数のプログラム素子１０３を有してもよいし、複数の昇圧回路１２２
と、複数のインバータ回路１１５、複数のプログラム素子１０３を有してもよい。

また、図７（Ｂ）に示す複合プログラム素子９０３のように、複数のプログラム素子１０
３毎にインバータ回路１１５または昇圧回路１２２を設ける構成としてもよい。

図７（Ｂ）は、マトリクス状に配置されたプログラム素子１０３が列方向に第１の配線１
０８および第２の配線１０９を共有しており、第１の配線１０８および第２の配線１０９
はインバータ回路１１５を介して電気的に接続している。

行方向には信号線１２３を複数のプログラム素子によって共有している。信号線１２３は
昇圧回路１２２と電気的に接続し、昇圧回路１２２によって、必要とされる電位に上昇し
た後、選択信号線１０７に入力される。

複数のプログラム素子１０３がインバータ回路１１５や、昇圧回路１２２等を共有するこ
とによって、複合プログラム素子９０３が有する構成要素を少なくすることができ、高集
積化を図ることができる。

複数の複合プログラム素子９０３をチップ上にマトリクス状に配置すると、図８に示すよ
うになる。図８は、１つの複合プログラム素子９０３の中に１６個のプログラム素子を有
する。また、チップ上に該複合プログラム素子９０３が８列、４行、合計３２個マトリク
ス状に設けられている。したがって、チップ上には５１２個のプログラム素子があり、同
じ数だけの論理回路１０２へ供給する電力の制御ができる。

複合プログラム素子は、それぞれ、複数の第１の配線１０８および信号線１２３によって
電気的に接続されている。第１の配線１０８および信号線１２３を複数の複合プログラム
素子９０３間に共通して用いているため、チップ上の構成要素が少なくなり、高集積化を
図ることができる。

チップ上には他にも、パワーゲートコントローラ１２７、Ｙデコーダ１２８、Ｘデコーダ
１２９等が設けられている。パワーゲートコントローラ１２７は、Ｙデコーダ１２８およ
びＸデコーダ１２９と電気的に接続し、Ｙデコーダ１２８およびＸデコーダ１２９からデ
コードされた命令に基づき、各種制御を行う。

本実施の形態の半導体装置は、論理回路と電源との間に、論理回路と電源の接続を制御す
るプログラム素子を設けているため、演算を停止している論理回路に対して、電力の供給
を停止することができ、消費電力を低減することができる。

本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。

（実施の形態２）
本実施の形態では、実施の形態１に示した半導体装置の断面構造の一例を図９に示す。

図９は、第２のトランジスタ１０５上に、第１のトランジスタ１０４を重ね、さらに第１
のトランジスタ１０４上に容量素子１０６を重ねた例である。このような平面レイアウト
を採用することにより、半導体装置の占有面積の低減を図ることができ、高集積化を図る
ことができる。

図９には、基板１０００上に設けられた第２のトランジスタ１０５を有する。基板１００
０としてｎ型の導電型を有する単結晶シリコン基板を用い、ｎ型を付与する不純物元素を
添加し、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）領域やエクステンション領
域として機能するｎ型不純物領域１０４４、ソース領域またはドレイン領域として機能す
るｎ型不純物領域１０４５を形成している。第２のトランジスタ１０５は、ｎチャネル型
トランジスタであり、チャネル形成領域１０４３、ｎ型不純物領域１０４４、ソース領域
またはドレイン領域として機能するｎ型不純物領域１０４５、ゲート絶縁膜１０４２、ゲ
ート電極層１０４１、ゲート電極層１０４１の側面を覆う側壁絶縁層１０４６を有してい
る。

また、本発明の一態様の半導体装置は図９に示す構成に限定されず、第２のトランジスタ
１０５としてシリサイド（サリサイド）を有するトランジスタや、側壁絶縁層を有さない
トランジスタを用いてもよい。シリサイド（サリサイド）を有する構造であると、ソース
領域およびドレイン領域がより低抵抗化でき、半導体装置の高速化が可能である。また、
低電圧で動作できるため、半導体装置の消費電力を低減することが可能である。

基板１０００において、第２のトランジスタ１０５は隣り合うトランジスタと素子分離領
域１０８９により分離されており、第２のトランジスタ１０５上に絶縁膜１０８８、およ
び絶縁膜１０８７が積層されている。絶縁膜１０８７上には、絶縁膜１０８８および絶縁
膜１０８７に形成された開口を介してｎ型不純物領域１０４５に接するソース電極層１０
４７、ドレイン電極層１０４８を有する。図示していないが、ソース電極層１０４７およ
びドレイン電極層１０４８はそれぞれ、電源および論理回路と電気的に接続している。ま
た、絶縁膜１０８７上には、絶縁膜１０８４が設けられ、絶縁膜１０８４に設けられた開
口を介して、第２のトランジスタ１０５のゲート電極層１０４１と電気的に接続する配線
層１０４９が形成されている。

絶縁膜１０８４および配線層１０４９上に絶縁膜１０８５が積層され、絶縁膜１０８５上
に、絶縁膜１０８６が積層されている。

絶縁膜１０８６に形成された開口を介して、第１のトランジスタ１０４のドレイン電極層
１４０５ａが配線層１０４９と電気的に接続している。

第１のトランジスタ１０４は、絶縁膜１０８６上のドレイン電極層１４０５ａおよびソー
ス電極層１４０５ｂと、ドレイン電極層１４０５ａおよびソース電極層１４０５ｂ上の酸
化物半導体膜１４０３と、酸化物半導体膜１４０３上のゲート絶縁膜１４０２と、ゲート
絶縁膜１４０２上のゲート電極層１４０１ａが設けられている。

なお、配線層１０４９と同じ層には、酸化物半導体膜１４０３と重畳する導電層１０５０
が設けられている。導電層１０５０は第１のトランジスタ１０４のゲート電極層として機
能する。

図９では、第１のトランジスタ１０４が酸化物半導体膜１４０３の上下に２つのゲート電
極層を有する場合について示している。一方のゲート電極層には、オン状態またはオフ状
態を制御するための信号が与えられ、他方のゲート電極層は、電気的に絶縁しているフロ
ーティングの状態であってもよいし、電位が他から与えられている状態であってもよい。
後者の場合、一対のゲート電極層に、同じ高さの電位が与えられていてもよいし、他方の
ゲート電極層にのみ接地電位などの固定の電位が与えられていてもよい。他方のゲート電
極層に与える電位の高さを制御することで、トランジスタのしきい値電圧を制御すること
ができ、第１のトランジスタのオフ電流またはリーク電流をさらに、低減させることがで
きる。

ドレイン電極層１４０５ａ上には、ゲート絶縁膜１４０２を介して、電極層１４０１ｂが
設けられ、ドレイン電極層１４０５ａ、ゲート絶縁膜１４０２、および電極層１４０１ｂ
によって容量素子１０６を形成している。容量素子１０６および第１のトランジスタ１０
４は、少なくともその一部が、第２のトランジスタ１０５と重畳して設けられているため
、高集積化を図ることができる。

第１のトランジスタ１０４および容量素子１０６上には、絶縁膜１４０７が形成され、絶
縁膜１４０７に形成された開口を介して、第１のトランジスタ１０４のソース電極層１４
０５ｂと第１の配線１０８が電気的に接続している。

ここで、第１のトランジスタ１０４に用いる酸化物半導体膜１４０３について説明する。

酸化物半導体膜１４０３に用いる酸化物半導体は半導体特性を示す金属酸化物である。そ
して、電子供与体（ドナー）となる水分または水素などの不純物が低減されて高純度化さ
れた酸化物半導体は、真性半導体または真性半導体に限りなく近い。

酸化物半導体膜１４０３としては、少なくともインジウム（Ｉｎ）、または亜鉛（Ｚｎ）
を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を
用いたトランジスタの電気特性のばらつきを低減するためのスタビライザーとして、それ
らに加えてガリウム（Ｇａ）を有することが好ましい。スタビライザーとしては他にも、
スズ（Ｓｎ）、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）を有
することが好ましい。

また、他のスタビライザーとして、ランタノイドであるランタン（Ｌａ）、セリウム（Ｃ
ｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム（
Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミ
ウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ルテ
チウム（Ｌｕ）のいずれか一種または複数種を有してもよい。

例えば、酸化物半導体膜１４０３として、単元系金属の酸化物である酸化インジウム、酸
化スズ、酸化亜鉛、二元系金属の酸化物であるＩｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物
、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物
、Ｉｎ−Ｇａ系酸化物、三元系金属の酸化物であるＩｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａ
ｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ
−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−
Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚ
ｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ
系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系
酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸
化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、四元系金属の酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系
酸化物を用いることができる。

なお、ここでは、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分と
して有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、Ｉｎと
ＧａとＺｎ以外の金属が入っていてもよい。

また、酸化物半導体膜１４０３として、ＩｎＭＯ_３（ＺｎＯ）_ｍ（ｍ＞０、且つ、ｍは整
数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、ＭｎおよびＣｏ
から選ばれた一の金属元素または複数の金属元素を示す。また、酸化物半導体として、Ｉ
ｎ_２ＳｎＯ_５（ＺｎＯ）_ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい
。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１またはＩｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇ
ａ：Ｚｎ＝３：２：１の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその原子数比の近傍の酸
化物を用いることができる。または、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１、Ｉｎ：Ｓｎ：Ｚｎ
＝２：１：３またはＩｎ：Ｓｎ：Ｚｎ＝２：１：５の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化
物やその原子数比の近傍の酸化物を用いるとよい。

なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の原子数比が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ
＋Ｃ＝１）の酸化物の原子数比の近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）^２＋（ｂ−
Ｂ）^２＋（ｃ−Ｃ）^２≦ｒ^２を満たすことをいう。ｒとしては、例えば、０．０５とすれ
ばよい。他の酸化物でも同様である。

しかし、これらに限られず、必要とする特性に応じて適切な原子数比の酸化物半導体膜１
４０３を用いればよい。また、必要とする特性を得るために、キャリア濃度や不純物元素
濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとするこ
とが好ましい。

以下では、酸化物半導体膜１４０３に用いることが可能な、酸化物半導体膜の構造につい
て説明する。

酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、ＣＡＡＣ−ＯＳ（ＣＡｘｉｓＡｌｉｇｎｅｄＣｒｙｓｔａｌｌｉｎｅ
ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ）膜などをいう。

非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。

微結晶酸化物半導体膜は、例えば、１ｎｍ以上１０ｎｍ未満の大きさの微結晶（ナノ結晶
ともいう。）を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。

ＣＡＡＣ−ＯＳ膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−Ｏ
Ｓ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内
に収まる大きさの場合も含まれる。ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。以下、ＣＡＡＣ−ＯＳ膜について詳細な説明を行う
。

ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：ＴｒａｎｓｍｉｓｓｉｏｎＥｌｅｃｔ
ｒｏｎＭｉｃｒｏｓｃｏｐｅ）によって観察すると、結晶部同士の明確な境界、即ち結
晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡ
ＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察
）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸
を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。

一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥ
Ｍ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。

なお、本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で
配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂
直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従
って、８５°以上９５°以下の場合も含まれる。

断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有して
いることがわかる。

ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−ＲａｙＤｉｆｆｒａｃｔｉｏｎ）装
置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜
のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが
現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属される
ことから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。

なお、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
。

一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌ
ａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは
、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ_４の単結晶酸化
物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）と
して試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に
帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５
６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。

以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不
規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配
列した金属原子の各層は、結晶のａｂ面に平行な面である。

なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形
状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面
または上面の法線ベクトルと平行にならないこともある。

また、ＣＡＡＣ−ＯＳ膜中の結晶化度が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜
の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、ＣＡＡ
Ｃ−ＯＳ膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。

なお、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法
による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れ
る場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性
を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍に
ピークを示し、２θが３６°近傍にピークを示さないことが好ましい。

ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。

なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡ
ＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。

酸化物半導体膜を用いたトランジスタは可視光や紫外線の照射によって、しきい値電圧が
シフトし、トランジスタの電気特性が変動することが知られているが、ＣＡＡＣ−ＯＳ膜
を用いることで、可視光や紫外光の照射によるトランジスタの電気特性の変動を低減する
ことが可能である。よって、信頼性の高いトランジスタを得ることができる。

なお、本実施の形態の半導体装置は、領域によって結晶性が異なる酸化物半導体膜１４０
３を用いてもよい。例えば、チャネルが形成される領域は高い結晶性を有し、それ以外の
領域においては、結晶性の低い膜を用いてもよい。具体的には、チャネル形成領域はＣＡ
ＡＣ−ＯＳ膜であり、その他の領域は非晶質構造とすることもできる。

なお、酸化物半導体膜１４０３を構成する酸素の一部は窒素で置換されてもよい。

なお、一例として、酸化物半導体膜１４０３をＩｎ−Ｚｎ系金属酸化物により形成する場
合には、ターゲットの原子数比を、Ｉｎ／Ｚｎ＝１〜１００、好ましくはＩｎ／Ｚｎ＝１
〜２０、さらに好ましくはＩｎ／Ｚｎ＝１〜１０とする。Ｚｎの原子数比を好ましい範囲
とすることで、電界効果移動度を向上させることができる。ここで、酸素を過剰に含ませ
るために、金属酸化物の原子数比Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚを、Ｚ＞１．５Ｘ＋Ｙとす
ることが好ましい。

酸化物半導体膜１４０３としてＩｎ−Ｇａ−Ｚｎ系酸化物をスパッタリング法で成膜する
場合、好ましくは、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：１：１、４：２：３、３：１：２
、１：１：２、２：１：３、または３：１：４で示されるＩｎ−Ｇａ−Ｚｎ酸化物ターゲ
ットを用いる。前述の原子数比を有するＩｎ−Ｇａ−Ｚｎ酸化物ターゲットを用いて酸化
物半導体膜１４０３を成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやす
くなる。

また、酸化物半導体膜１４０３としてＩｎ−Ｓｎ−Ｚｎ系酸化物をスパッタリング法で成
膜する場合、好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝１：１：１、２：１：３、１：
２：２、または４：９：７で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の
原子数比を有するＩｎ−Ｓｎ−Ｚｎ酸化物ターゲットを用いて酸化物半導体膜１４０３を
成膜することで、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

なお、ここで、ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上
１００％以下であるとよい。ターゲットの充填率を高くすることで、形成される酸化物半
導体膜を緻密なものとすることができる。

なお、酸化物半導体膜１４０３に適用することができる金属酸化物は、エネルギーギャッ
プが２ｅＶ以上、好ましくは２．５ｅＶ以上、さらに好ましくは、３ｅＶ以上であるとよ
い。このように、バンドギャップの広い金属酸化物を用いると、トランジスタのオフ電流
を低減することができる。例えば、トランジスタのチャネル幅１μｍあたりのオフ電流を
１×１０^−１９Ａ以下、好ましくは１×１０^−２０Ａ以下、さらに好ましくは１×１０⁻
^２２Ａ以下とすることができる。

また、酸化物半導体膜１４０３は、複数の酸化物半導体膜が積層された構造でもよい。例
えば、酸化物半導体膜を、第１の酸化物半導体膜と第２の酸化物半導体膜の積層として、
第１の酸化物半導体膜と第２の酸化物半導体膜に、異なる原子数比の金属酸化物を用いて
もよい。例えば、第１の酸化物半導体膜に三元系金属の酸化物を用い、第２の酸化物半導
体膜に二元系金属の酸化物を用いてもよい。また、例えば、第１の酸化物半導体膜と第２
の酸化物半導体膜を、どちらも三元系金属の酸化物としてもよい。

また、第１の酸化物半導体膜と第２の酸化物半導体膜の構成元素を同一とし、両者の原子
数比を異ならせてもよい。例えば、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ
＝１：１：１とし、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝３：１：２と
してもよい。また、第１の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝１：３：２と
し、第２の酸化物半導体膜の原子数比をＩｎ：Ｇａ：Ｚｎ＝２：１：３としてもよい。

この時、第１の酸化物半導体膜と第２の酸化物半導体膜のうち、ゲート電極（オン状態ま
たはオフ状態を制御するための信号が与えられるゲート電極）に近い側（チャネル側）の
酸化物半導体膜のＩｎとＧａの原子数比をＩｎ＞Ｇａとするとよい。またゲート電極から
遠い側（バックチャネル側）の酸化物半導体膜のＩｎとＧａの原子数比をＩｎ≦Ｇａとす
るとよい。

酸化物半導体では主として重金属のｓ軌道がキャリア伝導に寄与しており、Ｉｎの原子数
比を多くすることによりｓ軌道のオーバーラップが多くなる傾向があるため、Ｉｎ＞Ｇａ
の原子数比となる酸化物はＩｎ≦Ｇａの原子数比となる酸化物と比較して高いキャリア移
動度を備える。また、ＧａはＩｎと比較して酸素欠損の形成エネルギーが大きく酸素欠損
が生じにくいため、Ｉｎ≦Ｇａの原子数比となる酸化物はＩｎ＞Ｇａの原子数比となる酸
化物と比較して安定した特性を備える。

チャネル側にＩｎ＞Ｇａの原子数比となる酸化物半導体を適用し、バックチャネル側にＩ
ｎ≦Ｇａの原子数比となる酸化物半導体を適用することで、トランジスタの電界効果移動
度および信頼性をさらに高めることが可能となる。

また、第１の酸化物半導体膜と第２の酸化物半導体膜に、結晶性の異なる酸化物半導体を
適用してもよい。すなわち、単結晶酸化物半導体、多結晶酸化物半導体、非晶質酸化物半
導体、またはＣＡＡＣ−ＯＳ膜を適宜組み合わせた構成としてもよい。また、第１の酸化
物半導体膜と第２の酸化物半導体膜の少なくともどちらか一方に非晶質酸化物半導体を適
用すると、酸化物半導体膜の内部応力や外部からの応力を緩和し、トランジスタの特性ば
らつきが低減され、また、トランジスタの信頼性をさらに高めることが可能となる。

一方で、非晶質酸化物半導体は水素などのドナーとなる不純物を取り込みやすく、また、
酸素欠損が生じやすいためｎ型化されやすい。このため、チャネル側の酸化物半導体膜は
、ＣＡＡＣ−ＯＳ膜などの結晶性を有する酸化物半導体を適用することが好ましい。

また、酸化物半導体膜１４０３を３層以上の積層構造とし、複数層の結晶性を有する酸化
物半導体膜で非晶質酸化物半導体膜を挟む構造としてもよい。また、結晶性を有する酸化
物半導体膜と非晶質酸化物半導体膜を交互に積層する構造としてもよい。

また、酸化物半導体膜１４０３を複数層の積層構造とする場合の上記構成は、それぞれを
適宜組み合わせて用いることができる。

なお、酸化物半導体膜１４０３中のアルカリ金属およびアルカリ土類金属は少なくするこ
とが好ましく、これらの濃度は、好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さら
に好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下とする。アルカリ金属およびアルカリ
土類金属は、酸化物半導体と結合するとキャリアが生成される場合があり、トランジスタ
のオフ電流を増大させる原因となるからである。

酸化物半導体膜１４０３は、好ましくはスパッタリング法により、基板加熱温度を１００
℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃
以上５００℃以下とし、酸素ガス雰囲気で成膜する。成膜時の基板加熱温度が高いほど得
られる酸化物半導体膜の不純物元素濃度は低くなる。また、酸化物半導体膜の中の原子配
列が整い、高密度化され、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。

さらに、酸素ガス雰囲気下で成膜することでも、希ガスなどの余分な原子が含まれないた
め、多結晶膜またはＣＡＡＣ−ＯＳ膜が形成されやすくなる。ただし、酸素ガスや、アル
ゴン等の希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上
、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。なお、酸化物半
導体膜の成膜に用いるアルゴンおよび酸素は、水、水素などが含まれないことが好ましい
。例えば、アルゴンの純度を９Ｎ以上（例えば、露点−１２１℃以下、水０．１ｐｐｂ以
下、水素０．５ｐｐｂ以下）、酸素の純度を８Ｎ以上（例えば、露点−１１２℃以下、水
１ｐｐｂ以下、水素１ｐｐｂ以下）とすることが好ましい。

また、酸化物半導体膜１４０３が結晶性を有する酸化物半導体膜である場合、非晶質状態
の酸化物半導体膜よりバルク内欠陥が少ないため、表面の平坦性を高めることで非晶質状
態の酸化物半導体膜以上のキャリア移動度を得ることができる。表面の平坦性を高めるた
めには、平坦な表面上に酸化物半導体膜１４０３を形成することが好ましく、具体的には
、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１
ｎｍ以下の表面上に形成するとよい。

Ｒａとは、ＪＩＳＢ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義されて
いる算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「基準面
から指定面までの偏差の絶対値を平均した値」で表現でき、以下の式にて定義される。

ここで、指定面とは、粗さ計測の対象となる面であり、座標（（ｘ_１，ｙ_１，ｆ（ｘ１，
ｙ_１））（ｘ_１，ｙ_２，ｆ（ｘ_１，ｙ_２））（ｘ_２，ｙ_１，ｆ（ｘ_２，ｙ_１））（ｘ_２，
ｙ_２，ｆ（ｘ_２，ｙ_２））の４点で表される四角形の領域とし、指定面をｘｙ平面に投影
した長方形の面積をＳ_０、基準面の高さ（指定面の平均の高さ）をＺ_０とする。Ｒａは原
子間力顕微鏡（ＡＦＭ：ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ）にて測定可
能である。

酸化物半導体膜１４０３の形成面を平坦化するため、絶縁膜１０８６に対して平坦化処理
を行ってから、酸化物半導体膜１４０３を形成してもよい。

例えば、平坦化処理として、研磨処理（例えば、化学的機械研磨（ＣｈｅｍｉｃａｌＭ
ｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）法）、ドライエッチング処理、プラ
ズマ処理等を用いることができる。

また、酸化物半導体膜１４０３に含まれる水素は、極力少ないことが好ましい。この水素
は、水素原子の他、水素分子、水、水酸基、またはその他の水素化物として含まれる場合
もある。そのため、酸化物半導体膜に含まれる過剰な水素（水や水酸基を含む）を除去（
脱水化または脱水素化）するための熱処理を行うことが好ましい。熱処理の温度は３００
℃以上７００℃以下、または基板の歪み点未満とする。熱処理は減圧雰囲気または不活性
雰囲気下などで行うことができる。また、熱処理は酸化物半導体膜の形成後、島状に加工
する前に行ってもよいし、島状に加工した後に行ってもよい。さらに、脱水化、脱水素化
のための熱処理は複数回行ってもよく、他の加熱処理と兼ねてもよい。

熱処理は、減圧雰囲気または不活性雰囲気で熱処理を行った後、温度を保持しつつ酸化性
雰囲気に切り替えてさらに熱処理を行うと好ましい。これは減圧雰囲気または不活性雰囲
気にて熱処理を行うと、酸化物半導体膜１４０３中の不純物（例えば、水素等）濃度を低
減することができるが、同時に酸素欠損も生じてしまう恐れがあり、このとき生じた酸素
欠損を、酸化性雰囲気での熱処理により低減することができる。

また、酸化物半導体膜１４０３と接する絶縁膜（例えば、絶縁膜１０８６やゲート絶縁膜
１４０２）には、膜中（バルク中）に少なくとも化学量論的組成を超える量の酸素が存在
することが好ましい。例えば、絶縁膜として、酸化シリコン層を用いる場合には、ＳｉＯ
_{（２＋α）}（ただし、α＞０）とする。

絶縁膜としては、酸化シリコン、酸化アルミニウム、酸化窒化シリコン、窒化酸化シリコ
ン、酸化ハフニウム、または酸化タンタルなどの酸化物絶縁膜を用いることが好ましい。
また、これらの化合物を単層構造または２層以上の積層構造で形成して用いることができ
る。積層構造とする際、酸化物半導体膜と接する絶縁膜にスパッタリング法によって形成
した酸化シリコン膜を用い、該絶縁膜の酸化物半導体膜と接する側と反対側に、ＣＶＤ法
によって形成した酸化シリコン膜等の絶縁膜を用いる構成としてもよい。酸化物半導体膜
と接する絶縁膜を、水素濃度が低減された酸化物絶縁膜とすることで、酸化物半導体膜に
水素の拡散を抑制する他に、酸化物半導体膜の酸素欠陥に酸化物絶縁膜から酸素が供給さ
れるため、トランジスタの電気特性を良好にすることができる。

また、酸化物半導体膜と接する絶縁膜としては、酸化物半導体膜の構成元素から選択され
る一または複数の金属元素を含む酸化物絶縁膜を用いてもよい。例えば、酸化ガリウム膜
（ＧａＯ_ｘとも表記する、なお、ｘは自然数とは限らず、非自然数を含む）、酸化ガリウ
ム亜鉛膜（Ｇａ_２Ｚｎ_ｘＯ_ｙ（ｘ＝１〜５）とも表記する、なお、ｘやｙは自然数とは限
らず、非自然数を含む）、Ｇａ_２Ｏ_３（Ｇｄ_２Ｏ_３）膜、ガリウムの含有量が多く、且つ
、インジウムの含有量の少ない絶縁性のＩｎ−Ｇａ−Ｚｎ酸化物膜などのガリウムを含む
酸化物絶縁膜を用いてもよい。

本実施の形態の半導体装置は、プログラム素子が、オフ電流またはリーク電流が十分に低
減された第１のトランジスタを有するため、プログラム素子に対する電力の供給を停止し
ても、論理回路と電源との接続状態を保持することができ、消費電力を低減することがで
きる。

本実施の形態の半導体装置は、オフ電流またはリーク電流が十分に低減された第１のトラ
ンジスタのドレイン電極、第２のトランジスタのゲート電極および容量素子の一方の電極
によってノードが形成される。該ノードに第１のトランジスタを介して電荷を蓄積した後
、ノードを浮遊状態として、容量素子の容量結合を利用してノードの電位を上昇させてい
るため、ノードの電位を駆動に用いた電位の変動よりも大きく変動させることができる。
したがって、配線に与える電位の変動を小さくすることができ、消費電力を低減すること
ができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、本発明の一態様に係る半導体装置の一つである、ＣＰＵの構成につ
いて説明する。

図１０に、本実施の形態のＣＰＵの構成を示す。図１０に示すＣＰＵは、基板９９００
上に、ＡＬＵ９９０１、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏ
ｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｔ
ｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５、Ｒｅｇｉｓｔｅｒ９９０６、Ｒｅｇｉｓｔ
ｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｂｕｓ・Ｉ／Ｆ９９０８、書き換え可能なＲＯＭ
９９０９、ＲＯＭ・Ｉ／Ｆ９９２０と、を主に有している。なお、ＡＬＵはＡｒｉｔｈｍ
ｅｔｉｃｌｏｇｉｃｕｎｉｔであり、Ｂｕｓ・Ｉ／Ｆはバスインターフェースであり
、ＲＯＭ・Ｉ／ＦはＲＯＭインターフェースである。ＲＯＭ９９０９およびＲＯＭ・Ｉ／
Ｆ９９２０は、別チップに設けてもよい。勿論、図１０に示すＣＰＵは、その構成を簡略
化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有してい
る。

Ｂｕｓ・Ｉ／Ｆ９９０８を介してＣＰＵに入力された命令は、Ｉｎｓｔｒｕｃｔｉｏｎ
・Ｄｅｃｏｄｅｒ９９０３に入力され、デコードされた後、ＡＬＵ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・
Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５に入力さ
れる。

ＡＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ
９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７、Ｔｉｍｉｎｇ・Ｃｏｎｔ
ｒｏｌｌｅｒ９９０５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡ
ＬＵ・Ｃｏｎｔｒｏｌｌｅｒ９９０２は、ＡＬＵ９９０１の動作を制御するための信号を
生成する。また、Ｉｎｔｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４は、ＣＰＵのプロ
グラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマ
スク状態から判断し、処理する。Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、
Ｒｅｇｉｓｔｅｒ９９０６のアドレスを生成し、ＣＰＵの状態に応じてＲｅｇｉｓｔｅｒ
９９０６の読み出しや書き込みを行なう。

またＴｉｍｉｎｇ・Ｃｏｎｔｒｏｌｌｅｒ９９０５は、ＡＬＵ９９０１、ＡＬＵ・Ｃｏ
ｎｔｒｏｌｌｅｒ９９０２、Ｉｎｓｔｒｕｃｔｉｏｎ・Ｄｅｃｏｄｅｒ９９０３、Ｉｎｔ
ｅｒｒｕｐｔ・Ｃｏｎｔｒｏｌｌｅｒ９９０４、Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅ
ｒ９９０７の動作のタイミングを制御する信号を生成する。例えばＴｉｍｉｎｇ・Ｃｏｎ
ｔｒｏｌｌｅｒ９９０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ
２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に
入力する。

Ｒｅｇｉｓｔｅｒ・Ｃｏｎｔｒｏｌｌｅｒ９９０７は、ＡＬＵ９９０１からの指示に従い
、Ｒｅｇｉｓｔｅｒ９９０６が有する半導体記憶装置において、データの退避および復帰
の必要がなく、電源電圧の供給を停止することができる。

この様にして、一時的にＣＰＵの動作を停止し、電源電圧の供給を停止した場合におい
てもデータ信号を保持することが可能であり、消費電力の低減を行うことができる。具体
的には、例えば、パーソナルコンピュータのユーザーが、キーボードなどの入力装置への
情報の入力を停止している間でも、ＣＰＵを停止することができ、それにより消費電力を
低減することができる。

本実施の形態では、ＣＰＵを例に挙げて説明したが、本発明の信号処理回路はＣＰＵに
限定されず、マイクロプロセッサ、画像処理回路、ＤＳＰ、ＦＰＧＡ等のＬＳＩにも応用
可能である。

本実施の形態に示すＣＰＵに実施の形態１に示す半導体装置を用いることで、消費電力の
低減されたＣＰＵとすることができる。

（実施の形態４）
本明細書に開示する半導体装置は、様々な電子機器に適用することができる。電子機器と
しては、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュー
タ用などのモニタ、デジタルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、
携帯電話機、携帯型ゲーム機、携帯情報端末、音響再生装置、遊技機（パチンコ機、スロ
ットマシン等）、ゲーム筐体が挙げられる。

図１１に電子機器の具体例を示す。図１１（Ａ）および図１１（Ｂ）は、２つ折り可能な
タブレット型端末である。図１１（Ａ）は、開いた状態であり、タブレット型端末は、筐
体９６３０、表示部９６３１ａ、表示部９６３１ｂ、表示モード切り替えスイッチ９０３
４、電源スイッチ９０３５、省電力モード切り替えスイッチ９０３６、留め具９０３３、
操作スイッチ９０３８を有する。

表示部９６３１ａは、一部をタッチパネルの領域９６３２ａとすることができ、表示され
た操作キー９６３８にふれることでデータ入力をすることができる。なお、表示部９６３
１ａにおいては、一例として半分の領域が表示のみの機能を有する構成、もう半分の領域
がタッチパネルの機能を有する構成を示しているが、該構成に限定されない。表示部９６
３１ａの全面をキーボードボタン表示させてタッチパネルとし、表示部９６３１ｂを表示
画面として用いることができる。

また、表示部９６３１ｂにおいても表示部９６３１ａと同様に、表示部９６３１ｂの一部
をタッチパネルの領域９６３２ｂとすることができる。また、タッチパネルのキーボード
表示切り替えボタン９６３９が表示されている位置に指やスタイラスなどでふれることで
表示部９６３１ｂにキーボードボタン表示することができる。

また、タッチパネルの領域９６３２ａとタッチパネルの領域９６３２ｂに対して同時にタ
ッチ入力することもできる。

また、表示モード切り替えスイッチ９０３４は、縦表示または横表示などの表示の向きを
切り替え、白黒表示やカラー表示の切り替えなどを選択できる。省電力モード切り替えス
イッチ９０３６は、タブレット型端末に内蔵している光センサで検出される使用時の外光
の光量に応じて表示の輝度を最適なものとすることができる。タブレット型端末は光セン
サだけでなく、ジャイロ、加速度センサ等の傾きを検出するセンサなどの他の検出装置を
内蔵させてもよい。

また、図１１（Ａ）では表示部９６３１ｂと表示部９６３１ａの表示面積が同じ例を示し
ているが特に限定されず、一方のサイズともう一方のサイズが異なっていてもよく、表示
の品質も異なっていてもよい。例えば一方が他方よりも高精細な表示を行える表示パネル
としてもよい。

図１１（Ｂ）は、閉じた状態であり、タブレット型端末は、筐体９６３０、太陽電池９６
３３、充放電制御回路９６３４、バッテリー９６３５、ＤＣＤＣコンバータ９６３６を有
する。なお、図１１（Ｂ）では充放電制御回路９６３４の一例としてバッテリー９６３５
、ＤＣＤＣコンバータ９６３６を有する構成について示している。

なお、タブレット型端末は２つ折り可能なため、未使用時に筐体９６３０を閉じた状態に
することができる。従って、表示部９６３１ａ、表示部９６３１ｂを保護できるため、耐
久性に優れ、長期使用の観点からも信頼性の優れたタブレット型端末を提供できる。

また、この他にも図１１（Ａ）および図１１（Ｂ）に示したタブレット型端末は、様々な
情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付または時刻
などを表示部に表示する機能、表示部に表示した情報をタッチ入力操作または編集するタ
ッチ入力機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有
することができる。

タブレット型端末の表面に装着された太陽電池９６３３によって、電力をタッチパネル、
表示部、または映像信号処理部等に供給することができる。なお、太陽電池９６３３は、
筐体９６３０の片面または両面に設けることができ、バッテリー９６３５の充電を効率的
に行う構成とすることができるため好適である。なおバッテリー９６３５としては、リチ
ウムイオン電池を用いると、小型化を図れる等の利点がある。

また、図１１（Ｂ）に示す充放電制御回路９６３４の構成、および動作について図１１（
Ｃ）にブロック図を示し説明する。図１１（Ｃ）には、太陽電池９６３３、バッテリー９
６３５、ＤＣＤＣコンバータ９６３６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３
、表示部９６３１について示しており、バッテリー９６３５、ＤＣＤＣコンバータ９６３
６、コンバータ９６３７、スイッチＳＷ１乃至ＳＷ３が、図１１（Ｂ）に示す充放電制御
回路９６３４に対応する箇所となる。

まず外光により太陽電池９６３３により発電がされる場合の動作の例について説明する。
太陽電池で発電した電力は、バッテリー９６３５を充電するための電圧となるようＤＣＤ
Ｃコンバータ９６３６で昇圧または降圧がなされる。そして、表示部９６３１の動作に太
陽電池９６３３からの電力が用いられる際にはスイッチＳＷ１をオンにし、コンバータ９
６３７で表示部９６３１に必要な電圧に昇圧または降圧をすることとなる。また、表示部
９６３１での表示を行わない際には、ＳＷ１をオフにし、ＳＷ２をオンにしてバッテリー
９６３５の充電を行う構成とすればよい。

なお太陽電池９６３３については、発電手段の一例として示したが、特に限定されず、圧
電素子（ピエゾ素子）や熱電変換素子（ペルティエ素子）などの他の発電手段によるバッ
テリー９６３５の充電を行う構成であってもよい。例えば、無線（非接触）で電力を送受
信して充電する無接点電力伝送モジュールや、また他の充電手段を組み合わせて行う構成
としてもよい。

本実施の形態に示す電子機器に、実施の形態１に示す半導体装置を用いることで、消費電
力を低減することができる。

１０１半導体装置
１０２論理回路
１０３プログラム素子
１０４トランジスタ
１０５トランジスタ
１０５ａトランジスタ
１０５ｂトランジスタ
１０６容量素子
１０７選択信号線
１０８配線
１０９配線
１１０低電位電源線
１１１トランジスタ
１１２配線
１１３選択信号線
１１４トランジスタ
１１５インバータ回路
１１６スイッチングトランジスタ
１１７信号線
１２２昇圧回路
１２３信号線
１２７パワーゲートコントローラ
１２８Ｙデコーダ
１２９Ｘデコーダ
２０１半導体装置
２０３プログラム素子
２０５トランジスタ
２１０高電位電源線
３０３プログラム素子
４０３プログラム素子
５０３プログラム素子
６０３プログラム素子
７０３複合プログラム素子
８０３複合プログラム素子
９０３複合プログラム素子
１０００基板
１０４１ゲート電極層
１０４２ゲート絶縁膜
１０４３チャネル形成領域
１０４４ｎ型不純物領域
１０４５ｎ型不純物領域
１０４６側壁絶縁層
１０４７ソース電極層
１０４８ドレイン電極層
１０４９配線層
１０５０導電層
１０８４絶縁膜
１０８５絶縁膜
１０８６絶縁膜
１０８７絶縁膜
１０８８絶縁膜
１０８９素子分離領域
１４０１ａゲート電極層
１４０１ｂ電極層
１４０２ゲート絶縁膜
１４０３酸化物半導体膜
１４０５ａドレイン電極層
１４０５ｂソース電極層
１４０７絶縁膜
９０３３留め具
９０３４スイッチ
９０３５電源スイッチ
９０３６スイッチ
９０３８操作スイッチ
９６３０筐体
９６３１表示部
９６３１ａ表示部
９６３１ｂ表示部
９６３２ａ領域
９６３２ｂ領域
９６３３太陽電池
９６３４充放電制御回路
９６３５バッテリー
９６３６ＤＣＤＣコンバータ
９６３７コンバータ
９６３８操作キー
９６３９ボタン
９９００基板
９９０１ＡＬＵ
９９０６Ｒｅｇｉｓｔｅｒ
９９０９ＲＯＭ

Claims

コントローラと、
Ｘデコーダと、
Ｙデコーダと、
プログラム素子と、
論理回路と、を有し、
前記コントローラは前記Ｘデコーダ及び前記Ｙデコーダと電気的に接続され、
前記プログラム素子は、前記論理回路への電源供給を制御し、
前記プログラム素子は、第１のトランジスタと、第２のトランジスタと、容量素子とを有し、
前記第１のトランジスタのゲートは、前記Ｘデコーダと信号線を介して電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、前記Ｙデコーダと第１の配線を介して電気的に接続され、
前記第１のトランジスタのソース又はドレインの他方は、前記第２のトランジスタのゲートと電気的に接続され、
前記容量素子の第１の電極は、前記第２のトランジスタのゲートと電気的に接続され、
前記容量素子の第２の電極は、第２の配線と電気的に接続され、
前記第２の配線には、第１の電位を供給する期間と、第２の電位を供給する期間とがある半導体装置。