JP2021111981A - ゲート駆動回路 - Google Patents

Abstract

【課題】アクティブゲート制御において、高い時間分解能でゲート制御状態を切り換えることができるようにしたゲート駆動回路を提供する。【解決手段】半導体スイッチング素子を駆動するゲート駆動回路１０は、アクティブゲート制御装置１００に設けられる。ゲート駆動回路１０は、第１電流設定回路２０、第２電流設定回路３０および切換制御回路５０を備える。電流設定回路２０、３０は、それぞれＭＯＳトランジスタ２１〜２３、３１〜３３を並列に備え、オンスイッチ、オフスイッチの切換によりゲート電流の駆動能力が切り換えられる。制御回路６０により駆動能力が設定されて準備状態の電流設定回路２０、３０が順次切換制御回路５０により選択的に出力端子Ｉｏｕｔに接続される。これにより、駆動能力の設定に要する時間をなくして迅速なアクティブゲート制御を実現できる。【選択図】図１

Description

本発明は、ゲート駆動回路に関する。

モータ駆動用のインバータ回路などで用いられるゲート駆動型の半導体素子は、適正な状態でゲート駆動をするために、アクティブゲート制御と呼ばれる制御方法を用いることがある。このアクティブゲート制御では、対象となるＭＯＳトランジスタなどの半導体素子に対して、駆動時にゲート電流を切り換えことにより駆動能力を切り換えている。

この場合、駆動能力の切り換えを行うためには、第１に駆動能力切り換えを行い、第２にバイアス状態が変動してから安定するのを待ち、第３に所望の出力状態を得るという３段階を経て行っていた。このため、各段階において制御動作に応じた必要時間が切り換え時間として発生する。このため、特に第２のバイアス状態の変動は必要精度に応じた安定待ち時間が発生するため高速化を妨げる要因となっていた。

特開２０１６−１３６６６９号公報

本発明は、上記事情を考慮してなされたもので、その目的は、アクティブゲート制御において、高い時間分解能でゲート制御状態を切り換えることができるようにしたゲート駆動回路を提供することにある。

請求項１に記載のゲート駆動回路は、制御対象となるゲート駆動形の半導体スイッチング素子に対して、アクティブゲート制御により制御信号を受けてゲート電流の駆動能力を切り換えて駆動するゲート駆動回路であって、前記半導体スイッチング素子のゲートに供給するゲート電流のレベルを前記制御信号に応じて変更設定可能な複数の電流設定回路（２０、２０ａ、２０ｂ、３０、３０ａ、３０ｂ、４０）と、前記複数の電流設定回路に対して、前記制御信号に応じて、前記ゲート電流のレベルが変更設定された状態のものを前記半導体スイッチング素子のゲートに順次接続してゲート電流を通電する出力状態とし、前記ゲート電流のレベルを変更設定する準備状態のものを待機させるようにした切換制御回路（５０、５０ａ、５０ｂ、５０ｃ、５０ｄ）とを備えている。

上記構成を採用することにより、制御対象となるゲート駆動形の半導体スイッチング素子に対して、駆動能力を設定して準備状態が完了した電流設定回路に切り換えてゲート電流を供給し、この間にゲート電流を供給していない他の電流設定回路を次の駆動能力のゲート電流に対応して準備状態に設定する。これにより、駆動能力の切り換え時に発生する切り換え安定時間を要すること無く、迅速にゲート電流の駆動能力を次々に切り換え設定して所望のアクティブゲート制御を実施することができる。

第１実施形態を示す電気的構成図 使用形態を示す構成図 タイミングチャートその１ タイミングチャートその２ 損失およびサージ電圧と切り換え誤差との関係を示す図 切り換え誤差に対応する波形図 第２実施形態を示すブロック構成図 タイミングチャート 第３実施形態を示す電気的構成図 第４実施形態を示す電気的構成図その１ 第４実施形態を示す電気的構成図その２ 第５実施形態を示す電気的構成図その１ 第５実施形態を示す電気的構成図その２

（第１実施形態）
以下、本発明の第１実施形態について、図１〜図６を参照して説明する。
本実施形態のゲート駆動回路１０は、後述するように、図２に示すようなアクティブゲート制御装置１００に設けられるものである。はじめにゲート駆動回路１０の構成について説明する。図１に示すように、ゲート駆動回路１０は、基準電流設定用のＰチャンネル型のＭＯＳトランジスタ１１、第１電流設定回路２０、第２電流設定回路３０および切換制御回路５０を備えている。２個の第１電流設定回路２０および第２電流設定回路３０は、複数の電流設定回路として２個設けた場合に相当している。

ＭＯＳトランジスタ１１は、第１電流設定回路２０および第２電流設定回路３０に電流を流すためのカレントミラー回路を構成するものである。ＭＯＳトランジスタ１１は、ソースが直流電源ＶＤに接続され、ゲートはドレインに接続され、ソース・ドレイン間に直流電源ＶＤが印加された状態では常時オン状態となる。

第１電流設定回路２０および第２電流設定回路３０は、それぞれゲート電流を設定するためのＭＯＳトランジスタ２１〜２３、３１〜３３を並列に備え、ＭＯＳトランジスタ１１とカレントミラー回路を構成している。各ＭＯＳトランジスタ２１〜２３には、オンスイッチ２１ａ〜２３ａが接続されるとともに、オフスイッチ２１ｂ〜２３ｂが接続されている。電流を流さない状態では、オフスイッチ２１ｂ〜２３ｂがオンされＭＯＳトランジスタ２１〜２３はオフ状態に保持されている。

オフスイッチ２１ｂ〜２３ｂがオフ動作され、この後オンスイッチ２１ａ〜２３ａがオン動作されると、各ＭＯＳトランジスタ２１〜２３のゲートがＭＯＳトランジスタ１１のゲートに接続され、ＭＯＳトランジスタ２１〜２３がそれぞれＭＯＳトランジスタ１１に流れる電流に相当する電流を流す状態になる。

オンスイッチ２１ａ〜２３ａがオフ動作され、この後オフスイッチ２１ｂ〜２３ｂがオン動作されると、各ＭＯＳトランジスタ２１〜２３のゲートがソースに接続された状態となり、ＭＯＳトランジスタ２１〜２３はオフ状態になる。

第２電流設定回路３０の各ＭＯＳトランジスタ３１〜３３には、オンスイッチ３１ａ〜３３ａが接続されるとともに、オフスイッチ３１ｂ〜３３ｂが接続され、第１電流設定回路２０と同等の接続状態とされる。第１電流設定回路２０および第２電流設定回路３０は、各スイッチ２１ａ〜２３ａ、２１ｂ〜２３ｂ、３１ａ〜３３ａ、３１ｂ〜３３ｂは、電流駆動能力を設定するために、制御回路６０からオンオフの駆動制御がなされる。

なお、第１電流設定回路２０、第２電流設定回路３０は、一例として、それぞれ３個のＭＯＳトランジスタを設ける構成としているが、４個以上を設ける構成としても良い。また、第１電流設定回路２０、第２電流設定回路３０は、互いに同じ構成のものとして設けても良いし、設定電流値が互いに異なるような仕様で異なる構成とすることもできる。

切換制御回路５０は、２個のスイッチ５１および５２を備える。スイッチ５１は、オン動作によって第１電流設定回路２０の電流を出力端子Ｉｏｕｔに流し、スイッチ５２はオン動作によって第２電流設定回路３０の電流を出力端子Ｉｏｕｔに流すように構成されている。

次に、図２において、アクティブゲート制御装置１００は、上記したゲート駆動回路１０、制御回路６０および波形検出回路７０を備えている。アクティブゲート制御装置１００は、例えば三相インバータ回路２００に設けられる６個のＭＯＳトランジスタ２０１〜２０６のそれぞれに対応して６個が設けられている。６個のＭＯＳトランジスタ２０１〜２０６は、アクティブゲート制御の対象となるもので、半導体スイッチング素子として設けられるものである。

三相インバータ回路２００は、Ｎチャンネル型のＭＯＳトランジスタ２０１および２０２、２０３および２０４、２０５および２０６がそれぞれ直列に接続した状態で各相のアームを構成しており、直流電源ＶＣとグランドとの間に接続されている。なお、グランド側には、電流検出用の抵抗２０７が直列に接続されている。

アクティブゲート制御装置１００は、駆動対象となるＭＯＳトランジスタ２０１〜２０６のそれぞれに対応して設けられ、波形検出回路７０によりドレイン電圧の波形を検出し、その電圧レベルに応じて制御回路６０によりゲート駆動回路１０を駆動制御してゲート電流の駆動能力を細かく変更設定することで迅速にオンオフ制御を行う構成である。
次に、上記構成の作用について、図３から図６も参照して説明する。

まず、ゲート駆動回路１０の基本的な動作について説明する。ゲート駆動回路１０においては、制御回路６０から指示される駆動能力に対応して第１電流設定回路２０および第２電流設定回路３０のそれぞれに順次電流を設定して切換制御回路５０により切換接続することで出力端子Ｉｏｕｔに出力する。

このため、まず、第１電流設定回路２０においては、通電前に設定すべき駆動能力となるようにＭＯＳトランジスタ２１〜２３のうち駆動能力に対応したゲート電流となるように例えばオフスイッチ２１ｂ〜２３ｂをオフ動作させ、この後オンスイッチ２１ａ〜２３ａをオン動作させる。これにより、ＭＯＳトランジスタ２１〜２３のうちの対応するものがオン状態に移行することで駆動能力が設定される。

これにより、３個のＭＯＳトランジスタ２１〜２３のうちのオン駆動されたものがオン状態に移行するまでの期間が準備状態の期間となる。この後、通電タイミングになると、制御回路６０からの指示に応じて切換制御回路５０のスイッチ５１がオン駆動され、出力端子Ｉｏｕｔから駆動能力として設定されたゲート電流がＭＯＳトランジスタ２０１のゲートに通電する出力状態となる。

一方、第２電流設定回路３０においては、第１電流設定回路２０による通電がなされている期間中に、次に設定すべき駆動能力となるようにＭＯＳトランジスタ３１〜３３のうち駆動能力に対応したゲート電流となるように例えばＭＯＳトランジスタ３１をオン動作させるため、オフスイッチ３１ｂをオフ動作させ、この後オンスイッチ３１ａをオン動作させる。これにより、ＭＯＳトランジスタ３１がオン状態に移行するまでの期間が準備状態の期間となる。

この後、切り換えタイミングになると、制御回路６０からの指示に応じて切換制御回路５０のスイッチ５１がオフ駆動され、第１電流設定回路２０によるゲート電流を停止させ、続いてスイッチ５２をオン駆動して出力端子Ｉｏｕｔから第２電流設定回路３０により設定された駆動能力のゲート電流がＭＯＳトランジスタ２０１のゲートに通電する出力状態となる。

上記と同様にして、第２電流設定回路３０によりゲート電流を供給している状態になると、制御回路６０は、第１電流設定回路２０に、次のゲート電流を設定するようにスイッチ２１ａ〜２３ａを駆動制御して準備状態となる。

このようにして、第１電流設定回路２０および第２電流設定回路３０により準備状態と出力状態とを交互に実行することで、準備状態でＭＯＳトランジスタ２０１に通電することがなくなり、確実に設定したゲート電流を出力するように切り換えることができる。

図３および図４は、このようにしてゲート駆動回路１０が、制御回路６０により駆動能力を切り換えながらＭＯＳトランジスタ２０１をオフ動作させる場合における駆動能力の切り換えパターンを示している。ここでは、オン状態のＭＯＳトランジスタ２０１のゲートから電荷を放電させるために、ゲート電流を流すときのパターンとして示している。

まず、時刻ｔ１以前においては、ＭＯＳトランジスタ２０１のゲート電圧Ｖｇは、所定電圧ＶＧが印加された状態に保持されている。時刻ｔ１になると、制御回路６０は、ＭＯＳトランジスタ２０１をオフ動作させるために、５段階のステージ１〜５を経て駆動能力を切り換えながらゲート電流を流してゲート電圧Ｖｇを低下させる。
５段階の各ステージでは、次のような意図に基づいてゲート駆動能力に対応したゲート電流Ｉｇが設定される。

・ステージ１は、遷移開始までの遅延を短縮するため、駆動能力を最大に設定する。
・ステージ２は、モータ端子電圧の変動が始まるため、ステージ１の駆動能力最大状態からＥＣＭ要求の許容する範囲内まで駆動能力を低下させる。同時にスイッチング損失を抑制するため、駆動能力をその範囲内で最大値に設定する。
・ステージ３は、損失影響の小さい領域ではＥＭＣノイズを抑えるため、駆動能力をステージ１よりもさらに抑える。
・ステージ４は、モータ端子電圧のサージを耐圧内に収める駆動能力値に設定する。
・ステージ５は、セルフターンオン防止のため、駆動能力を最大に設定する。

以上の各ステージの意図を考慮して、ゲート駆動能力に対応するゲート電流Ｉｇは、例えば、図３に示すように、ステージ１では最も大きいゲート駆動能力Ｉｇ４に設定され、ステージ２では少し小さいゲート駆動能力Ｉｇ３、ステージ３ではさらに少し小さいゲート駆動能力Ｉｇ２、ステージ４では最も小さいゲート駆動能力Ｉｇ１に設定される。そして、最後のステージ５では、ゲート電流Ｉｇは再びゲート駆動能力Ｉｇ４に設定される。

次に、上記のゲート電流Ｉｇの設定レベルに対応して、制御回路６０は、図４に示すように、第１電流設定回路２０に対して、ステージ１、３、５においてゲート電流を通電し、第２電流設定回路３０に対してステージ２、４においてゲート電流を通電するように制御し、切換制御回路５０により選択的に通電する。

第１電流設定回路２０は、ステージ１、３、５に対応してゲート電流Ｉｇの駆動能力をそれぞれＩｇ４、Ｉｇ２、Ｉｇ４に設定するようにＭＯＳトランジスタ２１〜２３の導通が制御される。また、第２電流設定回路３０は、ステージ２、４に対応してゲート電流Ｉｇの駆動能力をそれぞれＩｇ３、Ｉｇ１に設定するようにＭＯＳトランジスタ３１〜３３の導通が制御される。

このため、第１電流設定回路２０においては、各ステージ１、３、５の前の期間においてステージ１、３、５のための準備状態となるように制御回路６０によりＭＯＳトランジスタ２１〜２３が選択的に動作制御される。同様に、第２電流設定回路３０においては、各ステージ２、４の前の期間においてステージ２、４のための準備状態となるように制御回路６０によりＭＯＳトランジスタ３１〜３３が選択的に動作制御される。

各ステージ１〜５の開始時点ｔ１〜ｔ５において、制御回路６０は、切換制御回路５０に対して準備状態となっている第１電流設定回路２０あるいは第２電流設定回路３０のいずれかをスイッチ５１、５２を選択的にオンさせて出力端子Ｉｏｕｔからゲート電流Ｉｇを流すように制御する。

これにより、電流設定のための切換動作を行う時間や切換に必要な時間を含めた準備時間を経ることなく、迅速にゲート駆動能力を切り換えてゲート電流を供給することができるようになる。上記の説明ではオフ動作におけるゲート電流Ｉｇの駆動能力設定について説明しているが、オン動作においても同様に行うことができる。

次に、上記のように迅速な駆動能力の切り換え制御によるアクティブゲート制御の効果について、図５および図６を参照して説明する。本実施形態においては、例えば、駆動能力を切り換えるのに要する時間が１０ｎｓ以内に短くすることができる。これによって、的確なタイミングで迅速に駆動能力を切り換えてアクティブゲート制御を実施することができる。

駆動能力の切り換えに要する時間がずれると、例えば、図５の上の図に示すように、タイミング良く切り換えた場合に比べて、切り換え誤差（ｎｓ）がマイナス側つまり遅れる場合には、スイッチング素子の損失低減効果（％）が低下することになる。損失低減効果を２０％以上とするには、切り換え誤差を１０ｎｓ以内とする必要がある。

また、駆動能力の切り換えに要する時間がプラス側にずれる場合には、図５の下の図に示すように、タイミング良く切り換えた場合に比べて、サージ電圧増加割合（％）が増加することになる。サージ電圧増加割合を５％以下にするには、切り換え誤差を１５ｎｓ以内程度にする必要がある。

図６には、駆動能力の切り換えに要する時間のずれについて、３つのケースについて損失低減効果とサージ電圧増加割合を計測した例を示している。第１のケース（１）では、切り換え誤差が−４０ｎｓの場合を示しており、この場合には、損失が８３μＪで、サージ電圧が７．０Ｖであり、サージ電圧は許容目標を満たすものの、損失低減効果では図５に示しているように、１０％以下程度となり、損失低減目標を満たしていない。

第２のケース（２）では、駆動能力の切り換え時間のずれがない理想の状態を示している。この場合には、損失が６９μＪで、サージ電圧が７．０Ｖとなっており、損失低減効果は目標の２０％以上である２４％程度となっており、サージ電圧増加割合についても０％となっていて、許容値目標の上限値５％をクリアしている。

第３のケース（３）では、切り換え誤差が＋４０ｎｓの場合を示しており、この場合には、損失が６２μＪで、サージ電圧が９．７Ｖであり、損失低減効果は目標を満たす条件となっているが、サージ電圧増加割合が３０％を超える値となっていて許容値目標である５％を大幅に超えていて満たしていない。

上記したように、駆動能力の切り換え誤差を±１０ｎｓの範囲に収まるようにした本実施形態の構成を採用することにより、確実に第２のケースに近い状態でアクティブゲート制御を実施することができるようになる。

このような本実施形態によれば、第１電流設定回路２０および第２電流設定回路３０を設けて、それぞれに予めゲート電流として設定する駆動能力に切り換えた準備状態のものを切換制御回路５０により切り換えて出力させるようにしたので、駆動能力を切り換え設定したときの切り換え安定化の時間をなくして迅速に駆動能力を切り換えることができ、アクティブゲート制御を確実に実施することができる。

（第２実施形態）
図７および図８は第２実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、ゲート駆動回路１０ａにおいて、第１実施形態のゲート駆動回路１０の構成に第３電流設定回路４０を設ける構成としている。第３電流設定回路４０は、内部構成を示していないが、第１電流設定回路２０、第２電流設定回路３０と同様の構成である。また、切換制御回路５０ａは、制御回路６０の制御により、３つの電流設定回路２０、３０、４０の出力を選択的に切り換えるように構成される。

この実施形態では、第１実施形態の構成では、短い区間のステージで準備状態が完了しない場合に対応するものである。すなわち、図８に示すように、３つの電流設定回路２０、３０、４０を順次切り換えることにより、準備状態に要する時間を２ステージ分で行えるようにしている。

例えば、図８に示す場合では、制御回路６０により、次のように駆動制御される。制御回路６０は、ステージ１の開始時刻ｔ１より前の時点で、第１電流設定回路２０に対してステージ１の駆動能力Ｉｇ４に対応するように制御して準備状態とし、さらに第２電流設定回路３０に対してステージ２の駆動能力Ｉｇ３に対応するように制御して準備状態とする。

時刻ｔ１になると、制御回路６０は、ステージ１に対応して、第１電流設定回路２０を出力端子Ｉｏｕｔに接続するように切換制御回路５０ａに信号を与えて切り換える。これにより、出力端子Ｉｏｕｔは、駆動能力Ｉｇ４のゲート電流Ｉｇが出力される。また、時刻ｔ１では、制御回路６０は、第３電流設定回路４０に対してステージ３の駆動能力Ｉｇ２に対応するように制御して準備状態とする。なお、時刻ｔ１では、第２電流設定回路３０の準備状態は継続される。

次に、ステージ１が終了して時刻ｔ２になると、制御回路６０は、ステージ２に対応して、第１電流設定回路２０の出力を停止し、第２電流設定回路３０を出力端子Ｉｏｕｔに接続するように切換制御回路５０ａに信号を与えて切り換える。これにより、出力端子Ｉｏｕｔは、駆動能力Ｉｇ３のゲート電流Ｉｇが出力される。また、時刻ｔ２では、制御回路６０は、第１電流設定回路２０に対してステージ４の駆動能力Ｉｇ１に対応するように制御して準備状態とする。なお、時刻ｔ２では、第３電流設定回路４０の準備状態は継続される。

続いて、ステージ２が終了して時刻ｔ３になると、制御回路６０は、ステージ３に対応して、第２電流設定回路３０の出力を停止し、第３電流設定回路４０を出力端子Ｉｏｕｔに接続するように切換制御回路５０ａに信号を与えて切り換える。これにより、出力端子Ｉｏｕｔは、駆動能力Ｉｇ２のゲート電流Ｉｇが出力される。また、時刻ｔ３では、制御回路６０は、第２電流設定回路２０に対してステージ５の駆動能力Ｉｇ４に対応するように制御して準備状態とする。なお、時刻ｔ３では、第１電流設定回路２０の準備状態は継続される。

次に、ステージ３が終了して時刻ｔ４になると、制御回路６０は、ステージ４に対応して、第３電流設定回路４０の出力を停止し、第１電流設定回路２０を出力端子Ｉｏｕｔに接続するように切換制御回路５０ａに信号を与えて切り換える。これにより、出力端子Ｉｏｕｔは、駆動能力Ｉｇ１のゲート電流Ｉｇが出力される。また、第２電流設定回路２０の準備状態は継続される。なお、第３電流設定回路４０は時刻ｔ４で動作は終了する。

そして、ステージ４が終了して時刻ｔ５になると、制御回路６０は、ステージ５に対応して、第１電流設定回路２０の出力を停止し、第２電流設定回路３０を出力端子Ｉｏｕｔに接続するように切換制御回路５０ａに信号を与えて切り換える。これにより、出力端子Ｉｏｕｔは、駆動能力Ｉｇ４のゲート電流Ｉｇが出力される。なお、第１電流設定回路２０は時刻ｔ４で動作は終了する。

このようにして、３つの電流設定回路２０、３０、４０はそれぞれ、出力するステージに対して２ステージ前に駆動能力を設定するように切り換えられて準備状態となるので、対応するステージに切り換えられるタイミングでは準備動作が終了していて、確実に切り換え動作を行うことができる。換言すれば、短いステージの期間でも確実に準備動作を完了させた状態で切り換えることができる。

このような第２実施形態によれば、３つの電流設定回路２０、３０、４０を設けて、順次ステージに対応して準備状態および出力状態を切り換えるようにしたので、第１実施形態の構成に比べて、更に短いステージの期間でも確実に準備動作を完了させた状態で迅速な切り換え動作を行わせることができるようになる。換言すれば、アクティブゲート制御において、準備期間となる前のステージに対して電流設定回路の準備期間が長くなる場合でも、確実に対応することができるようになる。

（第３実施形態）
図９は第３実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、切換制御回路５０ｂとして、スイッチ５１、５２を高耐圧のＰチャネル型のＭＯＳトランジスタ５１ａ、５２ａとして設ける構成としている。なお、この構成において、第１電流設定回路２０および第２電流設定回路３０においては、電流設定用のＭＯＳトランジスタ２１〜２３およびＭＯＳトランジスタ３１〜３３は、低耐圧系のものが用いられている。

ここで、低耐圧系および高耐圧系のＭＯＳトランジスタとは、相対的な耐圧関係を示すものであり、電源電圧が印加されたときに、主として高い電圧を担うものを高耐圧系のＭＯＳトランジスタとし、電源電圧がかかると耐圧的に厳しいものを低耐圧系のＭＯＳトランジスタとして設けている。

上記構成において、切換制御回路５０ｂのＭＯＳトランジスタ５１ａおよび５２ａに対して、ゲート電圧を低耐圧素子の耐圧内でハイレベルおよびローレベルを設定することで、切換スイッチとして用いることができる。

このような構成を採用することで、第１電流設定回路２０および第２電流設定回路３０においては、ステージに対応する駆動能力を設定すべく低耐圧系のＭＯＳトランジスタ２１〜２３あるいは３１〜３３のうちの対応するものがオンされると、準備状態となって駆動能力が設定される。この状態で、切換制御回路５０ｂのＭＯＳトランジスタ５１ａあるいは５２ａが選択的にオン駆動される。

このとき、電流設定回路２０および３０には高電圧が印加されず、ＭＯＳトランジスタ５１ａ、５２ａのドレイン・ソース間に高電圧が印加された状態とすることができるので、少ない個数のＭＯＳトランジスタ５１ａ、５２ａを高耐圧のものにすることで対応することができる。

したがって、このような第３実施形態によれば、切換制御回路５０ｂに高耐圧のＭＯＳトランジスタ５１ａ、５２ａを設け、電流設定回路２０、３０に高電圧が印加される状態を回避できる。これにより、高耐圧のＭＯＳトランジスタの使用を少なくして、電流設定回路を複数設けることによる素子面積の増大を抑制することができる。

なお、上記した切換制御回路５０ｂの高耐圧のＭＯＳトランジスタ５１ａ、５２ａは、通常はエンハンス型のもので構成するが、デプレッション型のものを使用することで、低耐圧素子の動作範囲を広げるように特性向上を図ることが可能となる。

（第４実施形態）
図１０および図１１は第４実施形態を示すもので、以下、第３実施形態と異なる部分について説明する。この実施形態では、第３実施形態において、切換制御回路５０ｂのＭＯＳトランジスタ５１ａや５２ａがオフ状態にあるときに、ソース電位が不安定になって電流設定回路２０や３０の低耐圧系のＭＯＳトランジスタ２１〜２３あるいは３１〜３３のドレイン・ソース間に高電圧が印加されるのを抑制する構成を採用している。

すなわち、図１０に示す第１の例では、第１電流設定回路２０ａとして、ドレイン・ソース間を接続する抵抗２４を設けた構成とし、第２電流設定回路３０ａとして、ドレイン・ソース間を接続する抵抗３４を設けた構成としている。抵抗２４、３４は電位安定回路として機能するものである。

これにより、切換制御回路５０ｂのＭＯＳトランジスタ５１ａあるいは５２ａがオフ状態にあるときには、第１電流設定回路２０ａあるいは第２電流設定回路３０ａのドレイン側は抵抗２４あるいは３４により電源側にプルアップされるので、ＭＯＳトランジスタ２１〜２３あるいは３１〜３３に高電圧が印加されることを回避できるようになる。

また、同様にして、図１１に示す第２の例では、第１電流設定回路２０ｂとして、ドレイン・ソース間を接続するダイオード２５を逆方向に接続して設けた構成とし、第２電流設定回路３０ｂとして、ドレイン・ソース間を接続するダイオード３５を逆方向に接続して設けた構成としている。ダイオード２５、３５は電位安定回路として機能するものである。

これにより、図１０の場合と同様にして、切換制御回路５０ｂのＭＯＳトランジスタ５１ａあるいは５２ａがオフ状態にあるときには、第１電流設定回路２０ｂあるいは第２電流設定回路３０ｂのドレイン側はダイオード２５あるいは３５により電源側にプルアップされるので、ＭＯＳトランジスタ２１〜２３あるいは３１〜３３に高電圧が印加されることを回避できるようになる。

このような第４実施形態によれば、第３実施形態のように構成した場合でも、低耐圧素子を用いる電流設定回路２０ａ、３０ａあるいは２０ｂ、３０ｂに高電圧が印加されることを回避することができる。

（第５実施形態）
図１２および図１３は第５実施形態を示すもので、以下、第１実施形態と異なる部分について説明する。この実施形態では、第１実施形態において、切換制御回路５０のスイッチ５１あるいは５２が切り換えられるときに、電流設定回路２０や３０側のノードＮ１やＮ２の電位が変動することがある場合に、これを抑制することができるようにしたものである。

すなわち、図１２に示す第１の例では、切換制御回路５０ｃのスイッチ５１に並列にスイッチ５３および定電流回路５４の直列回路からなるバイアス回路をノードＮ１に接続する。同様に、スイッチ５２に並列にスイッチ５５および定電流回路５６の直列回路からなるバイアス回路をノードＮ２に接続する。電流源５４および５６は、電流設定回路２０および３０で設定された電流を流すように設けられる。

この構成において、制御回路６０により、切換制御回路５０ｃのスイッチ５３は、スイッチ５１と相補的に動作するように制御され、同じくスイッチ５５は、スイッチ５２と相補的に動作するように制御される。

これにより、スイッチ５１あるいは５２が切り換えられた場合でも、ノードＮ１およびＮ２における電位が変化しないようにすることができ、この結果、出力電流の駆動能力を変更する場合において、遅延が発生するのを抑制して迅速な切り換え動作を行わせることができる。

図１３に示す第２の例では、電流源５４および５６に代えて抵抗５７および５８をバイ圧回路として設ける構成としている。このような構成によっても、図１２の構成と同等の動作を行わせることができるようになる。

（他の実施形態）
なお、本発明は、上述した実施形態のみに限定されるものではなく、その要旨を逸脱しない範囲で種々の実施形態に適用可能であり、例えば、以下のように変形または拡張することができる。
電流設定回路は、Ｐチャンネル型のＭＯＳトランジスタ以外に、Ｎチャンネル型のＭＯＳトランジスタや、他の半導体素子を用いて構成することもできる。

第２実施形態では、電流設定回路を３個設ける構成としたが、４個以上設けることもできる。これによって、順次準備状態および出力状態を設定することで、さらに短期間で確実に準備状態とすることもできる。

第４実施形態では、電位安定回路として抵抗やダイオードを設け、プルアップ機能をもたせる構成としているが、電流設定回路の構成をＮチャンネル型のＭＯＳトランジスタなどを用いる場合には、プルダウン機能を持たせる電位安定回路として構成とすることができる。

本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

図面中、１０、１０ａはゲート駆動回路、１１はＭＯＳトランジスタ、２０、２０ａ、２０ｂは第１電流設定回路、２１〜２３、３１〜３３はＭＯＳトランジスタ（半導体素子）、２１ａ〜２３ａ、３１ａ〜３３ａはオンスイッチ、２１ｂ〜２３ｂ、３１ｂ〜３３ｂはオフスイッチ、３０、３０ａ、３０ｂは第２電流設定回路、２４、３４は抵抗（電位安定回路）、２５、３５はダイオード（電位安定回路）、４０は第３電流設定回路、５０、５０ａ〜５０ｄは切換制御回路、５１、５２、５３、５５はスイッチ、５１ａ、５２ａはＭＯＳトランジスタ、５４、５６は定電流回路（バイアス回路）、５７、５８は抵抗（バイアス回路）、６０は制御回路、７０は波形検出回路、１００はアクティブゲート駆動装置、２００は三相インバータ回路、２０１〜２０６はＭＯＳトランジスタ（半導体スイッチング素子）である。

Claims (9)

1. 制御対象となるゲート駆動形の半導体スイッチング素子に対して、アクティブゲート制御により制御信号を受けてゲート電流の駆動能力を切り換えて駆動するゲート駆動回路であって、
   前記半導体スイッチング素子のゲートに供給するゲート電流のレベルを前記制御信号に応じて変更設定可能な複数の電流設定回路（２０、２０ａ、２０ｂ、３０、３０ａ、３０ｂ、４０）と、
   前記複数の電流設定回路に対して、前記制御信号に応じて、前記ゲート電流のレベルが変更設定された状態のものを前記半導体スイッチング素子のゲートに順次接続してゲート電流を通電する出力状態とし、前記ゲート電流のレベルを変更設定する準備状態のものを待機させるようにした切換制御回路（５０、５０ａ、５０ｂ、５０ｃ、５０ｄ）と
   を備えたゲート駆動回路。
2. 前記複数の電流設定回路のそれぞれは、前記半導体スイッチング素子のゲート電流を設定する複数個の低耐圧系の半導体素子を備え、
   前記切換制御回路は、前記複数の電流設定回路に対応した複数の高耐圧系の半導体素子を備える請求項１に記載のゲート駆動回路。
3. 前記複数の電流設定回路のそれぞれに備えられる複数の半導体素子は低耐圧系のＭＯＳトランジスタで構成され、前記切換制御回路の複数の半導体素子は高耐圧系のＭＯＳトランジスタで構成される請求項２に記載のゲート駆動回路。
4. 前記複数の電流設定回路のゲート電流を設定する低耐圧系の半導体素子と前記切換制御回路を構成する高耐圧系の半導体素子との共通接続点は、前記高耐圧系の半導体素子がオフ状態のときに前記低耐圧系の半導体素子の端子間が一定電圧以下となるように保持する電位安定回路が接続される請求項２または３に記載のゲート駆動回路。
5. 前記電位安定回路は、前記共通接続点を電源電位に保持させる抵抗素子である請求項４に記載のゲート駆動回路。
6. 前記電位安定回路は、前記共通接続点を電源電位に接続するダイオードである請求項４に記載のゲート駆動回路。
7. 前記切換制御回路は、前記複数の電流設定回路のうち準備状態にある前記ゲート電流のレベルを変更設定するものの電流を流すバイアス回路を有する請求項１から６のいずれか一項に記載のゲート駆動回路。
8. 前記バイアス回路は、定電流回路である請求項７に記載のゲート駆動回路。
9. 前記バイアス回路は、前記ゲート電流を流すための抵抗素子である請求項７に記載のゲート駆動回路。

Images