JP2556885B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2556885B2 JP2556885B2 JP17577588A JP17577588A JP2556885B2 JP 2556885 B2 JP2556885 B2 JP 2556885B2 JP 17577588 A JP17577588 A JP 17577588A JP 17577588 A JP17577588 A JP 17577588A JP 2556885 B2 JP2556885 B2 JP 2556885B2
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- photodiode
- volatile memory
- diffusion layer
- floating gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Read Only Memory (AREA)
- Light Receiving Elements (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ 本発明は、揮発性半導体記憶装置と、不揮発性半導体
記憶装置と、フォトダイオードを組み合わせた半導体装
置に関するものである。
記憶装置と、フォトダイオードを組み合わせた半導体装
置に関するものである。
＜従来の技術＞ 光信号を電気信号に変換する半導体装置としてCCD素
子がある。
子がある。
CCD素子に於いては、光信号をフォトダイオードマト
リクスに照射して、ダイオードマトリクスに集められた
電荷は、電荷結合デバイスを用いたレジスタにより伝送
され、出力端子に電流または電圧パルスとして現われ
る。
リクスに照射して、ダイオードマトリクスに集められた
電荷は、電荷結合デバイスを用いたレジスタにより伝送
され、出力端子に電流または電圧パルスとして現われ
る。
＜発明が解決しようとする課題＞ しかしながら、上記CCD素子に於いては、データを記
憶しておくことができないという問題点があった。
憶しておくことができないという問題点があった。
＜課題を解決するための手段・作用＞ 本発明に於いては、前記の問題を解決するため揮発性
半導体記憶装置と、不揮発性半導体記憶装置と、フォト
ダイオードとを組み合わせ、フォトダイオードに照射さ
れた光信号を電気信号に変換すると共に、そのデータを
不揮発性半導体記憶装置に転送、記憶させることによ
り、バッテリ・バックアップ無しでも、そのデータが記
憶，保持される。
半導体記憶装置と、不揮発性半導体記憶装置と、フォト
ダイオードとを組み合わせ、フォトダイオードに照射さ
れた光信号を電気信号に変換すると共に、そのデータを
不揮発性半導体記憶装置に転送、記憶させることによ
り、バッテリ・バックアップ無しでも、そのデータが記
憶，保持される。
＜実施例＞ 揮発性半導体記憶装置の一例としてDRAMを、また、不
揮発性半導体記憶装置の一例としてEEPROMを用い、フォ
トダイオードの一例としてＰ型Si基板に形成したPN接合
の用いた一実施例の回路図を第１図に、その断面図を第
２図に示す。
揮発性半導体記憶装置の一例としてEEPROMを用い、フォ
トダイオードの一例としてＰ型Si基板に形成したPN接合
の用いた一実施例の回路図を第１図に、その断面図を第
２図に示す。
EEPROM,DRAM及びフォトダイオードは共にMOS技術によ
って製作されるので製造が容易であり、DRAMは一つのメ
モリセルに要する素子数が最も少ない利点がある。
って製作されるので製造が容易であり、DRAMは一つのメ
モリセルに要する素子数が最も少ない利点がある。
第１図において、３個のMOSトランジスタMT1,MT2及び
MT3が半導体基板の上に直列に形成されている。実際の
メモリは、この組合せが多数配列されるのであるが、便
宜上１個の単位として動作する部分を取出した。MOSト
ランジスタMT1とMOSトランジスタMT2の中間点４には、
容量素子Ｃが接続され、端子５から所定の電圧が印加さ
れる。MOSトランジスタMT1の端子１は、通常半導体基板
のｎ層となり、メモリの列線に接続され、そのゲートG1
の端子３はメモリの行線に接続される。MOSトランジス
タMT2は通常の制御ゲートG2の下方にフローティングゲ
ート６を設けEEPROMを構成する。MOSトランジスタMT
3は、このメモリがEEPROMとして動作するか、DRAMとし
て動作するか、のモード切換え用トランジスタであっ
て、そのゲートG3と、MOSトランジスタMT2のゲートG2に
は、端子７から電圧が印加されるようになっている。MO
SトランジスタMT3の端子２は半導体基板のｎ層となる。
端子１及び端子２は、一方がドレイン側となり他方がソ
ース側となる。容量素子Ｃは半導体基板の拡散層４を一
方の電極とし、酸化膜を介して設けられたポリシリコン
膜を他方の電極CGとすることができる。拡散層（ｎ層）
４とＰ型Si基板８間でPN接合フォトダイオードPDを形成
する。
MT3が半導体基板の上に直列に形成されている。実際の
メモリは、この組合せが多数配列されるのであるが、便
宜上１個の単位として動作する部分を取出した。MOSト
ランジスタMT1とMOSトランジスタMT2の中間点４には、
容量素子Ｃが接続され、端子５から所定の電圧が印加さ
れる。MOSトランジスタMT1の端子１は、通常半導体基板
のｎ層となり、メモリの列線に接続され、そのゲートG1
の端子３はメモリの行線に接続される。MOSトランジス
タMT2は通常の制御ゲートG2の下方にフローティングゲ
ート６を設けEEPROMを構成する。MOSトランジスタMT
3は、このメモリがEEPROMとして動作するか、DRAMとし
て動作するか、のモード切換え用トランジスタであっ
て、そのゲートG3と、MOSトランジスタMT2のゲートG2に
は、端子７から電圧が印加されるようになっている。MO
SトランジスタMT3の端子２は半導体基板のｎ層となる。
端子１及び端子２は、一方がドレイン側となり他方がソ
ース側となる。容量素子Ｃは半導体基板の拡散層４を一
方の電極とし、酸化膜を介して設けられたポリシリコン
膜を他方の電極CGとすることができる。拡散層（ｎ層）
４とＰ型Si基板８間でPN接合フォトダイオードPDを形成
する。
このような装置は、次のように動作する。
（１） 初期設定 動作を開始する前に、端子７に正電圧を印加しMOSト
ランジスタMT2のフローティングゲート６に電荷を蓄積
する（このときの電荷をQFとする）。
ランジスタMT2のフローティングゲート６に電荷を蓄積
する（このときの電荷をQFとする）。
フォトダイオードPDに光を照射する前に、フォトダイ
オードPDのｎ型拡散層４に正電荷を蓄積しておく（DRAM
データ“1"の状態）。これは、端子５及び端子７を接地
して、MOSトランジスタMT3をオフ状態にした後、MOSト
ランジスタMT1のドレイン部の端子１に電圧VCCを印加し
た状態で、このトランジスタをオン状態にすることによ
って行なう。容量素子Ｃ（容量CCとする）に蓄積される
電荷QCは、 QC＝CCVCC となる。
オードPDのｎ型拡散層４に正電荷を蓄積しておく（DRAM
データ“1"の状態）。これは、端子５及び端子７を接地
して、MOSトランジスタMT3をオフ状態にした後、MOSト
ランジスタMT1のドレイン部の端子１に電圧VCCを印加し
た状態で、このトランジスタをオン状態にすることによ
って行なう。容量素子Ｃ（容量CCとする）に蓄積される
電荷QCは、 QC＝CCVCC となる。
（２） フォトダイオードへの光照射 フォトダイオードPDに光照射を行うと、Ｐ型Si基板８
に発生した少数キャリア電子がｎ型拡散層４に集まり、
初期設定にて蓄積された正孔が再結合し、ｎ型拡散層４
には正電荷が無くなる（DRAMデータ“0"の状態）。
に発生した少数キャリア電子がｎ型拡散層４に集まり、
初期設定にて蓄積された正孔が再結合し、ｎ型拡散層４
には正電荷が無くなる（DRAMデータ“0"の状態）。
以上の方法にて、フォトダイオードに光照射すること
により、DRAMデータ“1"→“0"に変換されるため、光信
号を電気信号に変換できる。
により、DRAMデータ“1"→“0"に変換されるため、光信
号を電気信号に変換できる。
第３図はフォトダイオードの光信号をDRAMにて電気信
号に変換するときの等価回路図である。
号に変換するときの等価回路図である。
（３） DRAMからEEPROMへのデータ転送 前述のDRAMに蓄積されたデータをEEPROMに転送すると
きの等価回路を第４図に示す。
きの等価回路を第４図に示す。
容量素子Ｃに電荷QC、フローティングゲート６に電荷
QFが蓄積されている状態で、端子５に電圧V5を印加する
と、 CL（VF−V4）＋CHVF＝QF ……（１） CC（V4−V5）＋CL（V4−VF）＝QC ……（２） ここで、CC:容量素子Ｃの容量 CL:フローティングゲート６と基板間の容量 CH:フローティングゲート６と制御ゲートG2間の容量 V4:端子４の電位 V5:端子５の電圧 VF:フローティングゲート６の電位 QC:容量素子Ｃに蓄積された電荷 QF:フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、
容量素子の一方の電極を構成する拡散層との間に印加さ
れる電圧Ｖは、下式で表わされる。
QFが蓄積されている状態で、端子５に電圧V5を印加する
と、 CL（VF−V4）＋CHVF＝QF ……（１） CC（V4−V5）＋CL（V4−VF）＝QC ……（２） ここで、CC:容量素子Ｃの容量 CL:フローティングゲート６と基板間の容量 CH:フローティングゲート６と制御ゲートG2間の容量 V4:端子４の電位 V5:端子５の電圧 VF:フローティングゲート６の電位 QC:容量素子Ｃに蓄積された電荷 QF:フローティングゲート６に蓄積されている電荷 （１），（２）式より、フローティングゲート６と、
容量素子の一方の電極を構成する拡散層との間に印加さ
れる電圧Ｖは、下式で表わされる。
ところで、上記初期設定において、 QF＝−CH・ΔVTH ……（４） の電荷が蓄積されている。
ΔVTH:初期設定にてフローティングゲートに蓄積された
電荷によるMOSトランジスタMT2のしきい値のシフト値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC ……（５） の電荷が蓄積される。
電荷によるMOSトランジスタMT2のしきい値のシフト値 又、容量素子ＣにVCCを印加することにより QC＝CCVCC ……（５） の電荷が蓄積される。
（３），（４）及び（５）式から フローティングゲート６に注入される電流密度JFは、
フローティングゲート６と半導体基板の拡散領域間に印
加された電界EOXで決まり、 JF＝AEOX 2e×ｐ（−B/EOX） ……（７） となる。A,Bは定数である。
フローティングゲート６と半導体基板の拡散領域間に印
加された電界EOXで決まり、 JF＝AEOX 2e×ｐ（−B/EOX） ……（７） となる。A,Bは定数である。
で表わされる。ここでtOXはフローティングゲート６と
拡散領域間の薄い酸化膜の厚さである。
拡散領域間の薄い酸化膜の厚さである。
容量素子Ｃに電荷QC＝CCVCCが蓄積されている状態及
び蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1,EOX0とすると、 で表わされる。
び蓄積されていない状態（QC＝０）のEOXをそれぞれ、E
OX1,EOX0とすると、 で表わされる。
容量素子Ｃの電極CGの端子５に電圧V5を印加すること
により、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で正孔が注入されることになる。
により、フローティングゲート６に正孔を注入する場
合、容量素子Ｃに電荷QC＝CCVCCが蓄積されているとき
は、蓄積されていない状態よりも、（９）式に示すΔE
OXだけ強い電界で正孔が注入されることになる。
フローティングゲート６と拡散層４との間の前記の正
孔注入の為の薄い酸化膜の厚さをtOXとするとき、実施
例において tOX＝80Å CC＝50fF CH＝158fF CL＝9.2fF VCC＝5V であるとする。
孔注入の為の薄い酸化膜の厚さをtOXとするとき、実施
例において tOX＝80Å CC＝50fF CH＝158fF CL＝9.2fF VCC＝5V であるとする。
このとき、（９）式にそれぞれの数値を入れ、ΔEOX
を求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層４との間に印
加される電界がEOX1及びEOX0のときにフローティングゲ
ート６に流れる電流密度をJF1,JF0とすれば、 JF1/JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
を求めると、 ΔEOX＝3.54（MV/cm） であり、フローティングゲート６と拡散層４との間に印
加される電界がEOX1及びEOX0のときにフローティングゲ
ート６に流れる電流密度をJF1,JF0とすれば、 JF1/JF0≒107 程度となり、容量素子Ｃに電荷が蓄積されている（QC＝
CCVCC）状態では、電荷が蓄積されていない（QC＝０）
状態に比較し、フローティングゲート６に多量の正電荷
が蓄積されることが判る。
本実施例では、MOSトランジスタMT2の制御ゲートG2を
接地し、容量素子Ｃの一方の電極CGに電圧V5を印加した
が、容量素子Ｃの一方の電極CGを接地し、端子７に電圧
を印加しても同様なことができる。
接地し、容量素子Ｃの一方の電極CGに電圧V5を印加した
が、容量素子Ｃの一方の電極CGを接地し、端子７に電圧
を印加しても同様なことができる。
以上のようにして、容量素子Ｃに蓄積されているデー
タを、端子５又は端子７に電圧を印加することにより、
フローティングゲート６に蓄積されをデータとして転送
することができる。すなわちフォトダイオードに与えら
れた光信号をEEPROMに記憶させることができる。
タを、端子５又は端子７に電圧を印加することにより、
フローティングゲート６に蓄積されをデータとして転送
することができる。すなわちフォトダイオードに与えら
れた光信号をEEPROMに記憶させることができる。
前記の構成の記憶素子が多数接続されている場合で
も、共通の端子５又は端子７に電圧を印加することによ
り、DRAMとして蓄積された大容量のデータを、すべて一
括してEEPROMへ高速で転送することができる。MOSトラ
ンジスタMT2のチャネルの電流の大小，又は制御ゲート
Ｇから見たゲートしきい値電圧の変化によってEEPROMの
データが判別される。
も、共通の端子５又は端子７に電圧を印加することによ
り、DRAMとして蓄積された大容量のデータを、すべて一
括してEEPROMへ高速で転送することができる。MOSトラ
ンジスタMT2のチャネルの電流の大小，又は制御ゲート
Ｇから見たゲートしきい値電圧の変化によってEEPROMの
データが判別される。
＜発明の効果＞ 以上詳細に説明したように、本発明によれば、光信号
を電気信号として、バッテリ・バックアップ無しで記
憶、保持しておくことを従来の半導体装置よりも小さい
サイズの半導体装置で行うことができる。
を電気信号として、バッテリ・バックアップ無しで記
憶、保持しておくことを従来の半導体装置よりも小さい
サイズの半導体装置で行うことができる。
第１図は本発明の一実施例の回路図、第２図は本発明の
一実施例の断面図、第３図はフォトダイオードの光信号
をDRAMにて電気信号に変換するときの等価回路図、第４
図はDRAMからEEPROMへデータを転送するときの等価回路
図である。 符号の説明 MT1,MT2,MT3……MOSトランジスタ、G1,G2,G3……制御ゲ
ート、Ｃ……容量素子、PD……フォトダイオード、４…
…ｎ型拡散層、６……フローティングゲート、８……Ｐ
型Si基板。
一実施例の断面図、第３図はフォトダイオードの光信号
をDRAMにて電気信号に変換するときの等価回路図、第４
図はDRAMからEEPROMへデータを転送するときの等価回路
図である。 符号の説明 MT1,MT2,MT3……MOSトランジスタ、G1,G2,G3……制御ゲ
ート、Ｃ……容量素子、PD……フォトダイオード、４…
…ｎ型拡散層、６……フローティングゲート、８……Ｐ
型Si基板。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 31/10
Claims (1)
- 【請求項１】半導体基板上に、フォトダイオードと、該
フォトダイオードに照射された光信号に対応する電気信
号を記憶する、容量素子及び第１のMOS型トランジスタ
から成る揮発性メモリ素子と、フローティングゲート及
び該フローティングゲート上に形成された制御ゲートを
有する不揮発性メモリ素子と、半導体装置のモードを切
り換える第２のMOS型トランジスタと上記揮発性メモリ
素子のデータを不揮発性メモリ素子に転送するための電
圧印加手段とを有し、 且つ、上記フォトダイオードは上記半導体基板と該半導
体基板に形成された拡散層とから成り、 且つ、上記揮発性メモリ素子は、上記拡散層において上
記不揮発性メモリ素子と電気的に接続されており、且
つ、上記容量素子の一の電極が上記拡散層から成り、 且つ、上記不揮発性メモリ素子は、上記拡散層上にトン
ネル絶縁膜を介して対向するように上記フローティング
ゲートが形成されていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17577588A JP2556885B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
| US07/308,854 US5075888A (en) | 1988-01-09 | 1989-02-09 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
| US07/490,042 US5043946A (en) | 1988-02-09 | 1990-03-07 | Semiconductor memory device |
| US07/687,243 US5140552A (en) | 1988-02-09 | 1991-04-18 | Semiconductor memory device having a volatile memory device and a non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17577588A JP2556885B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0226076A JPH0226076A (ja) | 1990-01-29 |
| JP2556885B2 true JP2556885B2 (ja) | 1996-11-27 |
Family
ID=16002048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17577588A Expired - Lifetime JP2556885B2 (ja) | 1988-01-09 | 1988-07-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2556885B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8659061B2 (en) | 2012-01-06 | 2014-02-25 | Kabushiki Kaisha Toshiba | Solid-state image capturing element |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2859483B2 (ja) * | 1992-02-14 | 1999-02-17 | シャープ株式会社 | ｐｎ接合リーク電流の評価装置及び評価方法 |
| JP2008103011A (ja) * | 2006-10-18 | 2008-05-01 | National Institute Of Advanced Industrial & Technology | 半導体不揮発性メモリ回路および装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62123757A (ja) * | 1985-11-22 | 1987-06-05 | Sharp Corp | 不揮発性メモリ内蔵１チツプマイクロコンピユ−タ |
| JPS6378567A (ja) * | 1986-09-22 | 1988-04-08 | Nikon Corp | イメ−ジセンサ |
-
1988
- 1988-07-14 JP JP17577588A patent/JP2556885B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8659061B2 (en) | 2012-01-06 | 2014-02-25 | Kabushiki Kaisha Toshiba | Solid-state image capturing element |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226076A (ja) | 1990-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5075888A (en) | Semiconductor memory device having a volatile memory device and a non-volatile memory device | |
| EP0014388B1 (en) | Semiconductor memory device | |
| JPH0555596A (ja) | 半導体不揮発性記憶装置 | |
| US7196312B2 (en) | Non-volatile solid state image pickup device and its drive | |
| JPS6180852A (ja) | 不揮発性ダイナミツク・メモリ・セル | |
| US5140552A (en) | Semiconductor memory device having a volatile memory device and a non-volatile memory device | |
| JPH0646655B2 (ja) | 固体撮像装置 | |
| JP2556885B2 (ja) | 半導体装置 | |
| EP0387102A2 (en) | Semi-conductor non-volatile memory and method of writing the same | |
| JP2755781B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH07106553A (ja) | 固体撮像素子 | |
| US3908182A (en) | Non-volatile memory cell | |
| JP2544569B2 (ja) | 半導体記憶装置 | |
| JPS58125982A (ja) | 固体撮像装置 | |
| US4592130A (en) | Method of fabricating a CCD read only memory utilizing dual-level junction formation | |
| JP2506159B2 (ja) | 半導体記憶装置 | |
| JPH07153858A (ja) | 半導体メモリ装置及びその製造方法 | |
| JPH05110108A (ja) | Ｅｐｒｏｍ | |
| JPS631053A (ja) | 半導体不揮発性ｒａｍ | |
| JP2669101B2 (ja) | 光情報処理装置 | |
| JPH0799622B2 (ja) | 半導体記憶装置 | |
| JP2602244B2 (ja) | 半導体記憶装置 | |
| JPS584460B2 (ja) | ハンドウタイキオクソウチ | |
| JP2635638B2 (ja) | 不揮発性半導体メモリ装置の製造方法 | |
| JPH04144282A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080905 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term |