JPS631053A - 半導体不揮発性ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータ等の電子機器に利用されてい
る半導体不揮発性ＲＡＭに関する。

〔発明の概要〕

この発明は、半導体不揮発性ＲＡＭにおいて、半導体不
揮発性メモリの構成要素である電気的書換え可能なＲＯ
Ｍの構造を改良することにより、情報量の多い半導体不
揮発性ＲＡＭを提供するものである。

〔従来の技術〕

従来の半導体不揮発性ＲＡ　Ｍを第２図（ａｌに示す。

スクティノクＲＡ　ＭのノードＡにトランジスタＴＩ、
Ｔ２、第３を接続したものである。

（参考文献；　Ｉ［ｉＥＥ　Ｊｏｕｒｎａｌ　ｏｆ　５
ｄｉｄ　５ｔａｔｅｃｉｒｃｕｉｔｓ　　ｖｏｌ　　５
ｃ−１８ｍ５　　ＰＰ５２５　〜５３１）〔発明が解決
しようとする間Ｊ点〕 第２図［ａｌに示したような従来の半導体不揮発性ＲＡ
Ｍにおいて、スタティックＲＡ　Ｍの悄叩を記憶するた
めのＥＥＰＲＯＭ　（電気的に書換え可能な読み出し専
用メモリ）第２の情報を消去する時にトランジスタＴ、
を介して、トランジスタＴ２のドレイン領域に約１８Ｖ
の高電圧が印加される。

このＥ　Ｅ　Ｆ　ＲＯＭの断面図を第２図山）に示す。

このために、従来の半導体不揮発性ＲＡＭを高ビツト集
積しようとすると、高電圧が印加されたドレイン領域と
基板との間のリーク？ｉｉ流の量が多くなり、集積回路
内に形成する高電圧発生回路の面積が非常に大きくなっ
てしまった。即ち、集積回路が大きくなるために、安価
な半導体不揮発性メモリを製造することが困難であった
。

本発明は、上記の欠点を克服するためになされたもので
あり、集積回路の面積が小さい安価な半導体不揮発性メ
モリを形成することを目的とじている。

〔問題点を解決するための手段〕

上記問題点は、ＥＥＰＲＯＭの電荷蓄積機構の１つであ
る浮遊ゲートへ電荷を出し入れする消去領域が第２図（
ｂｌのようにドレイン上に形成されていたために生じた
。この問題を解決するために本発明では消去領域を、ド
レイン上に設けない構成をとる。すなわち、具体的に述
べれば、揮発性メモリの記憶ノードと電気的に結合した
第１のチャネル形成領域と、該第１のチャネル形成領域
と電気的に結合した第２のチャネル形成領域と、該第２
のチャネル形成領域と、電気的に結合した第３のチャネ
ル形成領域と、上記第１のチャネル形成領域に形成され
る第１のチャネルを制御する第１のゲート電極と、上記
第２のチャネル形成領域上に設けられた電荷蓄積機構と
、該電荷蓄積機構の電荷ないしは上記第２のチャネル形
成領域に形成される第２のチャネルを制御する第２のゲ
ート電極と、上記第３のチャネル形成領域に形成される
第３のチャネルを制御する第３のゲート電極と、前記第
３のチャネル形成領域と電気的に結合した再生領域とか
ら少なくとも構成する。「チャネル形成領域と電気的に
結合する」とはチャネルが形成されたときに直接又は第
３の領域を介して電気的に導Ｊ状態となることを言い、
電荷蓄積機構とは、浮遊ゲート、多層絶縁膜構造等の電
子、正札等を不揮発性に保持するか、強ＸＡ　Ｍ体層の
ように分極状態を長門保持できる層を意味する。第２の
ゲート電極は第２のチャネルを制御するときは、大室絶
縁ゲートとなっているが、消去、ストアの動作のときは
電荷蓄積機構との間に？Ｊ流の流出入がある場合がある
。又電荷蓄積機構は、第２のゲート電極の電圧によって
第２のチャネル形成領域との間に電荷の流出入を行って
消去、ストアを行う場合もある。更に第１．第２のゲー
トは、第１゜第２のチャネル形成領域とショー／　トキ
バリア、ヘテロ接合、ｐｎ接合を形成するか、絶縁膜を
介して容２拮合していれ；Ｘ目的を達成するが、上記電
荷蓄積機Ｆ１がが浮遊ゲートであり、浮遊ゲート間に高
電圧を印加したときに電流が流れる程、薄い絶縁膜を介
して、浮遊ゲートと重なりの部分を有するときは、電荷
蓄積機構から電荷の出し入れを行うことにより消去動作
に用いることができる。第２のゲート電極は更に複数と
することもできる。

なお、Ｆ揮発性メモリの記憶ノードＪとは第２図ｔａ＋
のノードＡのように情報を電気的に蓄積している回路の
結節点又は後述のグイナミソクメモリ又はｌトランジス
タスタティックメモリの物性的な情報蓄積領域を意味す
る。

〔作用〕

Ｅ［ＥＰＲＯＭの消去領域をドレイン以外の領域に形成
することにより、消去領域は他の領域と半導体接合を形
成することがないために、高電圧印加による過大な接合
リーク電流が流れることなくＥＥＰＲＯＭの情報を消去
できる。又は、消去に際して半導体接合に高電圧が印加
されないので、リーク電流が小さい。従って、高電圧発
生回路（よ１流容量が小さくてすみ、安価な半導体不揮
発性メモリを提供できる。更に、従来よりはユニ、トセ
ル構成が小面積あるいは素子数の少ないＮ　Ｖ　ＲＡＭ
が実現出来る。

〔実施例〕

本発明の半導体不揮発性ＲＡＭの第１の実施例を第１図
、第３図〜第７図を用いて説明する。

第１図は、本発明の半導体不揮発性ＲＡＭの第１の実施
例である。スタティックＲＡＭのノードＣに破線で囲ま
れたようなＥＥＦＲＯＭが接続されている。この破線内
で囲まれた本発明に通用されるＥＥＦＲＯＭの断面図を
第３図に示す。このＥＥＰＲＯＭは、Ｐ型半導体基板ｌ
又は基板中に分離されたＰ型チャネル形成領域の表面に
互いに間隔をおいて、Ｎ′領域のソース領域２とドレイ
ン領域３　（再生領域として動作する）が形成されてお
り、ソース・ドレイン領域間のチャネル形成領ｙ５（第
１．第２．第３チヤネル形成領域）上にはゲート電極４
　（第１のゲート電極として動作）と浮遊ゲート電極６
（電荷蓄積機構）と消去電極（ＥＣと略す）７　（第３
のゲート電極として動作）が直列に形成されている。ま
た、浮遊ゲート電極ＣＦＧと略す）６の上には、制Ｊｌ
ｉｌゲート酸化膜９を介して制御ゲー）’ｍ１（Ｃｃと
略す）５　（第２のゲート電極として動作）が形成され
ている。消去電極７と浮遊ゲート電極とは消去絶縁膜２
Ｉを介して対向する部分を有する。

まず、本発明の半導体不揮発性メモリのストア動作につ
いて説明する。ストア動作とは、スタティックＲＡＭの
情報をＥ　Ｅ　Ｆ　ＲＯＭへ転送することを言う。まず
、消去電極７に約２０Ｖと高電圧を印加して浮遊ゲート
電極６の中の電子を消去４色縁膜を介して抜き取る。こ
の時、ソース・ドレイン領域間をチャネル２？ａが流れ
ないように第１のゲート電極４の電位を設定しておかな
ければならない。　次に、制御ゲート電極５に約２０Ｖ
の高電圧を印加する。このときの第１のゲート電極４の
電位は、第１図においてノードＣの電位が高いレベルの
時は第１のチャネルがＯＦＦ、低いレー、ルの時は第１
のチャネルがＯＮするようなレベルに設定する。また、
消去電極７の電位は、その下の第３のチャネルがＯＦＦ
する電位に設定する。

第１図に示すノードＣのレベルが高い場合は、ゲートｔ
ｉ４の下の第１のチャネルがＯＦＦであるから、制御ゲ
ート電ｐｉ１５を介して浮遊ゲート電極６の電位が高い
場合も、トンネル絶縁膜８に裔電界が加わらないために
浮遊ゲート電極５の電荷量はあまり変化しない。即ち、
ｔｎｎ後後状態を維持する。逆に、ｙｊ１図に示すノー
トＣの電圧レベルが低い場合には、ゲート電極１の下の
チャネルがＯＮ状態になるためる浮遊ゲート電極６の下
の第２のチャネルの電位はノードＣの電位と同しになる
。

従って、制？’［ｌｌゲート電極５を介して浮遊ゲート
Ｔ！、極６に高電圧が印加された状態では、トンネル絶
縁ｎり８に高電界が加わり、基板１表面の第２のチャネ
ル形成領域から電子が浮遊ゲート電極６に注入される。

以上述べたように、第１図のノードＣの電圧レベルが高
い場合は、）７遊ゲート電１６の電位はプラスに帯電す
る。逆に、ノードＣの電圧レベルが低い場合には、ｔ７
遁ゲート電極６の電位はマイナスに・１１Ｆ電する。即
う、ＲＡＭのイ大！左がＥＩＥＰＲＯＭに（多る。この
ようにＲΔ〜１の↑青服がＥＩＥＰＲＯＭに移るストア
動作が行われる。

次に、ＲＯＭの情報をＲＡＭへ移す、即ちリコール動作
について説明する。

まず、ｆｌＡＭのＴＬ源電圧がゼロレベル程度になるま
で下げる。次に、第１図ノードＲＣのレベルを高いレベ
ルに設定しゲートＴＬ極４の下の第１のチャネルがＯＮ
するようにする。また、ン肖去電極７の下の第３のチャ
名ル領域もＯＮするように電圧を消去電極７に印加する
。浮遊ゲートＴｉ、極６がプラスに帯電している場合は
、浮遊ゲート電極６の下のチャ矛ル領域もＯＮするため
第１図のノードＣのレベルはノート′Ｄのレベルと等し
くなる。

即ち、高いレベルになる。逆に、メツ遊ゲートがマイナ
スに帯電している場合は、浮遊ゲート７：Ｌ極６の下の
第２のチャ２、ル領域はＯＦＦしているため、第１図の
ノードＣのレベルはノードＤのレベルと等しくならない
。この場合は、ノードＣのレベルが低いレベルになるよ
うにＲＡＭを設計しておく、以上述べたように、ｒ７遊
ゲート電極６の電位がプラスに帯電している場合は、第
１図のノートＣのレベルが高電位になり、マイナスに帯
電している場合は、ノードＣのレベルが低電位になる。

このように、ＲＯＭの情報がＲＡＭへ移り、リコール動
作が行われる。

第４図はＥＥＰＲＯＭとしてＭＯＮＯ３形の素子を用い
る場合の例を示し、基板１の表面に形成されたウェル領
域２０に形成された場合を示す。

２１は第１のチャネル形成領域、２２は第２のチャネル
形成領域、２３は第３のチャネル形成領域である。その
他の番号は、第３図に対応するが、この場合、電荷蓄積
機構６は、ンリコン窒化膜。

およびそのＳｉＣ２膜との界面に形成されるキャリア！
ｉｉｉ獲準位で構成され、８は電子がトンネルするほど
薄いＳｉｎ、膜、９は８より厚いＳｉＣ２膜である。第
１のゲート電極４および第３のゲート電極７は第１のチ
ャネル形成領域および第３のチャネル形成領域のチャネ
ルをゲート絶縁膜１０を介して制御し、第２のゲート電
極５から絶縁されている。第２のゲート電極５は絶縁膜
８．９゜電荷蓄積機構６を介して、第２のチャネル形成
領域のチャネルを制御する。

第５図は第４図のＥＥＦＲＯＭをスタティックメモリの
記憶ノードＣに結合させて、不揮発性ＲＡＭを構成した
第２の実施例である。図においてＧ　＋　、　Ｇ　ｚ　
、Ｇ　３はそれぞれ第１．第２．第３のゲート？ｉｌｔ
極で、Ｓはソース領域、′Ｄは再生領域である。

本実施例のストア動作をＥＥＦＲＯＭがｎチャぶルであ
り、しかもＭ　ＯＮ　ＯＳ形メモリであって書き込み、
消去開始電圧が±５■であると仮定して説明する。先ず
、ＥＥＰＲＯＭの記憶内容をクリヤーするために、Ｇ２
に一７ｖ印加する。この動作によって電荷蓄積機構中の
電子がトンネル絶′４１膜８を通してチャネル形成領域
２１に放出される。次にＧ、に第３のチャネルの闇値電
圧以下の電圧、Ｇ１にノードＣの”０”状態”１”状態
の電位の平均値にほぼゲー）ＩＩ値電圧を加えた電位を
印加しておく。もしノードＣが”Ｄ°状態であれば、Ｅ
ＥＰＲＯＭのソース電位はＯＶ近くの値となり、第１の
チャネルは導通して第２のチャネルにキャリア（この場
合電子）を送り込み、第２のチャネル上の電荷蓄積機構
に電荷（この場合電子の負電荷）が蓄積される。−方、
ノードＣが、１１″状態であれば、ＥＥＦＲＯＭのソー
ス電位は第１のチャネルが導通できない程の高電位にな
っているので、前記電荷蓄積機構へのＮ、荷の蓄積はな
い。このようにして、スタティックメモリの情ｔａがＥ
ＥＦＲＯＭに移るストア動作が行われる。

リコール動作に関しては、前記第１の実施例と同様に行
うことができる。

次に、本発明の第３の実施例として、第３図に示す如き
浮遊ゲート形のＥＥＦＲＯＭとグイナミノクメモリを用
いてユニットセル面積の小さなＮＶＲＡＭを構成した場
合を第６図に示す。第６図において、ＱＡは番地’Ｍｔ
Ｒ用トランジスタを示しＰは情報蓄積用のキヤパシタを
示し、Ｒは本願で用いるＥＥＰｌ？ＯＭを表す。ストア
動作は第２の実施例とほぼ同様である。この場合、ＥＥ
ＰＲＯＭの電荷蓄積機構への電荷の流出入はトンネル絶
縁膜８を通して行われるものとする。リコール動作は次
のように為される。まず、デイジット線をローレベル、
ワード線をハイレベルとし、番地選択用トランジスタＱ
、から情報蓄積用キャパシタＰヘローレベルを書き込む
、その後、ワード線をローレベルとする。　（必要なら
デイジット線もハイレベルとする。）次に再生領域をハ
イレベルとし、Ｇｌ＋ＧＬＧ３をハイレベルとする。こ
の時、電荷蓄積機構に負電荷が蓄積されていれば、ＥＥ
ＰＲＯＭのＲは導通せずに情報蓄積用キャパシタの状態
はローレベルに留まる。電荷蓄積機構に負電荷が蓄積さ
れていなければ、ＥＥＦＲＯＭ丁のＲは導通して情報蓄
積用キャパシタの状態はハイレベルに変わる。このよう
にしてリコール動作が行われる。第７図は第６図の回路
図を集積回路として実現した実施例の断面図を示す。Ｒ
は第３図、第４図の如き構造を有するＥ　Ｅ　Ｐ　ＲＯ
Ｍであるが１、ソース領域２は省略され、第１のチャネ
ル形成領域と記憶ノードＣは連続して設けられている場
合が示されている。３０は半導体基板表面又は半導体基
板上に分離されて形成した半導体領域、又は絶縁性基板
上に形成された半導体領域であり、３１．３２．３３は
Ｅ　Ｅ　Ｐ　ＲＯＭの前記第１．第２第３のチャネル形
成領域、３４は第１のチャネル形成領域に連続する。ダ
イナミックメモリの情報蓄積用キャパシタＰの半導体領
域で、３５はダイナミックメモリの番地選択用絶縁ゲー
トＦＥＴＱＡのチャネル形成領域である。１３０は半導
体領域３０の整流接合を形成するデイジー／　）領域で
あり、ＱＡのソース又はドレイン領域でもある。１１１
は情報蓄積用キャパシタＰの絶縁膜、１１０は情？し蓄
積キャパシタＰの半導体領域３４と対向する導電電極、
１２１は番Ｉｌ！！選択用絶縁ゲートＦＥＴＱＡのゲー
ト絶縁膜、１２０は番地選択用絶縁ゲートＦＥＴＱＡの
ゲート電極である。

第７図の構成でダイナミックメモリの情相蓄積用キャパ
シタに蓄積されている電荷（領域３４に蓄積されている
）が少ない場合はＥＥＦＲＯＭの電荷蓄積機構に充分電
荷が注入されない場合がある。この場合はＩＴｈ　８ｍ
膜１１１をファクラーノルドハイムトンネル電流が流れ
る程度に薄くして特開昭６０−１６７３８６号、第１１
図に示された原理に従ったメモリ素子を半導体ｚｌ域３
４．絶縁膜１１１、対向領域１１０で構成すると、ＥＥ
ＰＲＯＭＲの電荷蓄積機構に供給されるキャリアはスタ
ティックメモリ動作が可能となったＰから定常的に供給
されるので、充分書き込みが可能となる。

この場合も、ＥＥＰＲＯＭの第１のチャネル形成領域は
ＭＩＳ形のスタティックメモリの記憶ノードＣに電気的
に接続されている。

〔発明の効果〕

以上述べたように、本発明の半辱体不１軍発性ＲＡＭに
よれば、ストア時に基板内に設けられた半導体領域に最
高電源電圧しか印加されないためにわずかの電流でスト
ア動作が可能になる。半導体不揮発性ＲＡＭは、ＲＡＭ
の情報を１度にＲＯＭへ移す。即ち、全ビットのＲＯＭ
をいっしょにストアする。従って、本発明による半導体
不揮発性ＲＡＭによれば、ビット数が増加してもストア
時に必要な高電圧印加電極の電流がきわめてわずかであ
るため容易にストア動作が可能になる。ビット数が増加
しても、集積回路内の高電圧発生回路の面積は小さくて
ストア動作できる。更に、本発明では単位セル内の素子
数、セル面積も小さく作ることができる。従って、安価
な高ビツト半導体不揮発性ＲＡＭの提供が可能になる。

【図面の簡単な説明】

第１図は本発明節１の実施例の半導体不揮発性ＲＡＭの
回路図、第２図（ａｌは従来の半導体不揮発性ＲＡＭの
回路図であり、第２図（ｂｌは第２図＋ａｌの半導体不
揮発性ＲＡＭに用いられるＥＥＰＲＯＭの断面図、第３
図は本発明の半導体不揮発性ＲＡＭに用いられているＥ
ＥＦＲＯＭの断面図、第４図は本発明に用いることがで
きるＥＥＦＲＯＭの断面図であり、第５図は第４図のＥ
ＥＰＲＯＭを用いた場合の不揮発性ＲＡＭの第２の実施
例の回路図である。第６図、第７図はそれぞれ本発明節
３及び第４の実施例の半導体不揮発性ＲＡＭの回路図及
び断面図である。 １・・・Ｐ−半導体基板 ２・・・＼°ソース領域 ３・・・Ｎｏ　ドレイン領域 ４・・・ゲート電極 ５・・・制御ゲート電極 ６　・　・　・浮苗ゲート電極 ７・・・消去電極 ８・・・トンネル絶縁■り ２１・・・消去絶縁膜 以上

Claims (1)

1. 【特許請求の範囲】 　揮発性メモリの記憶ノードと電気的に結合した第１の
   チャネル、 形成領域と、該第１のチャネル形成領域と電気的に結合
   した第２のチャネル、 形成領域と、該第２のチャネル形成領域と電気的に結合
   した第３のチャネル形成領域と、上記第１のチャネル形
   成領域に形成される第１のチャネルを制御する第１のゲ
   ート電極と、上記第２のチャネル形成領域上に設けられ
   た電荷蓄積機構と、該電荷蓄積機構の電荷ないしは上記
   第２のチャネル形成領域に形成される第２のチャネルを
   制御する第２のゲート電極と、上記第３のチャネル形成
   領域に形成される第３のチャネルを制御する第３のゲー
   ト電極と、前記第３のチャネル形成領域と電気的に結合
   した再生領域とから少なくとも構成され、前記電荷蓄積
   機構に蓄積される電荷は前記第１のゲート電極、第２の
   ゲート電極、第３のゲート電極および第２のチャネル形
   成領域のうち少なくとも１つから流入又は流出すること
   を特徴とする半導体不揮発性ＲＡＭ。