JP2584041B2 - データ処理装置 - Google Patents
データ処理装置Info
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- JP2584041B2 JP2584041B2 JP1004319A JP431989A JP2584041B2 JP 2584041 B2 JP2584041 B2 JP 2584041B2 JP 1004319 A JP1004319 A JP 1004319A JP 431989 A JP431989 A JP 431989A JP 2584041 B2 JP2584041 B2 JP 2584041B2
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- Prior art keywords
- cpu
- signal
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- memory space
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、車両搭載や屋外装置等の悪条件下で使用さ
れるデータ処理装置に関する。
れるデータ処理装置に関する。
従来の技術 第３図は、従来の最初に読み出すメモリ空間と、割り
込み発生時に読み出すメモリ空とが、あらかじめ規定さ
れていて、かつ、両者のメモリ空間が、離れているCPU
を使用した場合の車両搭載や屋外設置等の悪条件下で使
用されるデータ処理装置の構成を示している。第３図に
おいて、１はCPU（中央処理装置）であり、デコーダ２
と、最初に読み出すメモリ空間を含むROMA3と、割り込
み発生時に読み出すメモリ空間を含むROMB4と、RAM5
と、I/O6と、タイマ７と、リセット信号生成部８とに接
続されている。デコーダ２は、ROMA3と、ROMB4と、RAM
5、I/O6と、タイマ７とに接続している。
込み発生時に読み出すメモリ空とが、あらかじめ規定さ
れていて、かつ、両者のメモリ空間が、離れているCPU
を使用した場合の車両搭載や屋外設置等の悪条件下で使
用されるデータ処理装置の構成を示している。第３図に
おいて、１はCPU（中央処理装置）であり、デコーダ２
と、最初に読み出すメモリ空間を含むROMA3と、割り込
み発生時に読み出すメモリ空間を含むROMB4と、RAM5
と、I/O6と、タイマ７と、リセット信号生成部８とに接
続されている。デコーダ２は、ROMA3と、ROMB4と、RAM
5、I/O6と、タイマ７とに接続している。
次に上記従来例の動作について説明する。電源投入
後、電源が安定した員低時間経過するまでリセット信号
生成部８では、リセット信号をCPU1に対して出力する。
デコーダ２では、CPU1が出力するアドレスおよびコント
ロール信号（メモリ読み出し、メモリ書き込み、I/O読
み出し、I/O書き込み）に従い、ROMA3、ROMB4、RAM5、I
/O6、タイマ７、それぞれ対する入出力許可信号を発生
する。入出力許可信号の発生した素子は、CPU1とのデー
タの授受が、可能になり、CPU1とデータの授受を行う。
後、電源が安定した員低時間経過するまでリセット信号
生成部８では、リセット信号をCPU1に対して出力する。
デコーダ２では、CPU1が出力するアドレスおよびコント
ロール信号（メモリ読み出し、メモリ書き込み、I/O読
み出し、I/O書き込み）に従い、ROMA3、ROMB4、RAM5、I
/O6、タイマ７、それぞれ対する入出力許可信号を発生
する。入出力許可信号の発生した素子は、CPU1とのデー
タの授受が、可能になり、CPU1とデータの授受を行う。
CPU1はリセット信号がなくなると、あらかじめ規定さ
れたメモリ空間の内容を読み出すために、あらかじめ規
定されたアドレスとメモリ読み出し信号とを出力する。
デコーダ２では、ROMA3に対する入出力許可信号を発生
する。ROMA3は、CPU1が出力しているアドレスに対応し
たデータをCPU1に出力する。CPU1は、ROMA3から入力さ
れたデータを命令（プログラム）と解釈し、そのデータ
に従った動作を、以後、RAMA3または、RAMB4からデータ
を読み出すごとに行っていく。一方、I/O6もしくは、タ
イマ７から出力される割り込み信号をCPU1が、受信する
と、CPU1は、現在行っている処理を中断し、現在の状態
を保存するために、RAM5に現在の状態を書き込む。書き
込み終了後、CPU1は、割り込み信号の種類に対応して、
割り込み発生時に読み出すメモリ空間を示すアドレスと
メモリ読み出し信号を発生する。デコーダ２では、RAMB
4に対する入出力許可信号を発生する。RAMB4は、CPU1が
出力しているアドレスに対応したデータをCPU1に出力す
る。CPU1は、ROMB4から入力されたデータを命令（プロ
グラム）と解釈し、そのデータに従った動作を行う。割
り込みの一連の処理終了後、CPU1は、割り込み処理を行
う前の状態に復帰するために、RAM5から割り込み前の状
態を読み出し、以後、処理の続きを行う。
れたメモリ空間の内容を読み出すために、あらかじめ規
定されたアドレスとメモリ読み出し信号とを出力する。
デコーダ２では、ROMA3に対する入出力許可信号を発生
する。ROMA3は、CPU1が出力しているアドレスに対応し
たデータをCPU1に出力する。CPU1は、ROMA3から入力さ
れたデータを命令（プログラム）と解釈し、そのデータ
に従った動作を、以後、RAMA3または、RAMB4からデータ
を読み出すごとに行っていく。一方、I/O6もしくは、タ
イマ７から出力される割り込み信号をCPU1が、受信する
と、CPU1は、現在行っている処理を中断し、現在の状態
を保存するために、RAM5に現在の状態を書き込む。書き
込み終了後、CPU1は、割り込み信号の種類に対応して、
割り込み発生時に読み出すメモリ空間を示すアドレスと
メモリ読み出し信号を発生する。デコーダ２では、RAMB
4に対する入出力許可信号を発生する。RAMB4は、CPU1が
出力しているアドレスに対応したデータをCPU1に出力す
る。CPU1は、ROMB4から入力されたデータを命令（プロ
グラム）と解釈し、そのデータに従った動作を行う。割
り込みの一連の処理終了後、CPU1は、割り込み処理を行
う前の状態に復帰するために、RAM5から割り込み前の状
態を読み出し、以後、処理の続きを行う。
発明が解決しようとする課題 しかしながら、上記従来の構成では、最初に読み出す
メモリ空間と、割り込み発生時に読み出すメモリ空間と
が，あらかじめ規定されていて、かつ、両者のメモリ空
間が、離れているために、２種類のROMのが存在すると
いう問題があった。また、２つの空間におけるメモリ内
容の変化が、機器の故障につながるため、一方をRAM
で、構成したのでは、車両搭載や屋外設置等の悪環境下
で使用するうえで、信頼性の点で問題があった。
メモリ空間と、割り込み発生時に読み出すメモリ空間と
が，あらかじめ規定されていて、かつ、両者のメモリ空
間が、離れているために、２種類のROMのが存在すると
いう問題があった。また、２つの空間におけるメモリ内
容の変化が、機器の故障につながるため、一方をRAM
で、構成したのでは、車両搭載や屋外設置等の悪環境下
で使用するうえで、信頼性の点で問題があった。
本発明は、このような従来の問題を解決するものであ
り、信頼性を損なうことなくむしろ信頼性を向上させ
て、１種類のROMで同じ機能を実現する優れたデータ処
理装置を提供することを目的とする。
り、信頼性を損なうことなくむしろ信頼性を向上させ
て、１種類のROMで同じ機能を実現する優れたデータ処
理装置を提供することを目的とする。
課題を解決するための手段 本発明は、上記目的を達成するために、最初に読み出
す内容群を割り込み発生時に読み出すメモリ空間の近く
にジャンプするという命令コードとし、その命令コード
を発生する機能回路をもつことにより、割り込み発生時
に呼び出す内容群とデータ処理装置の機能を実現するた
めのプログラムとを一つのROMとし、一つのROMで構成し
ようとするものである。
す内容群を割り込み発生時に読み出すメモリ空間の近く
にジャンプするという命令コードとし、その命令コード
を発生する機能回路をもつことにより、割り込み発生時
に呼び出す内容群とデータ処理装置の機能を実現するた
めのプログラムとを一つのROMとし、一つのROMで構成し
ようとするものである。
作用 本発明は、上記のような構成により次のような効果を
有する。最初に読み出すメモリ空間の内容を割り込み発
生時に読み出すメモリ空間の近くにジャンプするという
命令コードとし、その命令コードを発生する機能回路を
もつことにより、割り込み発生時に読み出す内容群とデ
ータ処理装置の機能を実現するためのプログラムとを一
つのROMに格納すると、最低限２つ必要としていたROMを
一つのROMのみで構成することができる。
有する。最初に読み出すメモリ空間の内容を割り込み発
生時に読み出すメモリ空間の近くにジャンプするという
命令コードとし、その命令コードを発生する機能回路を
もつことにより、割り込み発生時に読み出す内容群とデ
ータ処理装置の機能を実現するためのプログラムとを一
つのROMに格納すると、最低限２つ必要としていたROMを
一つのROMのみで構成することができる。
実 施 例 第１図は本発明の一実施例の構成を示すものである。
第１図において、11はCPUであり、デコーダ12と、ジャ
ンプコード生成機能部13と、割り込み発生時に読み出す
メモリ空間を含むROMC14と、RAM15と、I/O16と、タイマ
17と、リセット信号生成部18とに接続されている。デコ
ーダ12は、ジャンプコード生成機能部13と、ROMC14とRA
M15と、I/O16と、タイマ17とに接続している。
第１図において、11はCPUであり、デコーダ12と、ジャ
ンプコード生成機能部13と、割り込み発生時に読み出す
メモリ空間を含むROMC14と、RAM15と、I/O16と、タイマ
17と、リセット信号生成部18とに接続されている。デコ
ーダ12は、ジャンプコード生成機能部13と、ROMC14とRA
M15と、I/O16と、タイマ17とに接続している。
第２図は、第１図におけるジャンプコード生成機能部
13の回路図である。20は３ステートのバッファ、30およ
び31はインバータ、40および41はアンドゲートである。
50はアドレス信号の最下位の信号、51はアドレス信号の
下位から２番目の信号である。信号50はインバータ30の
入力に接続されている。信号51は、インバータ31の入力
と、アンドゲート41のイ入力と接続されている。インバ
ータ30の出力は、アンドゲート40のア入力と、アンドゲ
ート41のア入力とに接続されている。インバータ31の出
力は、アンドゲート40のイ入力に接続されている。アン
ゲート40の出力は、３ステートのバッファ20のア，イ，
ウ，オ，キ入力に接続されており、アンドゲート41の出
力は、３ステートバッファ20のカ入力に接続されてい
る。３ステートバッファ20のエ，ク入力は、0Vに接続さ
れている。３ステートバッファ20の入力の最上位入力
は、アであり、以降イ，ウ，エ，オ，カ，キの順に小さ
くなり、クが、最下位である。３ステートバッファ20の
出力は、第２図における、CPU11からのデータバスに接
続されている。
13の回路図である。20は３ステートのバッファ、30およ
び31はインバータ、40および41はアンドゲートである。
50はアドレス信号の最下位の信号、51はアドレス信号の
下位から２番目の信号である。信号50はインバータ30の
入力に接続されている。信号51は、インバータ31の入力
と、アンドゲート41のイ入力と接続されている。インバ
ータ30の出力は、アンドゲート40のア入力と、アンドゲ
ート41のア入力とに接続されている。インバータ31の出
力は、アンドゲート40のイ入力に接続されている。アン
ゲート40の出力は、３ステートのバッファ20のア，イ，
ウ，オ，キ入力に接続されており、アンドゲート41の出
力は、３ステートバッファ20のカ入力に接続されてい
る。３ステートバッファ20のエ，ク入力は、0Vに接続さ
れている。３ステートバッファ20の入力の最上位入力
は、アであり、以降イ，ウ，エ，オ，カ，キの順に小さ
くなり、クが、最下位である。３ステートバッファ20の
出力は、第２図における、CPU11からのデータバスに接
続されている。
次に、上記実施例の動作について説明する。電源投入
後、電源が安定して一定時間経過するまでリセット信号
生成部18では、リセット信号をCPU11に対して出力す
る。デコード12では、CPU11が出力するアドレスおよび
コントロール信号（メモリ読み出し、メモリ書き込み、
I/O読み出し、I/O書き込み）に従い、イニシャルジャン
プコード生成機能部13、ROMCの14、RAM15、I/O16、タイ
マ17、それぞれ対する、入出力許可信号を発生する。入
出力許可信号の発生した素子は、CPU11とのデータの授
受が、可能になり、CPU11とデータの授受を行う。CPU11
は、リセット信号がなくなると、あらかじめ規定された
メモリ空間の内容を読み出すために、あらかじめ規定さ
れたアドレスとメモリ読み出し信号とを出力する。デコ
ーダ12では、イニシャルジャンプコード生成機能部13に
対する入出力強化信号を発生する。イニシャルジャンプ
コード生成機能部13では、CPU11が出力しているアドレ
スに対応したデータをCPU11に出力する。すなわち、第
２図に示すように、「51＝L:50＝Ｌ」では、EA（Ｈ）、
「51＝L:50＝Ｈ」では、00（Ｈ）、「51＝H:50＝Ｌ」で
は、04（Ｈ）、「51＝H:50＝Ｈ」では、00（Ｈ）、のコ
ードをCPU11に対して出力する。このコードデータを命
令（プログラム）と解釈し（たとえば、ジャンプ400番
地へ）、そのデータ従った動作を、以後、ROMC14からデ
ータを読み出すごとに行っていく。一方、I/O16もしく
は、タイマ17から出力される割り込み信号をCPU11が、
受信すると、CPU11は、現在行っている処理を中断し、
現在の状態を保存するために、RAM15に現在の状態を書
き込む。書き込み終了後、CPU11は、割り込み信号の種
類に対応して、割り込み発生時に読み出すメモリ空間を
示すアドレスとメモリ読み出し信号を発生する。デコー
ダ12では、RAMC14に対する入出力許可信号を発生する。
ROMC14は、CPU11が出力しているアドレスに対応したデ
ータをCP11に出力する。CPU11は、ROMC14から入力され
たデータを命令（プログラム）と解釈し、そのデータに
従った動作を行う。割り込みの一連の処理終了後、CPU1
1は、割り込み処理を行う前の状態に復帰するために、R
AM15から割り込み前の状態を読み出し、以後、処理利の
続きを行う。
後、電源が安定して一定時間経過するまでリセット信号
生成部18では、リセット信号をCPU11に対して出力す
る。デコード12では、CPU11が出力するアドレスおよび
コントロール信号（メモリ読み出し、メモリ書き込み、
I/O読み出し、I/O書き込み）に従い、イニシャルジャン
プコード生成機能部13、ROMCの14、RAM15、I/O16、タイ
マ17、それぞれ対する、入出力許可信号を発生する。入
出力許可信号の発生した素子は、CPU11とのデータの授
受が、可能になり、CPU11とデータの授受を行う。CPU11
は、リセット信号がなくなると、あらかじめ規定された
メモリ空間の内容を読み出すために、あらかじめ規定さ
れたアドレスとメモリ読み出し信号とを出力する。デコ
ーダ12では、イニシャルジャンプコード生成機能部13に
対する入出力強化信号を発生する。イニシャルジャンプ
コード生成機能部13では、CPU11が出力しているアドレ
スに対応したデータをCPU11に出力する。すなわち、第
２図に示すように、「51＝L:50＝Ｌ」では、EA（Ｈ）、
「51＝L:50＝Ｈ」では、00（Ｈ）、「51＝H:50＝Ｌ」で
は、04（Ｈ）、「51＝H:50＝Ｈ」では、00（Ｈ）、のコ
ードをCPU11に対して出力する。このコードデータを命
令（プログラム）と解釈し（たとえば、ジャンプ400番
地へ）、そのデータ従った動作を、以後、ROMC14からデ
ータを読み出すごとに行っていく。一方、I/O16もしく
は、タイマ17から出力される割り込み信号をCPU11が、
受信すると、CPU11は、現在行っている処理を中断し、
現在の状態を保存するために、RAM15に現在の状態を書
き込む。書き込み終了後、CPU11は、割り込み信号の種
類に対応して、割り込み発生時に読み出すメモリ空間を
示すアドレスとメモリ読み出し信号を発生する。デコー
ダ12では、RAMC14に対する入出力許可信号を発生する。
ROMC14は、CPU11が出力しているアドレスに対応したデ
ータをCP11に出力する。CPU11は、ROMC14から入力され
たデータを命令（プログラム）と解釈し、そのデータに
従った動作を行う。割り込みの一連の処理終了後、CPU1
1は、割り込み処理を行う前の状態に復帰するために、R
AM15から割り込み前の状態を読み出し、以後、処理利の
続きを行う。
発明の効果 本発明は、上記実施例より明らかなように、CPUが最
初に読み出すメモリ空間、データ処理装置の機能を実現
するメモリ空間、及び割り込み発生時に呼び出すメモリ
空間に対し、CPUが最初に読み出すメモリ空間を、アン
ドゲー及びインバータから成るコード生成部で命令コー
ドを生成することにより、CPUの動作を変えることな
く、構成を簡易にすることができるという効果が有す
る。
初に読み出すメモリ空間、データ処理装置の機能を実現
するメモリ空間、及び割り込み発生時に呼び出すメモリ
空間に対し、CPUが最初に読み出すメモリ空間を、アン
ドゲー及びインバータから成るコード生成部で命令コー
ドを生成することにより、CPUの動作を変えることな
く、構成を簡易にすることができるという効果が有す
る。
第１図は本発明の一実施例によるデータ処理装置のブロ
ック図、第２図は本実施例のイニシャルジャンプコード
生成機能部の回路図、第３図は従来のデータ処理装置の
ブロック図ある。 11……CPU、12……デコーダ、13……イニシャルジャン
プコード生成機能部、14……割り込み発生時に読み出す
メモリ空間を含むRAMのＣ、15……RAM、16……I/O、17
……タイマ、18……リセット信号生成部、20……３ステ
ートのバッファ（ア：最上位入力、ク：最下位入力）、
30,31……インバータ、40,41……アンドゲート、50……
アドレス信号の最下位の信号、51……アドレス信号の下
位から２番目の信号。
ック図、第２図は本実施例のイニシャルジャンプコード
生成機能部の回路図、第３図は従来のデータ処理装置の
ブロック図ある。 11……CPU、12……デコーダ、13……イニシャルジャン
プコード生成機能部、14……割り込み発生時に読み出す
メモリ空間を含むRAMのＣ、15……RAM、16……I/O、17
……タイマ、18……リセット信号生成部、20……３ステ
ートのバッファ（ア：最上位入力、ク：最下位入力）、
30,31……インバータ、40,41……アンドゲート、50……
アドレス信号の最下位の信号、51……アドレス信号の下
位から２番目の信号。
Claims (1)
- 【請求項１】アンドゲート及びインバータから構成さ
れ、CPUが最初の呼び出すメモリ空間のアドレス信号に
対し、このアドレス信号から上記CPUに命令コードを生
成し、出力するコード生成部と、割り込み発生時に読み
出す内容群及び装置の既往を実現するプログラムを収納
するROMと、最初に呼び出すメモリ空間のアドレスが予
め規定され、このアドレスの信号を上記コード生成部に
出力し、このコード生成部からの命令コードに基づき、
上記ROM内のプログラムを実行するCPUとを備えたデータ
処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004319A JP2584041B2 (ja) | 1989-01-11 | 1989-01-11 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1004319A JP2584041B2 (ja) | 1989-01-11 | 1989-01-11 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183835A JPH02183835A (ja) | 1990-07-18 |
| JP2584041B2 true JP2584041B2 (ja) | 1997-02-19 |
Family
ID=11581152
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1004319A Expired - Fee Related JP2584041B2 (ja) | 1989-01-11 | 1989-01-11 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2584041B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63184858A (ja) * | 1987-01-27 | 1988-07-30 | Mitsubishi Electric Corp | ワンチツプマイクロコンピユ−タ |
| JPS63197228A (ja) * | 1988-01-25 | 1988-08-16 | Toyo Electric Mfg Co Ltd | 計算機システムのイニシャルジャンプ方法 |
-
1989
- 1989-01-11 JP JP1004319A patent/JP2584041B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02183835A (ja) | 1990-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |