JPS63197228A - 計算機システムのイニシャルジャンプ方法 - Google Patents
計算機システムのイニシャルジャンプ方法Info
- Publication number
- JPS63197228A JPS63197228A JP1397588A JP1397588A JPS63197228A JP S63197228 A JPS63197228 A JP S63197228A JP 1397588 A JP1397588 A JP 1397588A JP 1397588 A JP1397588 A JP 1397588A JP S63197228 A JPS63197228 A JP S63197228A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- address
- jump
- signal
- reset signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は中央演算処理装ｆＩｔ（以下ＯＰＵと称す）の
スタートアドレスに係る計算機システムのイニシャルジ
ャンプ方法に関するものである。
スタートアドレスに係る計算機システムのイニシャルジ
ャンプ方法に関するものである。
第２図は従来のスタートアドレスが一義的に決定されて
いるＣＰＵによる計算機システムの一構成例を示す図で
ある。図において、１はリセット信号１１を出力するリ
セット信号発生回路、２は一義的にスタートアドレスが
決定されており、飛び越し先アドレスを一次にもつ飛び
越し命令を有したＯＰＵであす、２１はアドレスライン
、２２はデータラインである。３はプログラムが格納さ
れており、読み出し同期信号２３に同期してデータを送
出するメモリモジ、−ルである。
いるＣＰＵによる計算機システムの一構成例を示す図で
ある。図において、１はリセット信号１１を出力するリ
セット信号発生回路、２は一義的にスタートアドレスが
決定されており、飛び越し先アドレスを一次にもつ飛び
越し命令を有したＯＰＵであす、２１はアドレスライン
、２２はデータラインである。３はプログラムが格納さ
れており、読み出し同期信号２３に同期してデータを送
出するメモリモジ、−ルである。
すなわちこのような従来回路は、０ＰＵ２のスタ−ドア
ドレスを含むアドレスエリアにメモリを配置し、０ＰＵ
２のスタートアドレスからプログラムの実行を開始しな
ければならないものとなりていた。
ドレスを含むアドレスエリアにメモリを配置し、０ＰＵ
２のスタートアドレスからプログラムの実行を開始しな
ければならないものとなりていた。
そのため、この福の従来技術を用いたものにおいては、
０ＰＵ２のスタートアドレスが一義的に決定されてい
ることがプログラムの作成、修正、試験上大きな制約と
なる欠点をもっていた。
０ＰＵ２のスタートアドレスが一義的に決定されてい
ることがプログラムの作成、修正、試験上大きな制約と
なる欠点をもっていた。
本発明はかかる問題点を除去してなるものであり、グロ
グラムの実行開始アドレスにあわせて、スイッチを設定
することにより、任意ζこ設定されたグログラムの実行
開始アドレスよりＯＰ［Ｊに実行を開始させるようなし
、グログラムのスタートアドレスに関する負担を皆無に
するものである。
グラムの実行開始アドレスにあわせて、スイッチを設定
することにより、任意ζこ設定されたグログラムの実行
開始アドレスよりＯＰ［Ｊに実行を開始させるようなし
、グログラムのスタートアドレスに関する負担を皆無に
するものである。
〔作 用〕
しかして本発明は、プログラムの実行開始アドレスをＯ
ＰＵのスタートアドレスとは無関係に任意に設定できる
ようにした格別な計算機システムのイニシャルジャング
方法を提供するものである。
ＰＵのスタートアドレスとは無関係に任意に設定できる
ようにした格別な計算機システムのイニシャルジャング
方法を提供するものである。
以下、本発明を実施例図面に基づいて説明する。
第１図は本発明が適用された一実施例を示す構成図であ
る。図において１′はリセット信号１１′を出力するリ
セット信号発生回路、τは一義的にスタートアドレスが
決定されており、飛び越し先アドレスを一次にもつ飛び
越し命令を有したＣＰＵであり、２１′はアドレスライ
ン、２２′はデータラインである。４はＣＰＵ ２’よ
り送出される読み出し同期信号ｎ′をゲートプロ、りし
、読み出し同期信号２３１を出力する読み出し同期信号
禁止回路である。３′はプログラムが格納されており、
読み出し同期信号２３１に同期してデータを送出するメ
モリモジ、−ルであり、５はプログラムの実行開始アド
レスを設定するスイッチ回路である。６１はリセット信
号１１’が解除され後、スイッチ回路５により設定され
た値を飛び越し先アドレスとし、飛び越し先アドレスを
一次にもつ飛び越し命令を読み出し同期信号２３′に同
期して送出する飛び越し命令送出回路である。
る。図において１′はリセット信号１１′を出力するリ
セット信号発生回路、τは一義的にスタートアドレスが
決定されており、飛び越し先アドレスを一次にもつ飛び
越し命令を有したＣＰＵであり、２１′はアドレスライ
ン、２２′はデータラインである。４はＣＰＵ ２’よ
り送出される読み出し同期信号ｎ′をゲートプロ、りし
、読み出し同期信号２３１を出力する読み出し同期信号
禁止回路である。３′はプログラムが格納されており、
読み出し同期信号２３１に同期してデータを送出するメ
モリモジ、−ルであり、５はプログラムの実行開始アド
レスを設定するスイッチ回路である。６１はリセット信
号１１’が解除され後、スイッチ回路５により設定され
た値を飛び越し先アドレスとし、飛び越し先アドレスを
一次にもつ飛び越し命令を読み出し同期信号２３′に同
期して送出する飛び越し命令送出回路である。
かかる第１図においては、リセット信号１１’が解除さ
れた後、ＣＰＵτは一義的に決定されたアドレスより命
令の読み出し動作を行なうが、この時、ＯＰＵγより送
出される読み出し同期信号２３′は読み出し同期信号禁
止回路４によりゲートブロックされ、読み出し同期信号
２３１は出力されず、データライン２′２′にデータは
送出されない。この時、飛び越し命令送出回路６は同期
信号２３′に同期してスイッチ回路５により設定された
飛び越し先アドレスを一次ζこもり飛び越し命令を送出
する。送出が完了すると、読み出し同期信号禁止回路４
は読み出し同期信号２３′のゲートプロ、りを解除する
・ＯＰＵτは飛び越し命令を入力し、スイッチ回路５に
より設定されたアドレスに制御が移る。
れた後、ＣＰＵτは一義的に決定されたアドレスより命
令の読み出し動作を行なうが、この時、ＯＰＵγより送
出される読み出し同期信号２３′は読み出し同期信号禁
止回路４によりゲートブロックされ、読み出し同期信号
２３１は出力されず、データライン２′２′にデータは
送出されない。この時、飛び越し命令送出回路６は同期
信号２３′に同期してスイッチ回路５により設定された
飛び越し先アドレスを一次ζこもり飛び越し命令を送出
する。送出が完了すると、読み出し同期信号禁止回路４
は読み出し同期信号２３′のゲートプロ、りを解除する
・ＯＰＵτは飛び越し命令を入力し、スイッチ回路５に
より設定されたアドレスに制御が移る。
このように本適用例のイニシャルジャンプ回路は、リセ
ット信号１１’を発生するリセット信号発生回路１′と
、リセット信号発生回路１′より出力されるリセット信
号１１’が解除されたあとのスタードアのアドレスを一
次にもつ飛び越し命令を有した０ＰＵ２’とを真備した
計算機システムにおいて、リセット信号１１’が解除さ
れた後、 ０ＰＵ２’による命令語の読み取り動作時、
０ＰＵ２’から送出される読み出し同期信号２３′を
ゲートブロックする読み出し同期信号禁止回路４と、飛
び越し先アドレスを任意に設定できるスイッチ回路５と
、このスイッチ回路５化より設定された飛び越し先アド
レスを一次にもつ飛び越し命令を読み出し同期信号２３
′に同期してＯＰＵτに送出する飛び越し命令送出回路
６とを有し、飛び越し命令送出動作が完了したあと読み
出し同期信号禁止回路４が読み取り同期信号２３′のゲ
ートブロックを解除する。
ット信号１１’を発生するリセット信号発生回路１′と
、リセット信号発生回路１′より出力されるリセット信
号１１’が解除されたあとのスタードアのアドレスを一
次にもつ飛び越し命令を有した０ＰＵ２’とを真備した
計算機システムにおいて、リセット信号１１’が解除さ
れた後、 ０ＰＵ２’による命令語の読み取り動作時、
０ＰＵ２’から送出される読み出し同期信号２３′を
ゲートブロックする読み出し同期信号禁止回路４と、飛
び越し先アドレスを任意に設定できるスイッチ回路５と
、このスイッチ回路５化より設定された飛び越し先アド
レスを一次にもつ飛び越し命令を読み出し同期信号２３
′に同期してＯＰＵτに送出する飛び越し命令送出回路
６とを有し、飛び越し命令送出動作が完了したあと読み
出し同期信号禁止回路４が読み取り同期信号２３′のゲ
ートブロックを解除する。
以上述べたように本発明によれば、スイッチ回路部に設
定する任意のアドレスへＣＰＵの制御を移すことができ
、プログラムの実行開始アドレスは、ＯＰＵのスタート
アドレスからは制約は全く受けなくなる。
定する任意のアドレスへＣＰＵの制御を移すことができ
、プログラムの実行開始アドレスは、ＯＰＵのスタート
アドレスからは制約は全く受けなくなる。
第１図は本発明が適用された一実施例を示す構成図、第
２図は従来の計算機システムの一構成例を示す図である
。
２図は従来の計算機システムの一構成例を示す図である
。
１．１′・・・・・・リセット信号発生回路、１１ 、
１１’・・・・・・リセット信号、２．？・・・・・・
中央演算処理装置（ＯＰＵ）。
１１’・・・・・・リセット信号、２．？・・・・・・
中央演算処理装置（ＯＰＵ）。
２１ 、２１’・・・・・・アドレスライン、２２．２
１・・・・・・データライン、２３ 、２３’ 、 ２
３１・・・・・・読み出し同期信号、３゜１・・・・・
・メモリモジ、−ル、４・・・・・・読み出し同期信号
禁止回路、５・・・・・・スイッチ回路、６・・・・・
・飛び越し命令送出回路。
１・・・・・・データライン、２３ 、２３’ 、 ２
３１・・・・・・読み出し同期信号、３゜１・・・・・
・メモリモジ、−ル、４・・・・・・読み出し同期信号
禁止回路、５・・・・・・スイッチ回路、６・・・・・
・飛び越し命令送出回路。
Claims (1)
- リセット信号を発生するリセット信号発生回路と、該リ
セット信号発生回路より出力されるリセット信号が解除
されたあとのスタートアドレスが一義的に決定されてお
り、飛び越し先のアドレスを一次にもつ飛び越し命令を
有した中央演算処理装置を具備する計算機システムにお
いて、前記リセット信号解除後、前記中央演算処理装置
による命令語の読み取り動作時、前記中央演算処理装置
から送出される読み出し同期信号をゲートブロックする
読み出し同期信号禁止回路と、前記飛び越し先アドレス
を任意に設定できるスイッチ回路と、該スイッチ回路に
より設定された飛び越し先アドレスを一次にもつ飛び越
し命令を読み出し同期信号に同期して前記中央演算処理
装置に送出する飛び越し命令送出回路とを有し、その飛
び越し命令送出動作が完了したあと前記読み出し同期信
号禁止回路が前記読み取り同期信号のゲートブロックを
解除することを特徴とした計算機システムのイニシャル
ジャンプ方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1397588A JPS63197228A (ja) | 1988-01-25 | 1988-01-25 | 計算機システムのイニシャルジャンプ方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1397588A JPS63197228A (ja) | 1988-01-25 | 1988-01-25 | 計算機システムのイニシャルジャンプ方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63197228A true JPS63197228A (ja) | 1988-08-16 |
Family
ID=11848226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1397588A Pending JPS63197228A (ja) | 1988-01-25 | 1988-01-25 | 計算機システムのイニシャルジャンプ方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63197228A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183835A (ja) * | 1989-01-11 | 1990-07-18 | Matsushita Electric Ind Co Ltd | データ処理装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193135A (en) * | 1975-02-12 | 1976-08-16 | Maikurokonpyuutano puroguramukauntasetsuteihoshiki | |
| JPS5315033A (en) * | 1976-07-27 | 1978-02-10 | Nec Corp | Starting system for computer |
| JPS54141536A (en) * | 1978-04-26 | 1979-11-02 | Nec Corp | Information processing system |
-
1988
- 1988-01-25 JP JP1397588A patent/JPS63197228A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5193135A (en) * | 1975-02-12 | 1976-08-16 | Maikurokonpyuutano puroguramukauntasetsuteihoshiki | |
| JPS5315033A (en) * | 1976-07-27 | 1978-02-10 | Nec Corp | Starting system for computer |
| JPS54141536A (en) * | 1978-04-26 | 1979-11-02 | Nec Corp | Information processing system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02183835A (ja) * | 1989-01-11 | 1990-07-18 | Matsushita Electric Ind Co Ltd | データ処理装置 |
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