JP2587941B2 - Ｉｃテストシステム - Google Patents

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は階層構造をした分散型アーキテクチャを有
するICテストシステムに関する。

「従来の技術」 第３図は従来のICテストシステムの構成例を示す図で
ある。ICテストシステムでは、被試験素子を試験するテ
ストシーケンスが記述されたプログラムが記憶装置（図
示せず）に格納されており、中央処理装置11が記憶装置
からそのテストプログラムを読出して順次実行するよう
に構成され、例えば半導体メモリ素子を試験するための
テスト動作の全てを中央処理装置11が制御するようにな
っている。

中央処理装置11には制御線12によりハードウェアモジ
ュール13A,13B,13C〜13Nが接続されており、中央処理装
置11がテストプログラムを解読して実行するに伴って出
力する制御信号はこれらハードウェアモジュール13A,13
B,13C〜13Nに供給される。

その制御信号は、例えば、被試験素子の所定の入力端
子に対して5.25Vの直流信号を供給するための制御信号
であり、この制御信号が供給されると、例えばハードウ
ェアモジュール13Aは5.25Vの直流信号を被試験素子の指
定された入力端子に対して供給する。

また、中央処理装置11が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するためのハードウェアモジュール13Bは、この
制御信号が供給されると、被試験素子の指定された出力
端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジュール13A,13B,13C〜13Nは
マイクロプロセッサ14が組み込まれていてもよい。汎用
の論理素子だけで試験回路を組むと膨大な個数の論理素
子を必要としても、論理回路の多くの部分をマイクロプ
ロセッサ14で組むことにより回路基板を小型に構成する
ことができる。この場合のマイクロプロセッサ14は単な
る論理素子の代替えであり、予め決められたシーケンス
制御をするだけであって、複雑な判断機能を必要とする
ような使い方は一般にされてない。

「発明が解決しようとする問題点」 中央処理装置はプログラムの解読と実行、つまり、被
試験素子の試験を行うための制御信号をハードウェアモ
ジュールなどに出力すると共に、被試験素子が出力する
信号の測定及び測定結果の良否の判定など、ICテストシ
ステムの動作に必要とされるあらゆる演算制御を行う必
要がある。

例えば、テストプログラムに記述されている電圧信号
を被試験素子に供給する場合には、中央処理装置はその
デジタルデータ値をハードウェアモジュールに供給した
り、被試験素子の出力信号を測定する場合には、得られ
た測定値を必要に応じて補正演算し、所定の判定表と比
較して良否の判定をしたり或いはランク付けをすること
もある。

しかも、数十から百にも及ぶ入出力端子に対する多く
の試験信号を正確にタイミングを合わせて被試験素子に
供給したり、正確な時間関係でその応答信号を測定する
には、それらのタイミング関係を演算して各ハードウェ
アモジュールに制御信号を与えなければならず、一台の
中央処理装置で制御するのは困難でもある。

またこのようなICテストシステムでは、一台の中央処
理装置にシステム制御の全てを任せると試験速度を遅く
なるので、複数の処理装置を用いて構成する分散処理シ
ステムを考えることもできる。しかし、このような分散
処理システムにおいても、各処理装置間で正確に同期さ
れた制御信号を各ハードウェアモジュールに供給して完
全にタイミングの合った試験信号や時間間隔の正確な順
序信号を出力させたり、信号の測定をすることはなかな
か難しい。例えば、主となる一台の処理装置が各処理装
置に対して同期を合わせた処理の開始を指示したり、そ
の処理の状態を示す信号を各処理装置から各別に読取
り、その順次読取った信号を総合して次の処理を行う必
要がある。このように各処理装置間で正確に同期のとれ
た処理をさせるのは困難であり、敢えてその処理をさせ
ても、厳密な同期合わせ処理は一般に非常に複雑で多く
の処理時間を要するし、いついかなる状況においても、
正確な同期合わせ処理が可能かどうか疑問である。

「問題点を解決するための手段」 この発明のICテストシステムは、被試験素子の入力端
子への制御信号の設定命令、被試験素子の出力端子から
の出力信号の測定命令などの実行命令が行単位で記録さ
れたテストプログラムを行単位で読出してその読出した
命令を複数の下位の処理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必
要とする各種制御乃至処理を、上記命令に応じたプログ
ラムを読み出して、複数のハードウェアモジュールに対
して行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試
験素子にテスト信号を接続したり、被試験素子の出力信
号を測定したりする上記複数のハードウェアモジュール
とよりなり、 上記上位の処理装置のステータスと、上記複数の下位
の処理装置のステータスとが同一の双方向性バスに接続
され、 上記上位の処理装置は上記命令を上記下位の処理装置
に実行させる際に、その上位の処理装置のステータスの
状態を予め決めた一方の論理値とする手段と、上記双方
向性バスの状態を監視し、その状態が他方の論理値で上
記複数の下位の処理装置が全て処理を完了したと判定す
る手段とを有し、 上記各下位の処理装置はそれぞれそのステータスに、
上記双方向性バスの状態を共通のシステムクロックによ
り取込む手段と、その取込んだ状態が上記一方の論理値
でその下位の処理装置の処理を開始させる手段と、その
処理が終了すると、そのステータスの状態を上記他方の
論理値にする手段と、 を有する。

「発明の作用」 この発明の構成によれば、上述の処理装置はテストプ
ログラムの行単位による実行するを制御し、プログラム
行の実際の解読及び実行は下位の専用の処理装置によっ
て分散して行われる。

更に、この発明の構成によれば、上位の処理装置と下
位の各処理装置との間でのステータス情報の相互交換は
それぞれ一度の交換で可能である。また、上位及び下位
の各処理装置は同一のクロック信号に同期して動作する
ので、被試験素子に対して時間的に正確な試験動作が可
能である。

「実施例」 第１図はこの発明のICテストシステムの構成例を示す
ブロック図である。この例では、特にDCテスト、つま
り、電流信号入力−電圧信号出力特性、或いは電圧信号
入力−電流信号出力特性などのような試験に適合するよ
うに構成されている。このICテストシステムは記憶装置
（図示せず）に格納されているテストプログラムの実行
するを制御する上位の処理装置21と、この上位の処理装
置21の制御の下にプログラム行の実際の実行をする複数
の下位の処理装置23A,23B,23C〜23Nと、これ等下位の処
理装置23A,23B,23C〜23Nに制御されるハードウェアモジ
ュール25A,25B,25C〜25Nとで階層的に構成される。

即ち、被試験素子を試験するテストプログラムは試験
の手順が行単位で記述され、上位の処理装置21はそのテ
ストプログラムを行単位で記憶装置から順次読出し、そ
の読出したプログラム行について実行するか否かを制御
する。

この上位の処理装置21には複数の下位の処理装置23A,
23B,23C〜23Nが接続されており、上位の処理装置21は被
試験素子に対するテストの進行状態をみながら読出した
プログラム行を実行するかどうかを決め、実行するを決
めたプログラム行の実際の実行は下位に接続された処理
装置23A,23B,23C〜23Nの何れかに委ねられる。

下位の各処理装置23A,23B,23C〜23Nは被試験素子に対
するテスト信号をハードウェアモジュール25A,25B,25C
〜25Nを用いて制御するに適した専用の処理装置であ
り、ハードウェアモジュール25A,25B,25C〜25Nにアクセ
スしたりテスト状態（端子の接続や測定器の状態）等を
変更したりするのに便利な命令語体系をもつ。又、マク
ロ命令化されているので上位処理装置21が自分の命令語
体系を用いてハードウェアモジュール25A,25B,25C〜25N
に直接同じ処理をさせるより数十倍の処理速度が得られ
るように構成されている。

各処理装置23A,23,23C〜23Nは上位の処理装置21から
プログラム行の実行を委嘱されると、そのプログラム行
を解読し、プログラム行の実行に入る。つまり、処理装
置23A,23B,23C〜23Nは被試験素子に対するテスト信号の
入出力をする手順が記述された制御プログラムを、図に
は示してないが記憶装置に保持しており、与えられたプ
ログラム行の解読結果によりその制御プログラムを読出
して、プログラム行に記述されている信号の入出力制御
をする手順を実行する。

また、処理装置23A,23B,23C〜23Nは、上位の処理装置
21から実行の委嘱を受けたプログラム行をそのまま実行
するだけではなく、プログラム行を解読し、その解読結
果に対して、被試験素子に対して予め情報が与えられて
いる機能条件、例えば、最小クロック幅、入力条件、タ
イミング関係或いは禁止条件などをチェックし、誤った
入力信号を与えてしまったり、甚だしくは被試験素子の
破損を招くような信号状態に陥ることがないように判断
しながら被試験素子に試験信号を出力し或いは出力信号
の測定を行う。

ハードウェアモジュール25A,25B,25C〜25Nは下位の処
理装置23A,23B,23C〜23Nのプログラム行の実行に伴う制
御信号が供給され、被試験素子の指定された入力端子に
対してテスト信号を出力したり或いは被試験素子の指定
された出力端子からの信号を測定することができる。

このハードウェアモジュール25A,25B,25C〜25Nはマイ
クロプロセッサ26を含んでいてもよい。このマイクロプ
ロセッサ26は、多数の論理素子を置き換えた所謂判断機
能のない決められたシーケンスを高速に行うものであ
る。このマイクロプロセッサ26は汎用のプロセッサが使
用され、その動作が予めプログラミングされていて、処
理装置23からの命令により被試験素子に対する信号の入
出力を制御することができる。

更に、階層構造を採るこの発明のICテストシステムで
は、上位の処理装置21と下位の処理装置23A,23B,23C〜2
3N間での情報交換量を可能な限り少なくすることにより
テストシステムの試験速度を向上させるように構成さ
れ、また、下位の各処理装置23A,23B,23C〜23N相互間で
制御処理の完全な同期が得られるように構成される。即
ち、双方向性バス27が設けられ、この双方向性バス27に
上位の処理装置21及び下位の各処理装置23A,23B,23C〜2
3Nが接続される。また、上位の処理装置21のシステムク
ロックckが下位の各処理装置23A,23B,23C〜23Nに供給さ
れる。

第２図はこの発明の要部の構成例を示す図である。こ
の例では、一本の双方向性バス27が設けられ、この双方
向性バス27に各処理装置23A,23B,23C〜23N及び上位の処
理装置21がそれぞれワイヤードオア回路31A,31B,31C〜3
1N及び31Pを介して接続され、それぞれの内部状態を示
すステータス32A,32B,32C〜32N及び32Pが双方向性バス2
7に乗せることが可能なように構成される。また、上位
の処理装置21のシステムクロックckはクロック信号線33
を通して下位の各処理装置23A,23B,23C〜23Nに供給され
る。

システムクロックckはクロック信号線33を伝搬してい
く間に、例えば1m当たり数ｎ秒の信号遅延を受けるの
で、各処理装置23A,23B,23C〜23Nに到達した時点では上
位の処理装置21から出力された時とはクロックのタイミ
ングが遅れてしまう。しかし、クロック信号線33の長さ
は、このクロック信号線33からシステムクロックckが受
ける遅延時間がその１周期分より十分に短くなるように
する。例えば、ここで用いられるシステムクロックckは
10MHzの50:50の矩形波信号であり、クロック信号線33の
総延長が1mならば、最大で数ｎ秒のタイミングの遅れに
留まるようにする。

上位の処理装置21は下位の各処理装置23A,23B,23C〜2
3Nに対して同時に処理を開始させる場合には、上位の処
理装置21から双方向性バス27上を伝えられる信号は正論
理として扱われる。つまり、上位の処理装置21は自分の
ステータス32Pの内容を例えば『１』にする。そのステ
ータス32Pはスタート信号として双方向性バス27を伝搬
し、ワイヤードオア回路31A,31B,31C〜31Nを介して下位
の各処理装置23A,23B,23C〜23Nの各ステータス32A,32B,
32C〜32Nに伝えられる。他方、上位の処理装置21のシス
テムクロックckはクロック信号線33を介して各処理装置
23A,23B,23C〜23Nに供給されており、各処理装置23A,23
B,23C〜23Nはワイヤードオア回路31A,31B,31C〜31Nに供
給されたスタート信号をそのシステムクロックckで取込
むことができる。しかも、その遅延時間はシステムクロ
ックckの１周期分の時間より十分に短くなるようにして
あるので、同一システムクロックckの同一のタイミング
で取込むことができる。従って、各処理装置23A,23B,23
C〜23Nはシステムロックckにより完全に同期して動作す
ることができる。

つまり、上位の処理装置21は同期処理スタート信号と
して、自分のステータス32Pを『１』に一度するだけ
で、下位の各処理装置23A,23B,23C〜23Nに自分に割り当
てられている同期処理を開始させることができ、従っ
て、ほゞ完全に同期した試験信号を被試験素子に供給
し、或いは測定することができる。

また、この発明では、各処理装置23A,23B,23C〜23Nは
同期を要する処理が終了すると、ステータス32A,32B,32
C〜32Nを終了したことを示すものに変える。この場合に
は、終了信号は負論理として扱われる。即ち、下位の各
処理装置23A,23B,23C〜23Nは同期処理が終了するとそれ
ぞれのステータス32A,32B,32C〜32Nを『０』にする。こ
の各終了信号はワイヤードオア回路31A,31B,31C〜31Nを
介して双方向性バス27に出力される。従って、全てのス
テータス32A,32B,32C〜32Nが『０』に操作されると、初
めて双方向性バス27上の信号は『０』に変化する。上位
の処理装置21はこの一本の双方向性バス27に乗せられて
くる信号のレベルを監視することにより、各処理装置23
A,23B,23C〜23Nによる同期試験処理が完了したか否かを
知ることができる。従って、各処理装置23A,23B,23C〜2
3Nの同期処理の終了信号を各別に読出す必要がなく、そ
の分だけ他の処理を行うことができ、速やかなシステム
制御が可能になる。

「発明の効果」 以上に説明したように、この発明によれば、上位に在
る処理装置は専らプログラム行の実行するを制御し、プ
ログラム行の実際の実行は下位の複数の処理装置に分散
して行わせる階層構造とした構成にする。この分散型ア
ーキテクチャによる処理速度の向上を図ると共に、各階
層毎に最適な命令語体系を使用しているので制御信号を
出力するまでの処理が非常に早くなり、被試験素子に対
するテストを高速に行うことができる。

また、この発明の構成によれば、被試験素子に対する
試験を下位の各処理装置により分割して行うに際し、下
位の各処理装置間でほゞ完全に同期をとって制御プログ
ラムを処理をすることが可能となり、被試験素子に対し
て同期的或いは正確な時間順序に従う試験信号の供給及
び測定が可能となった。

また、これらの同期的処理に関する上位の処理装置に
よるシステム制御処理が速やかに実行されるので試験速
度の向上にも大いに効果がある。

【図面の簡単な説明】

第１図はこの発明によるICテストシステムの実施例を示
す構成図、第２図はこの発明の要部の構成例を示す図、
第３図は従来のICテストシステムの構成例を示す図であ
る。 11:中央処理装置、12:制御線、13:ハードウェアモジュ
ール、14:マイクロプロセッサ、21:上位の処理装置、2
2:制御バス、23:下位の処理装置、24:制御線、25:ハー
ドウェアモジュール、26:マイクロプロセッサ、27:双方
向性バス、31:ワイヤードオア回路、32:ステータス、3
3:クロック信号線。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 樹下行三他著、「テストと信頼性」、 第１版第１刷、昭和57年４月20日オーム 社発行、Ｐ．114〜Ｐ．115

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】被試験素子の入力端子への制御信号の設定
   命令、被試験素子の出力端子からの出力信号の測定命令
   などの実行命令が行単位で記録されたテストプログラム
   を行単位で読出してその読出した命令を複数の下位の処
   理装置へ送る上位の処理装置と、 上記上位の処理装置から送られた命令を実行するに必要
   とする各種制御乃至処理を、上記命令に応じたプログラ
   ムを読み出して、複数のハードウェアモジュールに対し
   て行う上記複数の下位の処理装置と、 上記下位の処理装置からの制御乃至処理に応じて被試験
   素子にテスト信号を接続したり、被試験素子の出力信号
   を測定したりする上記複数のハードウェアモジュールと
   よりなり、 上記上位の処理装置のステータスと、上記複数の下位の
   処理装置のステータスとが同一の双方向性バスに接続さ
   れ、 上記上位の処理装置は上記命令を上記下位の処理装置に
   実行させる際に、その上位の処理装置のステータスの状
   態を予め決めた一方の論理値とする手段と、上記双方向
   性バスの状態を監視し、その状態が他方の論理値で上記
   複数の下位の処理装置が全て処理を完了したと判定する
   手段とを有し、 上記各下位の処理装置はそれぞれそのステータスに、上
   記双方向性バスの状態を共通のシステムクロックにより
   取込む手段と、その取込んだ状態が上記一方の論理値で
   その下位の処理装置の処理を開始させる手段と、その処
   理が終了すると、そのステータスの状態を上記他方の論
   理値にする手段と、 を有するICテストシステム。