JPS63298177A

JPS63298177A - Ｉｃテストシステム

Info

Publication number: JPS63298177A
Application number: JP62133814A
Authority: JP
Inventors: Motoo Ueda; 基夫植田; Shinpei Hasegawa; 真平長谷川; Toshiyuki Shimizu; 敏行清水
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1987-05-29
Filing date: 1987-05-29
Publication date: 1988-12-05
Anticipated expiration: 2012-03-05
Also published as: JP2587941B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】「産業上の利用分野」この発明は階層構造をした分散型アーキテクチャを有す
るＩＣテストシステムに関する。

「従来の技術」第３図は従来のＩＣテストシステムの構成例を示す図で
ある。ＩＣテストシステムでは、被試験素子を試験する
テストシーケンスが記述されたプログラムが記憶装置（
図示せず）に格納されており、中央処理装置１１が記憶
装置からそのテストプログラムを読出して順次実行する
ように構成され、例えば半導体メモリ素子を試験するた
めのテスト動作の全てを中央処理装置１１が制御するよ
うになっている。

中央処理装置１１には制御線１２によりハードウェアモ
ジュール１３Ａ、１３Ｂ、１３Ｃ〜１３Ｎが接続されて
おり、中央処理装置１１がテストプログラムを解読して
実行するに伴って出力する制御信号はこれらハードウェ
アモジュール１３Ａ。

１３Ｂ、１３０〜１３Ｎに供給される。

その制御信号は、例えば、被試験素子の所定の入力端子
に対して５．’２５Ｖの直流信号を供給するための制御
信号であり、この制御信号が供給されると、例えばハー
ドウェアモジュール１３Ａは５．２５Ｖの直流信号を被
試験素子の指定された入力端子に対して供給する。

また、中央処理装置１１が出力する制御信号は例えば信
号を測定することを指令する制御信号であり、直流電圧
を測定するためのハードウェアモジュール１３Ｂは、こ
の制御信号が供給されると、被試験素子の指定された出
力端子に接続され、その信号電圧を測定する。

これ等のハードウェアモジュール１３Ａ、１３Ｂ。

１３Ｃ〜１３Ｎはマイクロプロセッサ１４が組み込まれ
ていてもよい。汎用の論理素子だけで試験回路を組むと
膨大な個数の論理素子を必要としても、論理回路の多く
の部分をマイクロプロセッサ１４で組むことにより回路
基板を小型に構成することができる。この場合のマイク
ロプロセッサ１４は単なる論理素子の代替えであり、予
め決められたシーケンス制御をするだけであって、複雑
な判断機能を必要とするような使い方は一般にされてな
い。

［発明が解決しようとする問題点］中央処理装置はプログラムの解読と実行、つまり、被試
験素子の試験を行うための制御信号をノ＼−ドウエアモ
ジュールなどに出力すると共に、被試験素子が出力する
信号の測定及び測定結果の良否の判定など、ＩＣテスト
システムの動作に必要とされるあらゆる演算制御を行う
必要がある。

例えば、テストプログラムに記述されている電圧信号を
被試験素子に供給する場合には、中央処理装置はそのデ
ジタルデータ値をハードウェアモジュールに供給したり
、被試験素子の出力信号を測定する場合には、得られた
測定値を必要に応じて補正換算し、所定の判定表と比較
して良否の判定をしたり或いはランク付けをすることも
ある。

しかも、数十から百にも及ぶ入出力端子に対する多くの
試験信号を正確にタイミングを合わせて被試験素子に供
給したり、正確な時間関係でその応答信号を測定するに
は、それらのタイミング関係を演算して各ハードウェア
モジュールに制御信号を与えなければならず、一台の中
央処理装置で制御するのは困難でもある。

またこのようなＩＣテストシステムでは、一台の中央処
理装置にシステム制御の全てを任せると試験速度を遅く
なるので、複数の処理装置を用いて構成する分散処理シ
ステムを考えることもできる。しかし、このような分散
処理システムにおいても、各処理装置間で正確に同期さ
れた制御信号を各ハードウェアモジュールに供給して完
全にタイミングの合った試験信号や時間間隔の正確な順
序信号を出力させたり、信号の測定をすることはなかな
か難しい。例えば、主となる一台の処理装置が各処理装
置に対して同期を合わせた処理の開始を指示したり、そ
の処理の状態を示す信号を各処理装置から各別に読取り
、その順次読取った信号を総合して次の処理を行う必要
がある。このように各処理装置間で正確に同期のとれた
処理をさせるのは困難であり、敢えてその処理をさせて
も、厳密な同期合わせ処理は一般に非常に複雑で多くの
処理時間を要するし、いついかなる状況においても、正
確な同期合わせ処理が可能かどうか疑問である。

「問題点を解決するための手段」この発明では、テストシーケンスが記述されたテストプ
ログラムを行単位で実行することを上位の処理装置が制
御し、そのプログラム行に記述されている制御内容の実
際の解読及び実行は、上位の処理装置に制御される下位
の処理装置に委ねられる。その下位の処理装置はプログ
ラム行を実行してハードウェアモジュールへアクセスし
、或いはテストステータスの更新などを行う。

またこの発明によれば、下位の各処理装置のステータス
情報は上位の処理装置に同一のパスに乗せて供給される
と共に、上位の処理装置のステータス情報はそのバスに
より下位の各処理装置に供給される。

更にこの発明では、上位の処理装置からシステムクロツ
タが下位の各処理装置に供給される手段が設けられる。

「発明の作用」この発明の構成によれば、上位の処理装置はテストプロ
グラムの行単位による実行するを制御し、プログラム行
の実際の解読及び実行は下位の専用の処理装置によって
分散して行われる。

更に、この発明の構成によれば、上位の処理装置と下位
の各処理装置との間でのステータス情報の相互交換はそ
れぞれ一度の交換で可能である。

また、上位及び下位の各処理装置は同一のクロック信号
に同期して動作するので、被試験素子に対して時間的に
正確な試験動作が可能である。

「実施例」第１図はこの発明のＩＣテストシステムの構成例を示す
ブロック図である。この例では、特にＤＣテスト、つま
り、電流信号人力−電圧信号出力特性、或いは電圧信号
人力−電流信号出力特性などのような試験に適合するよ
うに構成されている。

このＩＣテストシステムは記憶装置（図示せず）に格納
されているテストプログラムの実行するを制御する上位
の処理装置２１と、この上位の処理装置２１の制御の下
にプログラム行の実際の実行をする複数の下位の処理装
置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎと、これ等下位の処
理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎに制御されるハードウェアモジュール２
５Ａ、２５Ｂ、２５Ｃ〜２５Ｎとで階層的に構成される
。

即ち、被試験素子を試験するテストプログラムは試験の
手順が行単位で記述され、上位の処理装置２１はそのテ
ストプログラムを行単位で記憶装置から順次読出し、そ
の読出したプログラム行について実行するが否かを制御
する。

この上位の処理装置２１には複数の下位の処理語Ｗ２３
Ａ、２３Ｂ、２３Ｃ〜２３Ｎが接続されており、上位の
処理装置２１は被試験素子に対するテストの進行状態を
みながら読出したプログラム行を実行するがどうかを決
め、実行するを決めたプログラム行の実際の実行は下位
に接続された処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎ
＋７）何れかに委ねられる。

下位の各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは被
試験素子に対するテスト信号をハードウェアモジュール
２５Ａ、２５Ｂ、２５Ｃ〜２５Ｎを用いて制御するに適
した専用の処理装置であり、ハードウェアモジュール２
５Ａ、２５Ｂ、２５Ｃ〜２５Ｎにアクセスしたりテスト
状態（端子の接続や測定器の状態）等を変更したりする
のに便利な命令語体系をもつ。又、マクロ命令化されて
いるので上位処理装置２１が自分の命令語体系を用いて
ハードウェアモジュール２５Ａ、２５Ｂ、２５Ｃ〜２５
Ｎに直接同じ処理をさせるより数十倍の処理速度が得ら
れるように構成されている。

各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎは上位の処
理装置２１からプログラム行の実行を委嘱されると、そ
のプログラム行を解読し、プログラム行の実行に入る。

つまり、処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎは被試験素子に対するテスト信
号の入出力をする手順が記述された制御プログラムを、
図には示してないが記憶装置に保持しており、与えられ
たプログラム行の解読結果によりその制御プログラムを
読出して、プログラム行に記述されている信号の入出力
制御をする手順を実行する。

また、処理装置２３Ａ、２３Ｂ、２３　Ｃ〜２３Ｎは、
上位の処理装置２１から実行の委嘱を受けたプログラム
行をそのまま実行するだけではなく、プログラム行を解
読し、その解読結果に対して、被試験素子に対して予め
情報が与えられている機能条件、例えば、最小クロック
幅、入力条件、タイミング関係或いは禁止条件などをチ
ェックし、誤った入力信号を与えてしまったり、甚だし
くは被試験素子の破損を招くような信号状態に陥ること
がないように判断しながら被試験素子に試験信号を出力
し或いは出力信号の測定を行う。

ハードウェアモジュール２５Ａ、２５Ｂ、２５Ｃ〜２５
Ｎは下位の処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎの
プログラム行の実行に伴う制御信号が供給され、被試験
素子の指定された入力端子に対してテスト信号を出力し
たり或いは被試験素子の指定された出力端子からの信号
を測定することができる。

このハードウェアモジュール２５Ａ、２５Ｂ。

２５Ｃ〜２５Ｎはマイクロプロセッサ２６を含んでいて
もよい。このマイクロプロセッサ２６は、多数の論理素
子を置き換えた所謂判断機能のない決められたシーケン
スを高速に行うものである。

このマイクロプロセッサ２６は汎用のプロセッサが使用
され、その動作が予めプログラミングされていて、処理
袋Ｗ　２３からの命令により被試験素子に対する信号の
入出力を制御することができる。

更に、階層構造を採るこの発明のＩＣテストシステムで
は、上位の処理装置２１と下位の処理装置ｉ２３Ａ、２
３Ｂ、２３Ｃ〜２３Ｎ間での情報交換量を可能な限り少
なくすることによりテストシステムの試験速度を向上さ
せるように構成され、また、下位の各処理装置２３Ａ、
２３Ｂ、２３Ｃ〜２３Ｎ相互間で制御処理の完全な同期
が得られるように構成される。即ち、双方向性ハス２７
が設けられ、この双方向性バス２７に上位の処理装置２
１及び下位の各処理装置２３Ａ、２３Ｂ、２３Ｃ〜２３
Ｎが接続される。また、上位の処理装置２１のシステム
クロックｃｋが下位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎに供給される。

第２図はこの発明の要部の構成例を示す図である。この
例では、一本の双方向性バス２７が設けられ、この双方
向性バス２７に各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎ及び上位の処理装置２１がそれ
ぞれワイヤードオア回路３１Ａ、３１Ｂ。

３１Ｃ〜３１Ｎ及び３１Ｐを介して接続され、それぞれ
の内部状態を示すステータス３２Ａ、３２Ｂ。

３２Ｃ〜３２Ｎ及び３２Ｐが双方向性バス２７に乗せる
ことが可能なように構成される。また、上位の処理装置
２１のシステムクロックｃｋはクロック信号線３３を通
して下位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎに供給される。

システムクロックｃｋはクロック信号線３３を伝搬して
いく間に、例えば１ｍ当たり数ｎ秒の信号遅延を受ける
ので、各処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎに到達した時点では上位の処理装置１置２１から出力された時とはクロックのタイミングが遅
れてしまう。しかし、クロック信号線３３の長さは、こ
のクロック信号線３３からシステムクロックｃｋが受け
る遅延時間がその１周期分より十分に短くなるようにす
る。例えば、ここで用いられるシステムクロックｃｋは
１０　Ｍ　Ｈｚの５０：５０の矩形波信号であり、クロ
ック信号線３３の総延長が１ｍならば、最大で数ｎ秒の
タイミングの遅れに留まるようにする。

上位の処理装置２１は下位の各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎに対して同時に処理を開始させ
る場合には、上位の処理装置２１から双方向性バス２７
上を伝えられる信号は正論理として扱われる。つまり、
上位の処理装置２１は自分のステータス３２Ｐの内容を
例えば「１」にする。

そのステータス３２Ｐはスタート信号として双方向性バ
ス２７を伝搬し、ワイヤードオア回路３１Ａ。

３１Ｂ、３１Ｃ〜３１Ｎを介して下位の各処理袋Ｗ　２
３　Ａ　、　　２３　Ｂ　、　　２３　Ｇ〜２３Ｎの各
ステータス３２Ａ、３２Ｂ、３２Ｃ〜３２Ｎに伝えられ
る。

他方、上位の処理装置２１のシステムクロックｃｋはク
ロック信号線３３を介して各処理装置２３Ａ。

２３Ｂ、２３Ｃ〜２３Ｎに供給されており、各処理装置
２３Ａ、２３Ｂ、２３Ｃ〜２３Ｎはワイヤードオア回路
３１Ａ、３１Ｂ、３１Ｃ〜３１Ｎに供給されたスタート
信号をそのシステムクロックｃｋで取込むことができる
。しかも、その遅延時間はシステムクロックｃｋの１周
期分の時間より十分に短くなるようにしであるので、同
一システムクロックｃｋの同一のタイミングで取込むこ
とができる。従って、各処理装置２３Ａ、２３Ｂ、２３
Ｃ〜２３Ｎはシステムロックｃｋにより完全に同期して
動作することができる。

つまり、上位の処理袋ｗ２１は同期処理スタート信号と
して、自分のステータス３２Ｐを「１」に一度するだけ
で、下位の各処理袋！２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎに自分に割り当てられている同期処理を
開始させることができ、従って、ぼり完全に同期した試
験信号を被試験素子に供給し、或いは測定することがで
きる。

また、この発明では、各処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎは同期を要する処理が終了すると、ステ
ータス３２Ａ、３２Ｂ、３２Ｃ〜３２Ｎを終了したこと
を示すものに変える。この場合には、終了信号は負論理
として扱われる。即ち、下位の各処理装置２３Ａ、２３
Ｂ、２３Ｃ〜２３Ｎは同期処理が終了するとそれぞれの
ステータス３２Ａ。

３２Ｂ、３２Ｃ〜３２Ｎを’ＯＪにする。この各終了信
号はワイヤードオア回路３１Ａ、３１Ｂ。

３１Ｃ〜３１Ｎを介して双方向性バス２７に出力される
。従って、全てのステータス３２Ａ、３２Ｂ。

３２Ｃ〜３２Ｎが’ＯＪに操作されると、初めて双方向
性バス２７上の信号は「０」に変化する。

上位の処理装置２１はこの一木の双方向性バス２７に乗
せられてくる信号のレベルを監視することにより、各処
理装置２３　Ａ、２３　Ｂ、２３Ｃ〜２３Ｎによる同期
試験処理が完了したか否かを知ることができる。従って
、各処理装置２３Ａ、２３Ｂ。

２３Ｃ〜２３Ｎの同期処理の終了信号を各別に読出す必
要がなく、その分だけ他の処理を行うことができ、速や
かなシステム制御が可能になる。

「発明の効果」以上に説明したように、この発明によれば、上位に在る
処理装置は専らプログラム行の実行するを制御し、プロ
グラム行の実際の実行は下位の複数の処理装置に分散し
て行わせる階層構造とした構成にする。この分散型アー
キテクチャによる処理速度の向上を図ると共に、各階層
毎に最適な命令語体系を使用しているので制御信号を出
力するまでの処理が非常に早くなり、被試験素子に対す
るテストを高速に行うことができる。

また、この発明の構成によれば、被試験素子に対する試
験を下位の各処理装置により分割して行うに際し、下位
の各処理装置間ではソ完全に同期をとって制御プログラ
ムを処理をすることが可能となり、被試験素子に対して
同期的或いは正確な時間順序に従う試験信号の供給及び
測定が可能となった。

また、これらの同期的処理に関する上位の処理装置によ
るシステム制御処理が速やかに実行されるので試験速度
の向上にも大いに効果がある。

【図面の簡単な説明】

第１図はこの発明によるＩＣテストシステムの実施例を
示す構成図、第２図はこの発明の要部の構成例を示す図
、第３図は従来のＩＣテストシステムの構成例を示す図
である。１１：中央処理装置、１２：制御線、１３ニハードウエ
アモジユール、１４：マイクロプロセッサ、２１：上位
の処理装置、２２：制御バス、２３：下位の処理装置、
２４：制御線、２５ニハードウエアモジユール、２６：
マイクロプロセッサ、２７：双方向性バス、３１：ワイ
ヤードオア回路、３２：ステータス、３３：クロソク信
号線。

Claims

【特許請求の範囲】

（１）テストプログラムの実行を制御する上位の処理装
置とその上位の処理装置により制御され、テストプログラム
を行単位でモジュールアクセスする命令、テストステー
タスを更新する命令を実行する複数の下位の処理装置と
、その上位の処理装置により制御され、命令の実行に伴っ
て被試験素子に対する試験信号の発生、被試験素子の出
力信号の測定をそれぞれ行う複数のハードウェアモジュ
ールとから成るＩＣテストシステムであって、下位の各処理装置のステータス情報を、上位の処理装置
と下位の各処理装置とを接続するデータバスの同一のビ
ット線へ供給する手段と、上位の処理装置からシステムクロックを下位の各処理装
置に供給する手段とを有するＩＣテストシステム。