JP2589940B2 - 相互接続構造 - Google Patents
相互接続構造Info
- Publication number
- JP2589940B2 JP2589940B2 JP5266871A JP26687193A JP2589940B2 JP 2589940 B2 JP2589940 B2 JP 2589940B2 JP 5266871 A JP5266871 A JP 5266871A JP 26687193 A JP26687193 A JP 26687193A JP 2589940 B2 JP2589940 B2 JP 2589940B2
- Authority
- JP
- Japan
- Prior art keywords
- pad
- conductive
- bonding
- cap
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
- H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
- H05K1/113—Via provided in pad; Pad over filled via
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
- H10W70/66—Conductive materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/685—Shapes or dispositions thereof comprising multiple insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0137—Materials
- H05K2201/0154—Polyimide
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/01—Dielectrics
- H05K2201/0183—Dielectric layers
- H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/09563—Metal filled via
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/095—Conductive through-holes or vias
- H05K2201/096—Vertically aligned vias, holes or stacked vias
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09654—Shape and layout details of conductors covering at least two types of conductors provided for in H05K2201/09218 - H05K2201/095
- H05K2201/0979—Redundant conductors or connections, i.e. more than one current path between two points
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0041—Etching of the substrate by chemical or physical means by plasma etching
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4038—Through-connections; Vertical interconnect access [VIA] connections
- H05K3/4076—Through-connections; Vertical interconnect access [VIA] connections by thin-film techniques
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
- H05K3/4605—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated made from inorganic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/467—Adding a circuit layer by thin film methods
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/531—Shapes of wire connectors
- H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は電子回路パッケージング
の分野に関し、より詳細には、半導体素子キャリアとパ
ッケージングの次の段との間、または半導体素子キャリ
アと半導体素子との間で接続を行うための構造に関す
る。
の分野に関し、より詳細には、半導体素子キャリアとパ
ッケージングの次の段との間、または半導体素子キャリ
アと半導体素子との間で接続を行うための構造に関す
る。
【０００２】
【従来の技術】超小型電子回路の環境においては、半導
体素子間の相互接続と素子から電源装置への接続とを提
供するための、高密度で高強度のパッケージングが必要
とされている。望まれる電気特性としては、低い誘電率
を有する高絶縁性キャリア媒体中の高伝導性媒体が含ま
れる。
体素子間の相互接続と素子から電源装置への接続とを提
供するための、高密度で高強度のパッケージングが必要
とされている。望まれる電気特性としては、低い誘電率
を有する高絶縁性キャリア媒体中の高伝導性媒体が含ま
れる。
【０００３】半導体素子にボンディングするためのパッ
ドまたは技術変更パッドを含むパッケージの上部表面に
関して、メタライゼーションが、パッドおよび下にある
配線用フィーチャに最適のものとして選択されている。
たとえば、これにより電気抵抗を高めることができる。
パッドと下にある配線用フィーチャは異なるメタライゼ
ーションを必要とすることがあるので、両方の必要性に
理想的に適合するメタライゼーションはない。結果とし
てのメタライゼーションは、しばしば妥協の産物であ
る。
ドまたは技術変更パッドを含むパッケージの上部表面に
関して、メタライゼーションが、パッドおよび下にある
配線用フィーチャに最適のものとして選択されている。
たとえば、これにより電気抵抗を高めることができる。
パッドと下にある配線用フィーチャは異なるメタライゼ
ーションを必要とすることがあるので、両方の必要性に
理想的に適合するメタライゼーションはない。結果とし
てのメタライゼーションは、しばしば妥協の産物であ
る。
【０００４】熱的には、パッケージは動作環境にだけで
はなく部品の加工および組み立ての間に遭遇する熱変動
にも耐えなければならない。機械的には、パッケージ
ングの次の段との相互接続に関係する、チップとピンの
接合応力に耐えることのできる基板パッケージを有する
ことが好ましい。さらに、将来の基板は、パッケージン
グの次の段との相互接続のために、同じ基板上にピン接
続の他にパッド・オン・パッド接続を含むようになるで
あろう。たとえばパッドが信号を供給している間にピン
を利用して電源を供給できるように、各タイプの接続の
機能を分離することもできる。
はなく部品の加工および組み立ての間に遭遇する熱変動
にも耐えなければならない。機械的には、パッケージ
ングの次の段との相互接続に関係する、チップとピンの
接合応力に耐えることのできる基板パッケージを有する
ことが好ましい。さらに、将来の基板は、パッケージン
グの次の段との相互接続のために、同じ基板上にピン接
続の他にパッド・オン・パッド接続を含むようになるで
あろう。たとえばパッドが信号を供給している間にピン
を利用して電源を供給できるように、各タイプの接続の
機能を分離することもできる。
【０００５】ボス(Boss)他の米国特許第４８８０６８４
号は、キャプチャ・パッドと、高分子応力緩和層と、ピ
ンを接続するためのボンディング・パッドとからなる相
互接続構造を開示している。この特許は、パッド・オン
・パッド接続のより強い機械的要件は考慮していない。
号は、キャプチャ・パッドと、高分子応力緩和層と、ピ
ンを接続するためのボンディング・パッドとからなる相
互接続構造を開示している。この特許は、パッド・オン
・パッド接続のより強い機械的要件は考慮していない。
【０００６】パッド・オン・パッド接続はより強度の大
きい機械的要件を持つので、このタイプの接合に適合す
るために、相互接続構造をより強くする必要がある。ま
た、基板の下面のメタライゼーションは、パッド・オン
・パッドとピンの接合用のメタライゼーションが同時に
形成されるように設計しなければならない。また、結果
として得られる相互接続構造は腐食に耐えなければなら
ない。
きい機械的要件を持つので、このタイプの接合に適合す
るために、相互接続構造をより強くする必要がある。ま
た、基板の下面のメタライゼーションは、パッド・オン
・パッドとピンの接合用のメタライゼーションが同時に
形成されるように設計しなければならない。また、結果
として得られる相互接続構造は腐食に耐えなければなら
ない。
【０００７】
【発明が解決しようとする課題】したがって、本発明の
目的は、チップ接続パッド、技術変更パッド、および下
にある配線用フィーチャ用のメタライゼーションを、こ
れらの各パッドおよびフィーチャの要求を理想的に満た
すように選択することができる、相互接続構造を提供す
ることである。
目的は、チップ接続パッド、技術変更パッド、および下
にある配線用フィーチャ用のメタライゼーションを、こ
れらの各パッドおよびフィーチャの要求を理想的に満た
すように選択することができる、相互接続構造を提供す
ることである。
【０００８】本発明の他の目的は、ピンとパッド・オン
・パッド接続の両方を利用する相互接続構造を提供する
ことである。
・パッド接続の両方を利用する相互接続構造を提供する
ことである。
【０００９】本発明の他の目的は、基板メタライゼーシ
ョン構造がパッド・オン・パッド接続のより強い機械的
要件に対処できるように強化された、相互接続構造を提
供することである。
ョン構造がパッド・オン・パッド接続のより強い機械的
要件に対処できるように強化された、相互接続構造を提
供することである。
【００１０】本発明の他の目的は、ピンおよびパッド・
オン・パッド接続用のメタライゼーションが同時に行え
るように設計された、相互接続構造を提供することであ
る。
オン・パッド接続用のメタライゼーションが同時に行え
るように設計された、相互接続構造を提供することであ
る。
【００１１】本発明の他の目的は、厳しい機械的要件に
適合し、かつ腐食に耐えるように設計された、相互接続
構造を提供することである。
適合し、かつ腐食に耐えるように設計された、相互接続
構造を提供することである。
【００１２】本発明の上記その他の目的は、添付の図面
と共に以下の説明を参照した後には、さらに明らかにな
るであろう。
と共に以下の説明を参照した後には、さらに明らかにな
るであろう。
【００１３】
【課題を解決するための手段】本発明の目的は、基板表
面上の少なくとも１つの導電性パッドと、前記導電性パ
ッド上にあって、前記導電性パッドの周辺部を除く領域
のみを覆う導電性メタライゼーションのキャップと、前
記キャップによって覆われていない前記導電性パッドの
周辺部を覆い、かつ前記キャップの表面高さよりも低い
一様な表面高さを持つように前記基板表面上に付着され
た高分子材料層とを備え、前記キャップが前記高分子材
料層の表面高さよりも高く上方に延びていることを特徴
とする、電気的相互接続構造を提供することによって達
成される。本発明の第２の態様では、基板表面上の少な
くとも１つの導電性キャプチャ・パッドと、前記基板お
よび前記キャプチャ・パッドの表面上に付着された第１
の高分子材料層と、前記第１の高分子材料層上に付着さ
れた少なくとも１つの導電性ボンディング・パッドと、
前記第１の高分子材料層を貫通して前記キャプチャ・パ
ッドと前記ボンディング・パッドとを接続する導電性ス
タッドと、前記ボンディング・パッドの周囲を覆うよう
に前記第１の高分子材料層上に付着された、前記ボンデ
ィング・パッドと同じ高さの第２の高分子材料層と、前
記ボンディング・パッド上に形成され、前記ボンディン
グ・パッドの周辺部を除く領域のみを覆う、前記ボンデ
ィング・パッドとは異なる組成の導電性メタライゼーシ
ョンのキャップと、前記キャップによって覆われていな
い前記前記キャップの周辺部を覆い、かつ一様な表面高
さを持つように前記第２の高分子材料層上に付着された
第３の高分子材料層とを備え、前記キャップが前記第３
の高分子材料層の表面高さよりも高く上方に延びている
ことを特徴とする、電気的相互接続構造が提供される。
面上の少なくとも１つの導電性パッドと、前記導電性パ
ッド上にあって、前記導電性パッドの周辺部を除く領域
のみを覆う導電性メタライゼーションのキャップと、前
記キャップによって覆われていない前記導電性パッドの
周辺部を覆い、かつ前記キャップの表面高さよりも低い
一様な表面高さを持つように前記基板表面上に付着され
た高分子材料層とを備え、前記キャップが前記高分子材
料層の表面高さよりも高く上方に延びていることを特徴
とする、電気的相互接続構造を提供することによって達
成される。本発明の第２の態様では、基板表面上の少な
くとも１つの導電性キャプチャ・パッドと、前記基板お
よび前記キャプチャ・パッドの表面上に付着された第１
の高分子材料層と、前記第１の高分子材料層上に付着さ
れた少なくとも１つの導電性ボンディング・パッドと、
前記第１の高分子材料層を貫通して前記キャプチャ・パ
ッドと前記ボンディング・パッドとを接続する導電性ス
タッドと、前記ボンディング・パッドの周囲を覆うよう
に前記第１の高分子材料層上に付着された、前記ボンデ
ィング・パッドと同じ高さの第２の高分子材料層と、前
記ボンディング・パッド上に形成され、前記ボンディン
グ・パッドの周辺部を除く領域のみを覆う、前記ボンデ
ィング・パッドとは異なる組成の導電性メタライゼーシ
ョンのキャップと、前記キャップによって覆われていな
い前記前記キャップの周辺部を覆い、かつ一様な表面高
さを持つように前記第２の高分子材料層上に付着された
第３の高分子材料層とを備え、前記キャップが前記第３
の高分子材料層の表面高さよりも高く上方に延びている
ことを特徴とする、電気的相互接続構造が提供される。
【００１４】本発明の第３の態様では、基板表面上に形
成された、信号用および電力用のパッドを含む少なくと
も２つの導電性キャプチャ・パッドと、前記基板および
前記キャプチャ・パッドの表面上に付着された第１の高
分子材料層と、電力用のボンディング・パッドが信号用
のボンディング・パッドよりも大きくなるように前記第
１の高分子材料層上に付着された、少なくとも２つの導
電性ボンディング・パッドと、前記第１の高分子材料層
を貫通して、各前記キャプチャ・パッドを対応するボン
ディング・パッドに接続する導電性スタッドと、前記ボ
ンディング・パッドの周囲を覆うように前記第１の高分
子材料層上に付着された、ボンディング・パッドと同じ
高さの第２の高分子材料層と、各前記ボンディング・パ
ッド上に形成された、前記ボンディング・パッドとは異
なる組成の導電性メタライゼーションのキャップと、を
備えることを特徴とする、電気的相互接続構造が提供さ
れる。
成された、信号用および電力用のパッドを含む少なくと
も２つの導電性キャプチャ・パッドと、前記基板および
前記キャプチャ・パッドの表面上に付着された第１の高
分子材料層と、電力用のボンディング・パッドが信号用
のボンディング・パッドよりも大きくなるように前記第
１の高分子材料層上に付着された、少なくとも２つの導
電性ボンディング・パッドと、前記第１の高分子材料層
を貫通して、各前記キャプチャ・パッドを対応するボン
ディング・パッドに接続する導電性スタッドと、前記ボ
ンディング・パッドの周囲を覆うように前記第１の高分
子材料層上に付着された、ボンディング・パッドと同じ
高さの第２の高分子材料層と、各前記ボンディング・パ
ッド上に形成された、前記ボンディング・パッドとは異
なる組成の導電性メタライゼーションのキャップと、を
備えることを特徴とする、電気的相互接続構造が提供さ
れる。
【００１５】
【実施例】図面をより詳細に参照すると、図１は、基板
１０上のコネクタ側のメタラジを示す。基板１０は、パ
ッド・オン・パッド接続を形成するための複数のパッド
１２と、ピンまたは半田ボール接続など他の接続を形成
するための複数のパッド１４とを備えている。
１０上のコネクタ側のメタラジを示す。基板１０は、パ
ッド・オン・パッド接続を形成するための複数のパッド
１２と、ピンまたは半田ボール接続など他の接続を形成
するための複数のパッド１４とを備えている。
【００１６】１つの好ましいパッドの配置では、パッド
１４は基板１０の中央部分の内部にあり、パッド１２は
基板１０の周辺にある。このようにすると、パッド・コ
ネクタ（図示ぜず）が、側面からパッド１２と簡単に接
触することができる。パッド１４の位置は、そのパッド
にピンが固定されているので、それほど重要ではない。
１４は基板１０の中央部分の内部にあり、パッド１２は
基板１０の周辺にある。このようにすると、パッド・コ
ネクタ（図示ぜず）が、側面からパッド１２と簡単に接
触することができる。パッド１４の位置は、そのパッド
にピンが固定されているので、それほど重要ではない。
【００１７】本発明の有利な効果は、異なるタイプのパ
ッドが異なる機能を実行できることである。すなわち、
パッド１２は信号の伝送のために相互接続することがで
き、パッド１４は電力の伝送のために相互接続すること
ができる。この特定の配置は、本発明にとって必須では
ないが好都合である。
ッドが異なる機能を実行できることである。すなわち、
パッド１２は信号の伝送のために相互接続することがで
き、パッド１４は電力の伝送のために相互接続すること
ができる。この特定の配置は、本発明にとって必須では
ないが好都合である。
【００１８】図１から明らかなように、パッド１２は一
般に（かつ好ましくは）、パッド１４よりも小さい。実
際、パッド１２は寸法が１００ないし２００ミクロン程
度であり、パッド１４は１５００ないし２０００ミクロ
ン程度である。したがってパッド１２の数は、パッド１
４よりも高密度にすることができる。
般に（かつ好ましくは）、パッド１４よりも小さい。実
際、パッド１２は寸法が１００ないし２００ミクロン程
度であり、パッド１４は１５００ないし２０００ミクロ
ン程度である。したがってパッド１２の数は、パッド１
４よりも高密度にすることができる。
【００１９】基板の材料は、本発明にとって重要ではな
い。したがって材料は、セラミック、ガラス、ガラス・
セラミック、または回路基板やプリント配線基板や他の
電子回路基板を製造するための電子工業で有用な既知の
どんな高分子材料でもよい。この例では、図に示した基
板１０はセラミック材料である。
い。したがって材料は、セラミック、ガラス、ガラス・
セラミック、または回路基板やプリント配線基板や他の
電子回路基板を製造するための電子工業で有用な既知の
どんな高分子材料でもよい。この例では、図に示した基
板１０はセラミック材料である。
【００２０】次に図２を参照すると、基板１０をパッケ
ージングの次の段に接続するための電気的相互接続構造
２０が示されている。パッケージングの次の段は、ボー
ド・コネクタまたはフレックス・コネクタまたは他の形
のコネクタでよい。分りやすいように、基板１０はコネ
クタ側を上にして示してある。
ージングの次の段に接続するための電気的相互接続構造
２０が示されている。パッケージングの次の段は、ボー
ド・コネクタまたはフレックス・コネクタまたは他の形
のコネクタでよい。分りやすいように、基板１０はコネ
クタ側を上にして示してある。
【００２１】次に、相互接続構造について述べる。基板
１０上に、導電性キャプチャ・パッド２２、２４が配置
されている。基板１０から出る１つのバイア２６がキャ
プチャ・パッド２２で終端し、基板１０から出る２つの
バイア２８がキャプチャ・パッド２４で終端することに
留意されたい。本実施例のキャプチャ・パッド２２は信
号伝送用なので、信号を運ぶには１つのバイア２６で十
分である。一方、本実施例のキャプチャ・パッド２４は
電力伝送用なので、２つ（またはそれより多く）のバイ
ア２８が望ましい。もちろん本発明は、バイアが１つ、
２つ、またはそれより多くても適用できる。
１０上に、導電性キャプチャ・パッド２２、２４が配置
されている。基板１０から出る１つのバイア２６がキャ
プチャ・パッド２２で終端し、基板１０から出る２つの
バイア２８がキャプチャ・パッド２４で終端することに
留意されたい。本実施例のキャプチャ・パッド２２は信
号伝送用なので、信号を運ぶには１つのバイア２６で十
分である。一方、本実施例のキャプチャ・パッド２４は
電力伝送用なので、２つ（またはそれより多く）のバイ
ア２８が望ましい。もちろん本発明は、バイアが１つ、
２つ、またはそれより多くても適用できる。
【００２２】キャプチャ・パッド２２、２４の上に、た
とえば高分子材料３０などの絶縁材料層が配置されてい
る。本発明では、高分子材料の種類も重要ではないが、
ポリイミドが好ましい。高分子材料３０の上面に、それ
ぞれキャプチャ・パッド２２、２４と電気的に接触する
導電性ボンディング・パッド３２、３４がある。図から
明らかなように、ボンディング・パッド３２はボンディ
ング・パッド３４よりも小さい。また、ボンディング・
パッド３２をキャプチャ・パッド２２に接続する少なく
とも１つの導電性スタッド３６と、ボンディング・パッ
ド３４をキャプチャ・パッド２４に接続する少なくとも
１つの導電性スタッド３８がある。図２に示されている
通り、そのようなスタッド３８が２つある。
とえば高分子材料３０などの絶縁材料層が配置されてい
る。本発明では、高分子材料の種類も重要ではないが、
ポリイミドが好ましい。高分子材料３０の上面に、それ
ぞれキャプチャ・パッド２２、２４と電気的に接触する
導電性ボンディング・パッド３２、３４がある。図から
明らかなように、ボンディング・パッド３２はボンディ
ング・パッド３４よりも小さい。また、ボンディング・
パッド３２をキャプチャ・パッド２２に接続する少なく
とも１つの導電性スタッド３６と、ボンディング・パッ
ド３４をキャプチャ・パッド２４に接続する少なくとも
１つの導電性スタッド３８がある。図２に示されている
通り、そのようなスタッド３８が２つある。
【００２３】次に、ボンディング・パッド３２、３４の
周囲で第１の高分子材料層３０上に配設または付着され
た、たとえば高分子材料４０などの第２の絶縁材料層が
ある。高分子材料４０は、ボンディング・パッド３２、
３４と同じ高さになるように加工されている。第１の高
分子材料層３０は、前掲の米国特許第４８８０６８４号
に教示されているように、応力を吸収するために有効で
あることが認められているが、本発明者等は、第２の高
分子材料層４０がボンディング・パッド３２、３４をシ
ールして、周囲の大気との接触によるボンディング・パ
ッド３２、３４の縁部の腐食から保護するのに有用であ
ることを発見した。第２の高分子材料層４０の材料も重
要ではないが、ポリイミドが好ましい。
周囲で第１の高分子材料層３０上に配設または付着され
た、たとえば高分子材料４０などの第２の絶縁材料層が
ある。高分子材料４０は、ボンディング・パッド３２、
３４と同じ高さになるように加工されている。第１の高
分子材料層３０は、前掲の米国特許第４８８０６８４号
に教示されているように、応力を吸収するために有効で
あることが認められているが、本発明者等は、第２の高
分子材料層４０がボンディング・パッド３２、３４をシ
ールして、周囲の大気との接触によるボンディング・パ
ッド３２、３４の縁部の腐食から保護するのに有用であ
ることを発見した。第２の高分子材料層４０の材料も重
要ではないが、ポリイミドが好ましい。
【００２４】最後に、ボンディング・パッド３２、３４
の上面に、導電性メタライゼーションのキャップ４２、
４４がある。キャップ４２、４４はそれぞれ第２の高分
子材料層４０の上に延びている。キャップ４２、４４は
それぞれ通常、ボンディング・パッド３２、３４とは異
なる組成である。最終的に、キャップ４２、４４は同じ
高さになるように加工されている。
の上面に、導電性メタライゼーションのキャップ４２、
４４がある。キャップ４２、４４はそれぞれ第２の高分
子材料層４０の上に延びている。キャップ４２、４４は
それぞれ通常、ボンディング・パッド３２、３４とは異
なる組成である。最終的に、キャップ４２、４４は同じ
高さになるように加工されている。
【００２５】ボンディング・パッド３２、３４の周囲の
第２の高分子層４０はシールを行う性質を有するため、
キャプチャ・パッド２２、２４、スタッド３６、３８、
およびボンディング・パッド３２、３４用のメタラジ
は、電気的要件を満足させるだけでなく、本発明による
相互接続構造の厳しい機械的要件も満たすように選択す
ることができる。したがって、キャプチャ・パッド２
２、２４およびボンディング・パッド３２、３４は、た
とえば、クロムの接着層とそれに続くフェーズイン・ク
ロム／銅とその次に全部銅という構成にすることができ
る。ボンディング・パッド３２、３４は主にまたは大部
分が銅であり、優れた導電性とボンディングによる応力
の吸収という二重の利点を持つ。スタッド３６、３８
は、たとえば銅で構成することもできる。最も重要なメ
タライゼーションはキャップ４２、４４用のものであ
り、これは、ピン用とパッド・オン・パッド接続用の両
方のメタライゼーションが同時に処理されるという要件
のために、ピンのろう付けとパッド・オン・パッド接続
と腐食保護の要件に耐えなければならない。本発明のこ
の実施例では、キャップ４２、４４用のメタライゼーシ
ョンは、Ｎｉ（Ｐ）またはＣｏ（Ｐ）と金の連続層であ
る（Ｎｉ（Ｐ）およびＣｏ（Ｐ）はそれぞれ、少量の燐
を含むニッケルおよびコバルトである）。Ｎｉ（Ｐ）と
Ｃｏ（Ｐ）と金は、無電解メッキによって付着し、厚さ
数ミクロンである。別法として、電子ビーム蒸着による
ＮｉまたはＣｏとＡｕを使用して、これらのキャップを
作成することもできる。
第２の高分子層４０はシールを行う性質を有するため、
キャプチャ・パッド２２、２４、スタッド３６、３８、
およびボンディング・パッド３２、３４用のメタラジ
は、電気的要件を満足させるだけでなく、本発明による
相互接続構造の厳しい機械的要件も満たすように選択す
ることができる。したがって、キャプチャ・パッド２
２、２４およびボンディング・パッド３２、３４は、た
とえば、クロムの接着層とそれに続くフェーズイン・ク
ロム／銅とその次に全部銅という構成にすることができ
る。ボンディング・パッド３２、３４は主にまたは大部
分が銅であり、優れた導電性とボンディングによる応力
の吸収という二重の利点を持つ。スタッド３６、３８
は、たとえば銅で構成することもできる。最も重要なメ
タライゼーションはキャップ４２、４４用のものであ
り、これは、ピン用とパッド・オン・パッド接続用の両
方のメタライゼーションが同時に処理されるという要件
のために、ピンのろう付けとパッド・オン・パッド接続
と腐食保護の要件に耐えなければならない。本発明のこ
の実施例では、キャップ４２、４４用のメタライゼーシ
ョンは、Ｎｉ（Ｐ）またはＣｏ（Ｐ）と金の連続層であ
る（Ｎｉ（Ｐ）およびＣｏ（Ｐ）はそれぞれ、少量の燐
を含むニッケルおよびコバルトである）。Ｎｉ（Ｐ）と
Ｃｏ（Ｐ）と金は、無電解メッキによって付着し、厚さ
数ミクロンである。別法として、電子ビーム蒸着による
ＮｉまたはＣｏとＡｕを使用して、これらのキャップを
作成することもできる。
【００２６】図２には、キャップ４４およびボンディン
グ・パッド３４にろう付されたピン４６と、キャップ４
２およびボンディング・パッド３２と対合してパッド・
オン・パッド接続を形成する外部パッド４８（外部と
は、相互接続構造２０または基板１０の一部分ではない
ことを意味する）も示されている。外部パッドは、たと
えば、ＴＡＢ、フラット・ケーブルなどの可撓性コネク
タのパッドでもよい。一般に、そのようなピン４６およ
び外部パッド４８は複数個ある。
グ・パッド３４にろう付されたピン４６と、キャップ４
２およびボンディング・パッド３２と対合してパッド・
オン・パッド接続を形成する外部パッド４８（外部と
は、相互接続構造２０または基板１０の一部分ではない
ことを意味する）も示されている。外部パッドは、たと
えば、ＴＡＢ、フラット・ケーブルなどの可撓性コネク
タのパッドでもよい。一般に、そのようなピン４６およ
び外部パッド４８は複数個ある。
【００２７】次に、図３を参照すると、本発明の代替実
施例が示されている。図２と図３で同様の番号は類似の
要素を示す。すなわち、基板１０上に相互接続構造２
０'が配置されている。相互接続構造２０'は、キャプチ
ャ・パッド２２、２４、スタッド３６、３８、およびボ
ンディング・パッド３２、３４を含む。また、第１の高
分子層３０と第２の高分子層４０がある。相互接続構造
２０'はさらにメタライゼーションのキャップ４２'、４
４'を含み、これは図２で前述したキャップ４２、４４
と機能的に類似している。ただし、キャップ４２'、４
４'はより厚く、異なるメタライゼーションを含む。相
互接続構造２０'の最終的構成要素は、たとえば高分子
材料５０などの第３の絶縁材料層であり、第１および第
２の高分子材料と同様、適切ないくつかの高分子材料の
うちのどれでもよいが、ポリイミドが好ましい。第３の
高分子材料層５０は、図から明らかなように、第２の高
分子材料層４０上にキャップ４２'、４４'の周囲に配設
または付着されている。メタライゼーションのキャップ
４２'、４４'は、ピンおよびパッド・オン・パッド接続
が可能なように、第３の高分子材料５０の高さより少し
上に延びていなければならない。
施例が示されている。図２と図３で同様の番号は類似の
要素を示す。すなわち、基板１０上に相互接続構造２
０'が配置されている。相互接続構造２０'は、キャプチ
ャ・パッド２２、２４、スタッド３６、３８、およびボ
ンディング・パッド３２、３４を含む。また、第１の高
分子層３０と第２の高分子層４０がある。相互接続構造
２０'はさらにメタライゼーションのキャップ４２'、４
４'を含み、これは図２で前述したキャップ４２、４４
と機能的に類似している。ただし、キャップ４２'、４
４'はより厚く、異なるメタライゼーションを含む。相
互接続構造２０'の最終的構成要素は、たとえば高分子
材料５０などの第３の絶縁材料層であり、第１および第
２の高分子材料と同様、適切ないくつかの高分子材料の
うちのどれでもよいが、ポリイミドが好ましい。第３の
高分子材料層５０は、図から明らかなように、第２の高
分子材料層４０上にキャップ４２'、４４'の周囲に配設
または付着されている。メタライゼーションのキャップ
４２'、４４'は、ピンおよびパッド・オン・パッド接続
が可能なように、第３の高分子材料５０の高さより少し
上に延びていなければならない。
【００２８】メタライゼーションのキャップ４２'、４
４'用の好ましいメタライゼーションは、Ｃｒ／Ｃｕ／
Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕ、Ｃｒ／Ｔｉ／Ａ
ｕまたはＣｒ／Ｃｏ／Ａｕの連続層である。このメタラ
イゼーションの図２のそれに勝さる利点は、すべり接触
により適切に対処できるように、金の被覆層をより厚く
かつ固くすることができる点である。
４'用の好ましいメタライゼーションは、Ｃｒ／Ｃｕ／
Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕ、Ｃｒ／Ｔｉ／Ａ
ｕまたはＣｒ／Ｃｏ／Ａｕの連続層である。このメタラ
イゼーションの図２のそれに勝さる利点は、すべり接触
により適切に対処できるように、金の被覆層をより厚く
かつ固くすることができる点である。
【００２９】ピン（または他の接続装置）およびパッド
・オン・パッド接続用のパッドは図３には示してない
が、実際には存在することを理解されたい。
・オン・パッド接続用のパッドは図３には示してない
が、実際には存在することを理解されたい。
【００３０】図２の構造は、異なるいくつかの工程で形
成することができる。１組の工程段階を図４ないし８に
示す。図４に示すように、基板１０の上面に、クロム接
着層とそれに続いて銅と再びクロムを付着し、次いでエ
ッチング除去して、キャプチャ・パッド２２、２４を形
成する。次に、図５に示すように、高分子層３０（厚さ
約１５ないし２０ミクロン）を、キャプチャ・パッド２
２、２４の上に付着し、パターン化してバイアを形成す
る。次に図６を参照すると、クロムからなるブランケッ
ト・メタライゼーションと、次にフェーズイン・クロム
／銅を付着し、（余分なメタライゼーションを除去する
ために）プレーナ化して、スタッド３６、３８を形成す
る。同様にして、厚さ３ないし５ミクロンの高分子層を
付着し、パターン化して第２の高分子層４０を形成し、
次いでクロムとそれに続いてクロム／銅のメタライゼー
ションを付着し、パターン化してボンディング・パッド
３２、３４を形成する。この時点までの相互接続構造
を、図７に示す。最後に、図８に示すように、Ｎｉ
（Ｐ）またはＣｏ（Ｐ）とそれに続く金のキャップ４
２、４４を、無電解メッキにより厚さ１〜２ミクロンに
付着して、最終的な相互接続構造２０を形成する。
成することができる。１組の工程段階を図４ないし８に
示す。図４に示すように、基板１０の上面に、クロム接
着層とそれに続いて銅と再びクロムを付着し、次いでエ
ッチング除去して、キャプチャ・パッド２２、２４を形
成する。次に、図５に示すように、高分子層３０（厚さ
約１５ないし２０ミクロン）を、キャプチャ・パッド２
２、２４の上に付着し、パターン化してバイアを形成す
る。次に図６を参照すると、クロムからなるブランケッ
ト・メタライゼーションと、次にフェーズイン・クロム
／銅を付着し、（余分なメタライゼーションを除去する
ために）プレーナ化して、スタッド３６、３８を形成す
る。同様にして、厚さ３ないし５ミクロンの高分子層を
付着し、パターン化して第２の高分子層４０を形成し、
次いでクロムとそれに続いてクロム／銅のメタライゼー
ションを付着し、パターン化してボンディング・パッド
３２、３４を形成する。この時点までの相互接続構造
を、図７に示す。最後に、図８に示すように、Ｎｉ
（Ｐ）またはＣｏ（Ｐ）とそれに続く金のキャップ４
２、４４を、無電解メッキにより厚さ１〜２ミクロンに
付着して、最終的な相互接続構造２０を形成する。
【００３１】図３の実施例を形成するための工程段階
を、図９ないし１４に示す。図９ないし１２に示した工
程段階は、図４ないし７に関して前に図示し考察したも
のと同じものなので、これ以上は論じない。図３の相互
接続構造の残りの部分は、リフト・オフ工程によって形
成する。この工程では、３ないし５ミクロンの第３の高
分子材料層５０（好ましくはポリイミド）を、第２の高
分子材料層４０およびボンディング・パッド３２、３４
の上に付着する。次に、たとえば熱のＮＭＰ溶剤に可溶
の可溶性高分子材料層５６を、第３の高分子材料５０の
上に付着し、続いてＲＩＥ（反応性イオン・エッチン
グ）バリア５８を付着し、パターン化し図１４に示す構
造を得る。可溶性高分子材料５６とＲＩＥバリア５８の
厚さは、合計約４ないし８ミクロンにすべきである。そ
の場合、適切なメタライゼーションをブランケット付着
し、その後、可溶性高分子材料５６を溶解して余分なメ
タライゼーションをリフト・オフして、図１４の相互接
続構造２０'を得ることができる。メタライゼーション
のキャップ４２'、４４'は、第３の高分子材料５０の上
に突き出ており、キャップ４４'でピン（または他の装
置）を受け、キャップ４２'で外部パッドを受ける準備
ができている。
を、図９ないし１４に示す。図９ないし１２に示した工
程段階は、図４ないし７に関して前に図示し考察したも
のと同じものなので、これ以上は論じない。図３の相互
接続構造の残りの部分は、リフト・オフ工程によって形
成する。この工程では、３ないし５ミクロンの第３の高
分子材料層５０（好ましくはポリイミド）を、第２の高
分子材料層４０およびボンディング・パッド３２、３４
の上に付着する。次に、たとえば熱のＮＭＰ溶剤に可溶
の可溶性高分子材料層５６を、第３の高分子材料５０の
上に付着し、続いてＲＩＥ（反応性イオン・エッチン
グ）バリア５８を付着し、パターン化し図１４に示す構
造を得る。可溶性高分子材料５６とＲＩＥバリア５８の
厚さは、合計約４ないし８ミクロンにすべきである。そ
の場合、適切なメタライゼーションをブランケット付着
し、その後、可溶性高分子材料５６を溶解して余分なメ
タライゼーションをリフト・オフして、図１４の相互接
続構造２０'を得ることができる。メタライゼーション
のキャップ４２'、４４'は、第３の高分子材料５０の上
に突き出ており、キャップ４４'でピン（または他の装
置）を受け、キャップ４２'で外部パッドを受ける準備
ができている。
【００３２】キャップ４２'、４４'用のメタライゼーシ
ョンは、Ｃｒ／Ｃｕ／Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／
Ａｕ、Ｃｒ／Ｔｉ／Ａｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃ
ｕ／Ｎｉ／Ａｕ、またはＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続
層でよい。キャップ４２'、４４'はボンディング・パッ
ド３２、３４を保護する。
ョンは、Ｃｒ／Ｃｕ／Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／
Ａｕ、Ｃｒ／Ｔｉ／Ａｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃ
ｕ／Ｎｉ／Ａｕ、またはＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続
層でよい。キャップ４２'、４４'はボンディング・パッ
ド３２、３４を保護する。
【００３３】図２および図３に示した構造はどちらも、
下にあるメタライゼーションを腐食から保護しながらピ
ンまたはパッドのボンディングを可能にするために、メ
タライゼーションのキャップが隣接する高分子材料層の
高さより約１ないし２ミクロンだけ上に延びている。
下にあるメタライゼーションを腐食から保護しながらピ
ンまたはパッドのボンディングを可能にするために、メ
タライゼーションのキャップが隣接する高分子材料層の
高さより約１ないし２ミクロンだけ上に延びている。
【００３４】次に図１５を参照すると、本発明の代替実
施例が示されている。図中の同様の番号は類似の要素を
指すことを理解されたい。基板１０上に相互接続構造２
０"がある。ただし、前に論じた本発明の諸実施例とは
違って、相互接続構造２０"は、半田またはワイヤ・ボ
ンディングによって能動素子または受動素子（図示せ
ず）を基板に相互接続する場合、あるいは基板１０の内
部配線に技術変更を加える場合と同様に、基板１０の上
面に相互接続を備えている。相互接続構造２０"は、キ
ャプチャ・パッド２２、２４および導電性メタライゼー
ションのキャップ４２'、４４'を含む。たとえば、一方
のキャップ４２′は素子に半田接続するために使用し、
他方のキャップ４４′はたとえばワイヤ・ボンディング
または技術変更のために使用することができる。
施例が示されている。図中の同様の番号は類似の要素を
指すことを理解されたい。基板１０上に相互接続構造２
０"がある。ただし、前に論じた本発明の諸実施例とは
違って、相互接続構造２０"は、半田またはワイヤ・ボ
ンディングによって能動素子または受動素子（図示せ
ず）を基板に相互接続する場合、あるいは基板１０の内
部配線に技術変更を加える場合と同様に、基板１０の上
面に相互接続を備えている。相互接続構造２０"は、キ
ャプチャ・パッド２２、２４および導電性メタライゼー
ションのキャップ４２'、４４'を含む。たとえば、一方
のキャップ４２′は素子に半田接続するために使用し、
他方のキャップ４４′はたとえばワイヤ・ボンディング
または技術変更のために使用することができる。
【００３５】図１５の実施例の重要な態様は、キャップ
４２'、４４'がそれぞれキャプチャ・パッド２２、２４
を部分的にだけ覆っていることである。したがって、好
ましくはポリイミドの高分子材料層３０を付着する時、
下にあるキャプチャ・パッド２２、２４が環境から保護
される。このように、キャプチャ・パッド２２、２４ま
たは薄膜配線６０用の最適なメタライゼーションは、必
要な電気的特性と機械的特性を念頭に置き、環境によっ
て引き起こされる腐食の心配を考慮せずに、選択するこ
とができる。本発明のこの重要な態様は、本発明の図３
の実施例（ならびに後で論じる図１６の実施例）にも適
用することができる。その場合、キャップ４２'、４４'
はボンディング・パッド３２、３４よりも小さい。一般
に、メタライゼーションのキャップは、以前からある導
電性フィーチャを部分的に覆うだけである。
４２'、４４'がそれぞれキャプチャ・パッド２２、２４
を部分的にだけ覆っていることである。したがって、好
ましくはポリイミドの高分子材料層３０を付着する時、
下にあるキャプチャ・パッド２２、２４が環境から保護
される。このように、キャプチャ・パッド２２、２４ま
たは薄膜配線６０用の最適なメタライゼーションは、必
要な電気的特性と機械的特性を念頭に置き、環境によっ
て引き起こされる腐食の心配を考慮せずに、選択するこ
とができる。本発明のこの重要な態様は、本発明の図３
の実施例（ならびに後で論じる図１６の実施例）にも適
用することができる。その場合、キャップ４２'、４４'
はボンディング・パッド３２、３４よりも小さい。一般
に、メタライゼーションのキャップは、以前からある導
電性フィーチャを部分的に覆うだけである。
【００３６】再び図１５を参照すると、基板１０上に配
設または付着された高分子層３０と、キャプチャ・パッ
ド２２、２４のキャップ４２'、４４'で覆われていない
部分と、配線６０が示されている。、また高分子層３０
は、キャップ４２'、４４'を取り囲んでいる。メタライ
ゼーションのキャップ４２'、４４'は、高分子材料３０
の高さより上に延びて、素子との半田接続またはワイヤ
ボンディングが可能なことが好ましい。本発明のこの実
施例の他の態様は、素子をキャップに接続するために使
用される半田付けまたはろう付け用合金が、配線６０か
ら分離され、それと相互作用しないものである。
設または付着された高分子層３０と、キャプチャ・パッ
ド２２、２４のキャップ４２'、４４'で覆われていない
部分と、配線６０が示されている。、また高分子層３０
は、キャップ４２'、４４'を取り囲んでいる。メタライ
ゼーションのキャップ４２'、４４'は、高分子材料３０
の高さより上に延びて、素子との半田接続またはワイヤ
ボンディングが可能なことが好ましい。本発明のこの実
施例の他の態様は、素子をキャップに接続するために使
用される半田付けまたはろう付け用合金が、配線６０か
ら分離され、それと相互作用しないものである。
【００３７】メタライゼーションのキャップ４２'、４
４'用の好ましいメタライゼーションは、Ｃｒ／Ｃｕ／
Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕ、Ｃｒ／Ｔｉ／Ａ
ｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃｕ／Ｎｉ／Ａｕ、また
はＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続層でよい。
４'用の好ましいメタライゼーションは、Ｃｒ／Ｃｕ／
Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／Ａｕ、Ｃｒ／Ｔｉ／Ａ
ｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃｕ／Ｎｉ／Ａｕ、また
はＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続層でよい。
【００３８】図１５の構造を形成するための好ましい工
程を、図１７ないし２０に示す。図１７に示すように、
基板１０の上面にクロムの接着層とそれに続いて銅そし
て再びクロムを付着し、エッチング除去してキャプチャ
・パッド２２、２４および薄膜配線６０を形成する。図
１５の相互接続構造の残りの部分は、リフト・オフ工程
で形成する。すなわち、好ましくはポリイミドの厚さ３
ないし５ミクロンの高分子材料層３０を、キャプチャ・
パッド２２、２４および薄膜配線６０の上に付着する。
次に、たとえば熱ＮＭＰ溶媒に可溶な可溶性高分子材料
５６を、高分子材料３０の上に付着し、続いてＲＩＥ
（反応性イオン・エッチング）バリア５８を付着し、レ
ーザ融除または他のフォトリソグラフィ法によってパタ
ーン化して、図１９に示す構造を得る。可溶性高分子材
料５６とＲＩＥバリア５８の厚さは、合計約４ないし８
ミクロンにすべきである。次いで適切なメタライゼーシ
ョンをブランケット付着することができる。メタライゼ
ーションの厚さは、可溶性高分子材料５６の上に延びる
がＲＩＥバリア５８の上には延びないようにする。ＲＩ
Ｅバリア５８の上に付着された余分なメタライゼーショ
ンは、可溶性高分子材料５６を溶解することによってリ
フトオフし、図２０の相互接続構造２０"を得ることが
できる。リフトオフ後、メタライゼーションのキャップ
４２'、４４'は、高分子材料層３０の上に約１ないし２
ミクロン突き出し、相互接続のための準備ができてい
る。
程を、図１７ないし２０に示す。図１７に示すように、
基板１０の上面にクロムの接着層とそれに続いて銅そし
て再びクロムを付着し、エッチング除去してキャプチャ
・パッド２２、２４および薄膜配線６０を形成する。図
１５の相互接続構造の残りの部分は、リフト・オフ工程
で形成する。すなわち、好ましくはポリイミドの厚さ３
ないし５ミクロンの高分子材料層３０を、キャプチャ・
パッド２２、２４および薄膜配線６０の上に付着する。
次に、たとえば熱ＮＭＰ溶媒に可溶な可溶性高分子材料
５６を、高分子材料３０の上に付着し、続いてＲＩＥ
（反応性イオン・エッチング）バリア５８を付着し、レ
ーザ融除または他のフォトリソグラフィ法によってパタ
ーン化して、図１９に示す構造を得る。可溶性高分子材
料５６とＲＩＥバリア５８の厚さは、合計約４ないし８
ミクロンにすべきである。次いで適切なメタライゼーシ
ョンをブランケット付着することができる。メタライゼ
ーションの厚さは、可溶性高分子材料５６の上に延びる
がＲＩＥバリア５８の上には延びないようにする。ＲＩ
Ｅバリア５８の上に付着された余分なメタライゼーショ
ンは、可溶性高分子材料５６を溶解することによってリ
フトオフし、図２０の相互接続構造２０"を得ることが
できる。リフトオフ後、メタライゼーションのキャップ
４２'、４４'は、高分子材料層３０の上に約１ないし２
ミクロン突き出し、相互接続のための準備ができてい
る。
【００３９】図２０から明らかなように、キャップ４
２'、４４'の断面積はキャプチャ・パッド２２、２４の
断面積よりも小さい。したがって、高分子材料３０は、
キャプチャ・パッド２２、２４の縁部を覆うだけでな
く、キャプチャ・パッド２２、２４の周辺も覆う。
２'、４４'の断面積はキャプチャ・パッド２２、２４の
断面積よりも小さい。したがって、高分子材料３０は、
キャプチャ・パッド２２、２４の縁部を覆うだけでな
く、キャプチャ・パッド２２、２４の周辺も覆う。
【００４０】キャップ４２'、４４'用のメタライゼーシ
ョンは、Ｃｒ／Ｃｕ、Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／
Ａｕ、Ｃｒ／Ｔｉ／Ａｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃ
ｕ／Ｎｉ／ＡｕまたはＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続層
でよい。キャップ４２'、４４'は、キャプチャ・パッド
２２、２４および薄膜配線６０を保護する。
ョンは、Ｃｒ／Ｃｕ、Ｔｉ／Ｍｏ／Ａｕ、Ｃｒ／Ｎｉ／
Ａｕ、Ｃｒ／Ｔｉ／Ａｕ、Ｃｒ／Ｃｏ／Ａｕ、Ｃｒ／Ｃ
ｕ／Ｎｉ／ＡｕまたはＣｒ／Ｃｕ／Ｃｏ／Ａｕの連続層
でよい。キャップ４２'、４４'は、キャプチャ・パッド
２２、２４および薄膜配線６０を保護する。
【００４１】図１６に、本発明の最後の実施例を示す。
図１６の実施例は、２つの重要な例外を除いて図３の実
施例と本質的に同じである。第１に、図１６の相互接続
構造２０'"は、基板１０の上面に相互接続を提供するた
めのものである。第２に、相互接続構造２０'"は、第２
の高分子層４０（図示）または第１の高分子層３０（図
示せず）あるいはその両方の中に薄膜配線７０を含むこ
とである。
図１６の実施例は、２つの重要な例外を除いて図３の実
施例と本質的に同じである。第１に、図１６の相互接続
構造２０'"は、基板１０の上面に相互接続を提供するた
めのものである。第２に、相互接続構造２０'"は、第２
の高分子層４０（図示）または第１の高分子層３０（図
示せず）あるいはその両方の中に薄膜配線７０を含むこ
とである。
【００４２】図１５および１６には示してないが、図１
５および１６の相互接続構造の下に配線層をあらかじめ
付着しておいてもよい。
５および１６の相互接続構造の下に配線層をあらかじめ
付着しておいてもよい。
【００４３】前に述べた通り、図２、３、１５、１６に
示した本発明による相互接続された構造用の好ましい高
分子材料はポリイミドである。そのようなポリイミド
は、ＢＰＤＡ−ＰＤＡ、ＰＭＤＡ−ＯＤＡなどのような
低応力、低吸水性のポリイミド類から選択することがで
きる。感光性ポリイミドとして知られるポリイミド類も
ある。これらの感光性ポリイミドも、高分子被覆の開口
部を、ＲＩＥ処理に頼らずに、露光および現像工程によ
って作成することができるので、本発明で使用するのに
好ましい。
示した本発明による相互接続された構造用の好ましい高
分子材料はポリイミドである。そのようなポリイミド
は、ＢＰＤＡ−ＰＤＡ、ＰＭＤＡ−ＯＤＡなどのような
低応力、低吸水性のポリイミド類から選択することがで
きる。感光性ポリイミドとして知られるポリイミド類も
ある。これらの感光性ポリイミドも、高分子被覆の開口
部を、ＲＩＥ処理に頼らずに、露光および現像工程によ
って作成することができるので、本発明で使用するのに
好ましい。
【００４４】さらに、ポリイミド層の開口部は、ＲＩＥ
工程ではなくエキシマ・レーザ放射線を使用して層を融
除することによって作成することもできる。メタライゼ
ーションの次の段への接触のために、レーザー融除の屑
を取り除いて金属表面をきれいにするためのプラズマ・
クリーニング工程が必要である。
工程ではなくエキシマ・レーザ放射線を使用して層を融
除することによって作成することもできる。メタライゼ
ーションの次の段への接触のために、レーザー融除の屑
を取り除いて金属表面をきれいにするためのプラズマ・
クリーニング工程が必要である。
【００４５】本明細書に詳細に記載した諸実施例以外の
本発明の他の修正が、本発明の趣旨から逸脱することな
く行うことができることは、本開示に関心を持つ当業者
には明らかであろう。したがって、そのような修正は、
頭記の特許請求の範囲のみによって限定される本発明の
範囲内に含まれるものと見なされる。
本発明の他の修正が、本発明の趣旨から逸脱することな
く行うことができることは、本開示に関心を持つ当業者
には明らかであろう。したがって、そのような修正は、
頭記の特許請求の範囲のみによって限定される本発明の
範囲内に含まれるものと見なされる。
【００４６】
【発明の効果】以上のように、本発明によれば、チップ
接続パッド、技術変更パッド、および下にある配線用の
フィーチャ用のメタライゼーションを、これらの各パッ
ドおよびフィーチャの要件を理想的に満たすように選択
することができる、相互接続構造を提供することがで
き、ピンとパッド・オン・パッド接続の両方を利用する
相互接続構造を提供することができ、基板メタライゼー
ション構造が、パッド・オン・パッド接続のより強い機
械的要件に対処できるように強化された、相互接続構造
を提供するこができ、ピンおよびパッド・オン・パッド
接続用のメタライゼーションが同時に行えるように設計
された、相互接続構造を提供することができ、厳しい機
械的要件に適合し、かつ腐食に耐えるように設計され
た、相互接続構造を提供することができる。
接続パッド、技術変更パッド、および下にある配線用の
フィーチャ用のメタライゼーションを、これらの各パッ
ドおよびフィーチャの要件を理想的に満たすように選択
することができる、相互接続構造を提供することがで
き、ピンとパッド・オン・パッド接続の両方を利用する
相互接続構造を提供することができ、基板メタライゼー
ション構造が、パッド・オン・パッド接続のより強い機
械的要件に対処できるように強化された、相互接続構造
を提供するこができ、ピンおよびパッド・オン・パッド
接続用のメタライゼーションが同時に行えるように設計
された、相互接続構造を提供することができ、厳しい機
械的要件に適合し、かつ腐食に耐えるように設計され
た、相互接続構造を提供することができる。
【図１】ピン・パッドおよびパッド・オン・パッドのパ
ッドの配列を示す、基板のコネクタ側のメタラジの平面
図である。
ッドの配列を示す、基板のコネクタ側のメタラジの平面
図である。
【図２】本発明の第１の実施例の断面図である。
【図３】本発明の第２の実施例の断面図である。
【図４】本発明の第１の実施例を形成するための方法の
１段階を示す断面図である。
１段階を示す断面図である。
【図５】本発明の第１の実施例を形成するための方法の
図４に続く段階を示す断面図である。
図４に続く段階を示す断面図である。
【図６】本発明の第１の実施例を形成するための方法の
図５に続く段階を示す断面図である。
図５に続く段階を示す断面図である。
【図７】本発明の第１の実施例を形成するための方法の
図６に続く段階を示す断面図である。
図６に続く段階を示す断面図である。
【図８】本発明の第１の実施例を形成するための方法の
図７に続く段階を示す断面図である。
図７に続く段階を示す断面図である。
【図９】本発明の第２の実施例を形成するための方法の
１段階を示す断面図である。
１段階を示す断面図である。
【図１０】本発明の第２の実施例を形成するための方法
の図９に続く段階を示す断面図である。
の図９に続く段階を示す断面図である。
【図１１】本発明の第２の実施例を形成するための方法
の図１０に続く段階を示す断面図である。
の図１０に続く段階を示す断面図である。
【図１２】本発明の第２の実施例を形成するための方法
の図１１に続く段階を示す断面図である。
の図１１に続く段階を示す断面図である。
【図１３】本発明の第２の実施例を形成するための方法
の図１２に続く段階を示す断面図である。
の図１２に続く段階を示す断面図である。
【図１４】本発明の第２の実施例を形成するための方法
の図１３に続く段階を示す断面図である。
の図１３に続く段階を示す断面図である。
【図１５】本発明の第３の実施例の断面図である。
【図１６】本発明の第４の実施例の断面図である。
【図１７】本発明の第３の実施例を形成するための方法
の１段階を示す断面図である。
の１段階を示す断面図である。
【図１８】本発明の第３の実施例を形成するための方法
の図１７に続く段階を示す断面図である。
の図１７に続く段階を示す断面図である。
【図１９】本発明の第３の実施例を形成するための方法
の図１８に続く段階を示す断面図である。
の図１８に続く段階を示す断面図である。
【図２０】本発明の第３の実施例を形成するための方法
の図１９に続く段階を示す断面図である。
の図１９に続く段階を示す断面図である。
１０ 基板 １２ パッド １４ パッド ２２ キャプチャ・パッド ２４ キャプチャ・パッド ２６ バイア ２８ バイア ３０ 高分子材料層 ３２ ボンディング・パッド ３４ ボンディング・パッド ３６ スタッド ３８ スタッド ４０ 高分子材料層 ４２ キャップ ４４ キャップ ４６ ピン ４８ 外部パッド
フロントページの続き (72)発明者 アーナンダ・ホサケレ・クマル アメリカ合衆国12533、ニューヨーク州 ホープウェル・ジャンクション、グレン リッジ・ロード ２ (72)発明者 エリック・ダニエル・ペルフェクト アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ハイビュ ー・ロード 41 (72)発明者 チャンドリカ・プラサド アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、シャーウ ッド・ハイツ 29 (72)発明者 サンパト・プルショタマン アメリカ合衆国10598、ニューヨーク州 ヨークタウン・ハイツ、ラヴォイ・コー ト 2075 (72)発明者 スディプタ・クマル・レイ アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ローリン グ・グリーン・レーン 23 (56)参考文献 特開 昭61−80896（ＪＰ，Ａ) 特開 昭60−10698（ＪＰ，Ａ) 米国特許4721831（ＵＳ，Ａ) 米国特許5175609（ＵＳ，Ａ) ハイブリッドマイクロエレクトロニク ス協会編「ハイブリッドマイクロエレク トロニクスハンドブック」（1989−８− 20）、工業調査会、第163−166、410− 415頁
Claims (3)
- 【請求項１】基板表面上の少なくとも１つの導電性パッ
ドと、 前記導電性パッド上にあって、前記導電性パッドの周辺
部を除く領域のみを覆う導電性メタライゼーションのキ
ャップと、 前記キャップによって覆われていない前記導電性パッド
の周辺部を覆い、かつ前記キャップの表面高さよりも低
い一様な表面高さを持つように前記基板表面上に付着さ
れた高分子材料層とを備え、 前記キャップが前記高分子材料層の表面高さよりも高く
上方に延びていることを特徴とする、電気的相互接続構
造。 - 【請求項２】基板表面上の少なくとも１つの導電性キャ
プチャ・パッドと、前記 基板および前記キャプチャ・パッドの表面上に付着
された第１の高分子材料層と、前記 第１の高分子材料層上に付着された少なくとも１つ
の導電性ボンディング・パッドと、前記 第１の高分子材料層を貫通して前記キャプチャ・パ
ッドと前記ボンディング・パッドとを接続する導電性ス
タッドと、前記 ボンディング・パッドの周囲を覆うように前記第１
の高分子材料層上に付着された、前記ボンディング・パ
ッドと同じ高さの第２の高分子材料層と、前記 ボンディング・パッド上に形成され、前記ボンディ
ング・パッドの周辺部を除く領域のみを覆う、前記ボン
ディング・パッドとは異なる組成の導電性メタライゼー
ションのキャップと、前記キャップによって覆われていない前記前記キャップ
の周辺部を覆い、かつ一様な表面高さを持つように前記
第２の高分子材料層上に付着された第３の高分子材料層
とを備え、前記キャップが前記第３の高分子材料層の表面高さより
も高く上方に延びている ことを特徴とする、電気的相互
接続構造。 - 【請求項３】基板表面上に形成された、信号用および電
力用のパッドを含む少なくとも２つの導電性キャプチャ
・パッドと、前記 基板および前記キャプチャ・パッドの表面上に付着
された第１の高分子材料層と、電力用のボンディング・パッドが信号用のボンディング
・パッドよりも大きくなるように前記 第１の高分子材料
層上に付着された、少なくとも２つの導電性ボンディン
グ・パッドと、前記 第１の高分子材料層を貫通して、各前記キャプチャ
・パッドを対応するボンディング・パッドに接続する導
電性スタッドと、前記 ボンディング・パッドの周囲を覆うように前記第１
の高分子材料層上に付着された、ボンディング・パッド
と同じ高さの第２の高分子材料層と、 各前記ボンディング・パッド上に形成された、前記ボン
ディング・パッドとは異なる組成の導電性メタライゼー
ションのキャップと、 を備えることを特徴とする、電気的相互接続構造。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US96893092A | 1992-10-30 | 1992-10-30 | |
| US968930 | 1992-10-30 | ||
| US08/102,027 US5436412A (en) | 1992-10-30 | 1993-08-03 | Interconnect structure having improved metallization |
| US102027 | 2002-03-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06209052A JPH06209052A (ja) | 1994-07-26 |
| JP2589940B2 true JP2589940B2 (ja) | 1997-03-12 |
Family
ID=26798908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5266871A Expired - Lifetime JP2589940B2 (ja) | 1992-10-30 | 1993-10-26 | 相互接続構造 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5436412A (ja) |
| EP (1) | EP0595752A1 (ja) |
| JP (1) | JP2589940B2 (ja) |
Families Citing this family (53)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627345A (en) * | 1991-10-24 | 1997-05-06 | Kawasaki Steel Corporation | Multilevel interconnect structure |
| US5609704A (en) * | 1993-09-21 | 1997-03-11 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating an electronic part by intaglio printing |
| US5543585A (en) * | 1994-02-02 | 1996-08-06 | International Business Machines Corporation | Direct chip attachment (DCA) with electrically conductive adhesives |
| US5834824A (en) | 1994-02-08 | 1998-11-10 | Prolinx Labs Corporation | Use of conductive particles in a nonconductive body as an integrated circuit antifuse |
| US5962815A (en) | 1995-01-18 | 1999-10-05 | Prolinx Labs Corporation | Antifuse interconnect between two conducting layers of a printed circuit board |
| US6195883B1 (en) * | 1998-03-25 | 2001-03-06 | International Business Machines Corporation | Full additive process with filled plated through holes |
| US5767575A (en) | 1995-10-17 | 1998-06-16 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
| US5872338A (en) | 1996-04-10 | 1999-02-16 | Prolinx Labs Corporation | Multilayer board having insulating isolation rings |
| US5757071A (en) * | 1996-06-24 | 1998-05-26 | Intel Corporation | C4 substrate contact pad which has a layer of Ni-B plating |
| US5883435A (en) * | 1996-07-25 | 1999-03-16 | International Business Machines Corporation | Personalization structure for semiconductor devices |
| DE19714047C2 (de) * | 1997-04-05 | 2001-09-27 | Rudolf Weyergans | Verfahren zur Verbesserung der körperlichen Erscheinung |
| US5965944A (en) * | 1997-11-12 | 1999-10-12 | International Business Machines Corporation | Printed circuit boards for mounting a semiconductor integrated circuit die |
| US6054653A (en) * | 1998-01-28 | 2000-04-25 | Hansen; Gregory Robert | Apparatus for attaching a surface mount component |
| US6034427A (en) | 1998-01-28 | 2000-03-07 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
| US6060383A (en) * | 1998-08-10 | 2000-05-09 | Nogami; Takeshi | Method for making multilayered coaxial interconnect structure |
| US6927491B1 (en) * | 1998-12-04 | 2005-08-09 | Nec Corporation | Back electrode type electronic part and electronic assembly with the same mounted on printed circuit board |
| US7405149B1 (en) * | 1998-12-21 | 2008-07-29 | Megica Corporation | Post passivation method for semiconductor chip or wafer |
| US7381642B2 (en) * | 2004-09-23 | 2008-06-03 | Megica Corporation | Top layers of metal for integrated circuits |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| US6326555B1 (en) * | 1999-02-26 | 2001-12-04 | Fujitsu Limited | Method and structure of z-connected laminated substrate for high density electronic packaging |
| US6362438B1 (en) * | 1999-12-15 | 2002-03-26 | Intel Corporation | Enhanced plated-through hole and via contact design |
| DE60109339T2 (de) * | 2000-03-24 | 2006-01-12 | Texas Instruments Incorporated, Dallas | Verfahren zum Drahtbonden |
| US7034402B1 (en) * | 2000-06-28 | 2006-04-25 | Intel Corporation | Device with segmented ball limiting metallurgy |
| US6378759B1 (en) * | 2000-07-18 | 2002-04-30 | Chartered Semiconductor Manufacturing Ltd. | Method of application of conductive cap-layer in flip-chip, COB, and micro metal bonding |
| US6715663B2 (en) * | 2002-01-16 | 2004-04-06 | Intel Corporation | Wire-bond process flow for copper metal-six, structures achieved thereby, and testing method |
| JP4041949B2 (ja) * | 2002-03-25 | 2008-02-06 | ミネベア株式会社 | キーボードのアセンブリ構造体 |
| US10416192B2 (en) | 2003-02-04 | 2019-09-17 | Microfabrica Inc. | Cantilever microprobes for contacting electronic components |
| US7566964B2 (en) * | 2003-04-10 | 2009-07-28 | Agere Systems Inc. | Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures |
| US9671429B2 (en) * | 2003-05-07 | 2017-06-06 | University Of Southern California | Multi-layer, multi-material micro-scale and millimeter-scale devices with enhanced electrical and/or mechanical properties |
| US6768189B1 (en) * | 2003-06-04 | 2004-07-27 | Northrop Grumman Corporation | High power chip scale package |
| US6992255B2 (en) * | 2003-07-16 | 2006-01-31 | International Business Machines Corporation | Via and via landing structures for smoothing transitions in multi-layer substrates |
| US7180195B2 (en) * | 2003-12-17 | 2007-02-20 | Intel Corporation | Method and apparatus for improved power routing |
| US10641792B2 (en) | 2003-12-31 | 2020-05-05 | University Of Southern California | Multi-layer, multi-material micro-scale and millimeter-scale devices with enhanced electrical and/or mechanical properties |
| US20050194683A1 (en) * | 2004-03-08 | 2005-09-08 | Chen-Hua Yu | Bonding structure and fabrication thereof |
| GB0505826D0 (en) * | 2005-03-22 | 2005-04-27 | Uni Microelektronica Ct Vsw | Methods for embedding of conducting material and devices resulting from said methods |
| WO2006108110A1 (en) * | 2005-04-05 | 2006-10-12 | Sv Probe Pte Ltd. | Probe pad structure in a ceramic space transformer |
| JP4295767B2 (ja) * | 2006-01-10 | 2009-07-15 | 日本特殊陶業株式会社 | コンデンサ |
| US7759776B2 (en) * | 2006-03-28 | 2010-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Space transformer having multi-layer pad structures |
| TWI302812B (en) * | 2006-07-20 | 2008-11-01 | Phoenix Prec Technology Corp | Pcb electrical connection terminal structure and manufacturing method thereof |
| JP2008135645A (ja) * | 2006-11-29 | 2008-06-12 | Toshiba Corp | 多層プリント配線板および多層プリント配線板の層間接合方法 |
| JP5114130B2 (ja) * | 2007-08-24 | 2013-01-09 | 新光電気工業株式会社 | 配線基板及びその製造方法、及び半導体装置 |
| US9793199B2 (en) * | 2009-12-18 | 2017-10-17 | Ati Technologies Ulc | Circuit board with via trace connection and method of making the same |
| EP2339894A1 (de) * | 2009-12-22 | 2011-06-29 | Saint-Gobain Glass France | Scheibe mit elektrischem Anschlusselement |
| JP6024078B2 (ja) * | 2011-08-17 | 2016-11-09 | 大日本印刷株式会社 | サスペンション用基板 |
| JP2014067891A (ja) * | 2012-09-26 | 2014-04-17 | Kyocera Corp | 配線基板 |
| US8816500B2 (en) * | 2012-12-14 | 2014-08-26 | Infineon Technologies Ag | Semiconductor device having peripheral polymer structures |
| JP6741456B2 (ja) * | 2016-03-31 | 2020-08-19 | Fdk株式会社 | 多層回路基板 |
| KR101944997B1 (ko) * | 2017-01-06 | 2019-02-01 | 조인셋 주식회사 | 금속패드 인터페이스 |
| TWI719241B (zh) * | 2017-08-18 | 2021-02-21 | 景碩科技股份有限公司 | 可做電性測試的多層電路板及其製法 |
| US11262383B1 (en) | 2018-09-26 | 2022-03-01 | Microfabrica Inc. | Probes having improved mechanical and/or electrical properties for making contact between electronic circuit elements and methods for making |
| US12078657B2 (en) | 2019-12-31 | 2024-09-03 | Microfabrica Inc. | Compliant pin probes with extension springs, methods for making, and methods for using |
| DE102018127630A1 (de) * | 2018-11-06 | 2020-05-07 | Bundesdruckerei Gmbh | Durchkontaktierung einer beidseitig bedruckten Trägerfolie mit Fülldruck |
| DE102024115413A1 (de) * | 2024-06-03 | 2025-12-04 | Gebr. Schmid Gmbh | Verfahren zur herstellung eines mehrschichtigen substrats mit einer integrierten leiterstruktur und gemäss dem verfahren herstellbares mehrschichtiges substrat |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721831A (en) | 1987-01-28 | 1988-01-26 | Unisys Corporation | Module for packaging and electrically interconnecting integrated circuit chips on a porous substrate, and method of fabricating same |
| US5175609A (en) | 1991-04-10 | 1992-12-29 | International Business Machines Corporation | Structure and method for corrosion and stress-resistant interconnecting metallurgy |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3959874A (en) * | 1974-12-20 | 1976-06-01 | Western Electric Company, Inc. | Method of forming an integrated circuit assembly |
| FR2404990A1 (fr) * | 1977-10-03 | 1979-04-27 | Cii Honeywell Bull | Substrat d'interconnexion de composants electroniques a circuits integres, muni d'un dispositif de reparation |
| JPS60138948A (ja) * | 1983-12-27 | 1985-07-23 | Mitsubishi Electric Corp | 半導体装置用パツケ−ジ |
| US4751349A (en) * | 1986-10-16 | 1988-06-14 | International Business Machines Corporation | Zirconium as an adhesion material in a multi-layer metallic structure |
| US4880684A (en) * | 1988-03-11 | 1989-11-14 | International Business Machines Corporation | Sealing and stress relief layers and use thereof |
| JPH0632367B2 (ja) * | 1989-01-24 | 1994-04-27 | 富士通株式会社 | セラミック基板のｉ／ｏパッドの形成方法 |
| JP2767645B2 (ja) * | 1990-03-07 | 1998-06-18 | 富士通株式会社 | 多層配線基板の製造方法 |
| US5235139A (en) * | 1990-09-12 | 1993-08-10 | Macdermid, Incorprated | Method for fabricating printed circuits |
| DE69129619T2 (de) * | 1990-09-19 | 1999-02-25 | Fujitsu Ltd., Kawasaki, Kanagawa | Halbleitervorrichtung mit einer vielzahl von anschlussstiften |
| US5291374A (en) * | 1990-12-17 | 1994-03-01 | Kabushiki Kaisha Toshiba | Semiconductor device having an opening and method of manufacturing the same |
| EP0536418B1 (en) * | 1991-04-26 | 1999-07-28 | Citizen Watch Co. Ltd. | Method of manufacturing a semiconductor device terminal structure |
| US5196251A (en) * | 1991-04-30 | 1993-03-23 | International Business Machines Corporation | Ceramic substrate having a protective coating thereon and a method for protecting a ceramic substrate |
-
1993
- 1993-08-03 US US08/102,027 patent/US5436412A/en not_active Expired - Fee Related
- 1993-10-05 EP EP93480156A patent/EP0595752A1/en not_active Withdrawn
- 1993-10-26 JP JP5266871A patent/JP2589940B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4721831A (en) | 1987-01-28 | 1988-01-26 | Unisys Corporation | Module for packaging and electrically interconnecting integrated circuit chips on a porous substrate, and method of fabricating same |
| US5175609A (en) | 1991-04-10 | 1992-12-29 | International Business Machines Corporation | Structure and method for corrosion and stress-resistant interconnecting metallurgy |
Non-Patent Citations (1)
| Title |
|---|
| ハイブリッドマイクロエレクトロニクス協会編「ハイブリッドマイクロエレクトロニクスハンドブック」（１９８９−８−２０）、工業調査会、第１６３−１６６、４１０−４１５頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06209052A (ja) | 1994-07-26 |
| US5436412A (en) | 1995-07-25 |
| EP0595752A1 (en) | 1994-05-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2589940B2 (ja) | 相互接続構造 | |
| US5817541A (en) | Methods of fabricating an HDMI decal chip scale package | |
| JP3420703B2 (ja) | 半導体装置の製造方法 | |
| US5615477A (en) | Method for interconnecting a flip chip to a printed circuit substrate | |
| US7888260B2 (en) | Method of making electronic device | |
| US7420285B2 (en) | Semiconductor device and method of manufacturing the same, circuit board, and electronic instrument | |
| JP3393755B2 (ja) | 低融点金属キャップを有するリフローはんだボールによる相互接続構造 | |
| US5715144A (en) | Multi-layer, multi-chip pyramid and circuit board structure | |
| JP3262497B2 (ja) | チップ実装回路カード構造 | |
| US5361491A (en) | Process for producing an IC-mounting flexible circuit board | |
| JP4685834B2 (ja) | 集積回路デバイス | |
| US7041591B1 (en) | Method for fabricating semiconductor package substrate with plated metal layer over conductive pad | |
| JPH0145976B2 (ja) | ||
| JP2006140508A (ja) | 半導体パッケージの製造方法 | |
| JP2000243777A (ja) | Ｉｃチップを基板に接合する方法 | |
| JPH02272737A (ja) | 半導体の突起電極構造及び突起電極形成方法 | |
| JP7241184B2 (ja) | フレキシブル回路基板とその製造方法およびフレキシブル回路基板を備えるパッケージ | |
| JP2514291B2 (ja) | 半導体回路装置の製造方法 | |
| JP2760360B2 (ja) | はんだバンプとその製造方法 | |
| JPH09237802A (ja) | 電子部品 |