JP2596366B2 - 入出力保護素子 - Google Patents
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- 230000015556 catabolic process Effects 0.000 claims description 32
- 238000002955 isolation Methods 0.000 claims description 32
- 238000009792 diffusion process Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 25
- 239000012535 impurity Substances 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 230000005684 electric field Effects 0.000 description 6
- 238000005468 ion implantation Methods 0.000 description 5
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は入出力保護素子に関し、
さらに詳しくは、ＭＩＳ（もしくはＭＯＳ）ＦＥＴ及び
バイポーラトランジスタ動作素子を利用して静電破壊か
ら半導体集積回路装置を保護する入出力保護素子に関す
るものである。
さらに詳しくは、ＭＩＳ（もしくはＭＯＳ）ＦＥＴ及び
バイポーラトランジスタ動作素子を利用して静電破壊か
ら半導体集積回路装置を保護する入出力保護素子に関す
るものである。
【０００２】
【従来の技術】最近の半導体集積回路装置は微細化、プ
ロセスの多様化が進み、利用分野の拡大や装置使用環境
の多様化に伴って静電破壊に対する信頼性の向上が必要
になってきている。従来、入出力保護素子としては、図
４に示すようなＭＯＳＦＥＴのゲートをソースに接続し
たいわゆるＢＶDSタイプの保護素子（図中、（ａ）は保
護回路図、（ｂ）は保護素子の断面図、（ｃ）は保護素
子の平面図である。）、図５に示すような素子分離酸化
膜であるフィールド酸化膜を用いた厚いゲート酸化膜を
有するＭＯＳＦＥＴ（図中、（ａ）は保護回路図、
（ｂ）は保護素子の断面図、（ｃ）は保護素子の平面図
である。）、および図６に示すようなバイポーラ動作素
子（図中、（ａ）は保護回路図、（ｂ）は保護素子の断
面図、（ｃ）は保護素子の平面図である。）があり、こ
れらの静電破壊（以下、ＥＳＤと略す。）耐量の向上策
として、以下のようなことが知られている。例えば、特
開昭６２−６９６６１号公報には、図７に示すように、
ゲート５４を接地したＭＯＳＦＥＴの保護素子のドレイ
ン拡散層５２回りの基板濃度を高くし、高濃度不純物領
域５５を形成した構造が開示されている。これは、ドレ
イン５２−基板５１間の接合耐圧を下げることにより、
寄生バイポーラ（ソース→エミッタ，基板→ベース，ド
レイン→コレクタ）トランジスタの能力を高め、保護効
果を高めたものである。また、特開平３−３０４７６号
公報には、図８に示すように、同様なＭＯＳＦＥＴの保
護素子において、ドレイン拡散層のフィールド端部の不
純物濃度を高くして高濃度不純物領域６５を形成した構
造が開示されている。これは、ＰＮ接合ブレークダウン
電圧を低くし、また、ブレークダウン領域を広くしたこ
とによって、ブレークダウン時の電流密度を低くしてＥ
ＳＤ耐量を向上させたものである。
ロセスの多様化が進み、利用分野の拡大や装置使用環境
の多様化に伴って静電破壊に対する信頼性の向上が必要
になってきている。従来、入出力保護素子としては、図
４に示すようなＭＯＳＦＥＴのゲートをソースに接続し
たいわゆるＢＶDSタイプの保護素子（図中、（ａ）は保
護回路図、（ｂ）は保護素子の断面図、（ｃ）は保護素
子の平面図である。）、図５に示すような素子分離酸化
膜であるフィールド酸化膜を用いた厚いゲート酸化膜を
有するＭＯＳＦＥＴ（図中、（ａ）は保護回路図、
（ｂ）は保護素子の断面図、（ｃ）は保護素子の平面図
である。）、および図６に示すようなバイポーラ動作素
子（図中、（ａ）は保護回路図、（ｂ）は保護素子の断
面図、（ｃ）は保護素子の平面図である。）があり、こ
れらの静電破壊（以下、ＥＳＤと略す。）耐量の向上策
として、以下のようなことが知られている。例えば、特
開昭６２−６９６６１号公報には、図７に示すように、
ゲート５４を接地したＭＯＳＦＥＴの保護素子のドレイ
ン拡散層５２回りの基板濃度を高くし、高濃度不純物領
域５５を形成した構造が開示されている。これは、ドレ
イン５２−基板５１間の接合耐圧を下げることにより、
寄生バイポーラ（ソース→エミッタ，基板→ベース，ド
レイン→コレクタ）トランジスタの能力を高め、保護効
果を高めたものである。また、特開平３−３０４７６号
公報には、図８に示すように、同様なＭＯＳＦＥＴの保
護素子において、ドレイン拡散層のフィールド端部の不
純物濃度を高くして高濃度不純物領域６５を形成した構
造が開示されている。これは、ＰＮ接合ブレークダウン
電圧を低くし、また、ブレークダウン領域を広くしたこ
とによって、ブレークダウン時の電流密度を低くしてＥ
ＳＤ耐量を向上させたものである。
【０００３】
【発明が解決しようとする課題】入出力保護素子として
ＭＯＳＦＥＴ（厚い酸化膜を有するＭＯＳＦＥＴを含
む。）を用いる場合、一般に保護素子として動作するた
めには、ドレイン拡散層でのＰＮ接合のブレークダウン
が起こり、それがトリガ（発生した基板電流により寄生
バイポーラトランジスタのベースがバイアスされる。）
となって寄生バイポーラトランジスタがＯＮする。一般
に、ドレイン拡散層のＰＮ接合ブレークダウンが保護素
子の働きを決定する上で重要な要素である。本発明者ら
は、図４に示すようなＮＭＯＳＦＥＴのドレインに正電
圧を印加して、ＰＮ接合の逆バイアス時における発光検
出（ＰＨＯＴＯＮ計測）を行った。このＰＨＯＴＯＮ計
測は、ＰＮ接合電界強度が高いほど発光強度も強くなる
ことを利用したものである。その結果、最も実効電界の
高い所は、ゲートと拡散層がクロスする所、即ち図４
（ｃ）のａ’，ｇ’の箇所であり、次に電界の高い所
は、ドレイン拡散層の素子分離端のコーナ部である図４
（ｃ）のｃ’，ｅ’の箇所である。逆に言えば、ＰＮ接
合の耐圧の低い所から順に並べるとａ’，ｇ’＜ｃ’，
ｅ’＜ｂ’，ｄ’，ｆ’の順である。このような構造の
ＭＯＳＦＥＴを入出力保護素子に用いた場合、図４の
ａ’，ｇ’，ｃ’，ｅ’付近で、電子が素子分離領域の
酸化膜中に注入され、素子のリーク原因となる。このよ
うな問題点を解決する方法として、前記したごとく、ド
レイン拡散層回りの基板濃度を高くしたり（特開昭６２
−６９６６１号公報）、ドレイン拡散層の不純物濃度を
高くした構造（特開平３−３０４７６号公報）がある。
しかしながらこのような従来例においては、ドレイン拡
散層のコーナ部については何も考慮されておらず、コー
ナ部で電界が強くなることに変わりはなかった。そのた
め、やはり素子のリーク原因となっていた。本発明は、
このような従来の問題点を解決してドレイン拡散層のブ
レークダウンを拡散層コーナ部で起こりにくくし、かく
して静電破壊に強い入出力保護素子を提供することにあ
る。
ＭＯＳＦＥＴ（厚い酸化膜を有するＭＯＳＦＥＴを含
む。）を用いる場合、一般に保護素子として動作するた
めには、ドレイン拡散層でのＰＮ接合のブレークダウン
が起こり、それがトリガ（発生した基板電流により寄生
バイポーラトランジスタのベースがバイアスされる。）
となって寄生バイポーラトランジスタがＯＮする。一般
に、ドレイン拡散層のＰＮ接合ブレークダウンが保護素
子の働きを決定する上で重要な要素である。本発明者ら
は、図４に示すようなＮＭＯＳＦＥＴのドレインに正電
圧を印加して、ＰＮ接合の逆バイアス時における発光検
出（ＰＨＯＴＯＮ計測）を行った。このＰＨＯＴＯＮ計
測は、ＰＮ接合電界強度が高いほど発光強度も強くなる
ことを利用したものである。その結果、最も実効電界の
高い所は、ゲートと拡散層がクロスする所、即ち図４
（ｃ）のａ’，ｇ’の箇所であり、次に電界の高い所
は、ドレイン拡散層の素子分離端のコーナ部である図４
（ｃ）のｃ’，ｅ’の箇所である。逆に言えば、ＰＮ接
合の耐圧の低い所から順に並べるとａ’，ｇ’＜ｃ’，
ｅ’＜ｂ’，ｄ’，ｆ’の順である。このような構造の
ＭＯＳＦＥＴを入出力保護素子に用いた場合、図４の
ａ’，ｇ’，ｃ’，ｅ’付近で、電子が素子分離領域の
酸化膜中に注入され、素子のリーク原因となる。このよ
うな問題点を解決する方法として、前記したごとく、ド
レイン拡散層回りの基板濃度を高くしたり（特開昭６２
−６９６６１号公報）、ドレイン拡散層の不純物濃度を
高くした構造（特開平３−３０４７６号公報）がある。
しかしながらこのような従来例においては、ドレイン拡
散層のコーナ部については何も考慮されておらず、コー
ナ部で電界が強くなることに変わりはなかった。そのた
め、やはり素子のリーク原因となっていた。本発明は、
このような従来の問題点を解決してドレイン拡散層のブ
レークダウンを拡散層コーナ部で起こりにくくし、かく
して静電破壊に強い入出力保護素子を提供することにあ
る。
【０００４】
【課題を解決するための手段】本発明は、上記目的を達
成するために、ＭＩＳＦＥＴ若しくはバイポーラトラン
ジスタ動作を利用した入出力保護素子であって、前記入
出力保護素子は第１導電型の半導体基板に形成された４
辺形の第２導電型ドレイン若しくはコレクタ領域を有
し、前記ドレイン若しくはコレクタ領域は外部端子と接
続されるとともに、素子分離端である４辺形の直線部に
おける前記半導体基板との耐圧は、そのコーナ部におけ
る耐圧より低いことを特徴とする。ここで素子分離端と
は、一導電形の半導体基板上に選択的に形成された素子
分離領域の端部を指し、この素子分離領域のない半導体
基板上にソース領域とドレイン領域が形成され、同ソー
ス領域とドレイン領域の間の半導体基板表面にゲート絶
縁膜とゲート電極が積層されているものとする。また、
本発明の入出力保護端子は、コーナ部以外の素子分離端
における基板不純物濃度が、コーナ部の素子分離端にお
ける基板不純物濃度よりも濃いものであるか、コーナ部
以外の素子分離端における拡散層不純物濃度が、コーナ
部の素子分離端における拡散層不純物濃度よりも濃いも
のであるか、あるいはＭＩＳＦＥＴ及びバイポーラトラ
ンジスタ動作素子が、ＬＤＤ構造、ＤＤＤ構造または二
重ドレイン拡散層形成構造であり、素子分離端拡散層の
コーナ部には低濃度不純物層が形成され、素子分離端拡
散層のコーナ部以外の領域には、低濃度不純物層が形成
されていない構造であることを好適とする。
成するために、ＭＩＳＦＥＴ若しくはバイポーラトラン
ジスタ動作を利用した入出力保護素子であって、前記入
出力保護素子は第１導電型の半導体基板に形成された４
辺形の第２導電型ドレイン若しくはコレクタ領域を有
し、前記ドレイン若しくはコレクタ領域は外部端子と接
続されるとともに、素子分離端である４辺形の直線部に
おける前記半導体基板との耐圧は、そのコーナ部におけ
る耐圧より低いことを特徴とする。ここで素子分離端と
は、一導電形の半導体基板上に選択的に形成された素子
分離領域の端部を指し、この素子分離領域のない半導体
基板上にソース領域とドレイン領域が形成され、同ソー
ス領域とドレイン領域の間の半導体基板表面にゲート絶
縁膜とゲート電極が積層されているものとする。また、
本発明の入出力保護端子は、コーナ部以外の素子分離端
における基板不純物濃度が、コーナ部の素子分離端にお
ける基板不純物濃度よりも濃いものであるか、コーナ部
以外の素子分離端における拡散層不純物濃度が、コーナ
部の素子分離端における拡散層不純物濃度よりも濃いも
のであるか、あるいはＭＩＳＦＥＴ及びバイポーラトラ
ンジスタ動作素子が、ＬＤＤ構造、ＤＤＤ構造または二
重ドレイン拡散層形成構造であり、素子分離端拡散層の
コーナ部には低濃度不純物層が形成され、素子分離端拡
散層のコーナ部以外の領域には、低濃度不純物層が形成
されていない構造であることを好適とする。
【０００５】
【作用】本発明の保護素子に過電圧が印加された場合、
素子分離端のコーナ部でない領域でブレークダウンが生
じる為、コーナ部での電界が緩和され、コーナ部付近の
素子分離絶縁膜中へのキャリアの注入がなくなり、微少
リークの発生を抑制できる。また、コーナ部でない領域
でブレークダウンが生じるので、電流密度が小さくな
り、接合破壊耐量が増す。
素子分離端のコーナ部でない領域でブレークダウンが生
じる為、コーナ部での電界が緩和され、コーナ部付近の
素子分離絶縁膜中へのキャリアの注入がなくなり、微少
リークの発生を抑制できる。また、コーナ部でない領域
でブレークダウンが生じるので、電流密度が小さくな
り、接合破壊耐量が増す。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。 実施例１ 図１は、本発明による入出力保護素子の一例であるＮＭ
ＯＳＦＥＴのＢＶDSタイプ入出力保護素子の平面図であ
る。図２（ａ）は図１のｂ，ｄ，ｆ部の要部断面図、図
２（ｂ）は、図１のａ，ｃ，ｅ，ｇ部の要部断面図であ
る。図１および図２において、１はＰ型基板（Ｐウエ
ル）、２はドレイン（Ｎ+拡散層）、３はソース、４は
ゲート、６はガードリング用Ｐ+層、５はガードリング
層６の一部をさらに高濃度（Ｐ++）にしたＰ+拡散層、
７は素子分離絶縁膜（ＳｉＯ2）を示す。図１及び図２
に示したごとく、ドレイン拡散層２のコーナ部（ａ，
ｃ，ｅ，ｇ部）以外の素子分離端（ｂ，ｄ，ｆ部）の基
板不純物濃度が高くなっている。このため、このｂ，
ｄ，ｆ領域のジャンクション耐圧が低くなり、高電圧が
印加された場合、最初にｂ，ｄ，ｆでブレークダウンが
生じ、コーナ部ではブレークダウンが起こらない。ｂ，
ｄ，ｆ部のコーナ部以外でブレークダウンが起こると、
コーナ部でブレークダウンが生じた時に比べて、電界が
弱くなるとともに、降伏電流密度も小さくなる。このた
め、ドレイン拡散層の破壊や素子分離絶縁膜への電子注
入が抑制され、この部分でのリークがなくなる。本実施
例によれば、ＭＯＳＦＥＴのサイズを変更しないで、降
伏電流密度を小さくすることが可能である。本実施例に
おいて、２００ｐＦのコンデンサをチャージした後、デ
バイスの入力端子にチャージを印加する実験を行ったと
ころ、次のような効果があった。即ち、図４に示す従来
構造の入出力保護素子では、コンデンサに印加する（デ
バイスに印加される。）電圧が３００Ｖ以上になると、
端子リークが１μＡ以上になるが、本実施例の構造で
は、４００Ｖまで端子リークがなかった。
る。 実施例１ 図１は、本発明による入出力保護素子の一例であるＮＭ
ＯＳＦＥＴのＢＶDSタイプ入出力保護素子の平面図であ
る。図２（ａ）は図１のｂ，ｄ，ｆ部の要部断面図、図
２（ｂ）は、図１のａ，ｃ，ｅ，ｇ部の要部断面図であ
る。図１および図２において、１はＰ型基板（Ｐウエ
ル）、２はドレイン（Ｎ+拡散層）、３はソース、４は
ゲート、６はガードリング用Ｐ+層、５はガードリング
層６の一部をさらに高濃度（Ｐ++）にしたＰ+拡散層、
７は素子分離絶縁膜（ＳｉＯ2）を示す。図１及び図２
に示したごとく、ドレイン拡散層２のコーナ部（ａ，
ｃ，ｅ，ｇ部）以外の素子分離端（ｂ，ｄ，ｆ部）の基
板不純物濃度が高くなっている。このため、このｂ，
ｄ，ｆ領域のジャンクション耐圧が低くなり、高電圧が
印加された場合、最初にｂ，ｄ，ｆでブレークダウンが
生じ、コーナ部ではブレークダウンが起こらない。ｂ，
ｄ，ｆ部のコーナ部以外でブレークダウンが起こると、
コーナ部でブレークダウンが生じた時に比べて、電界が
弱くなるとともに、降伏電流密度も小さくなる。このた
め、ドレイン拡散層の破壊や素子分離絶縁膜への電子注
入が抑制され、この部分でのリークがなくなる。本実施
例によれば、ＭＯＳＦＥＴのサイズを変更しないで、降
伏電流密度を小さくすることが可能である。本実施例に
おいて、２００ｐＦのコンデンサをチャージした後、デ
バイスの入力端子にチャージを印加する実験を行ったと
ころ、次のような効果があった。即ち、図４に示す従来
構造の入出力保護素子では、コンデンサに印加する（デ
バイスに印加される。）電圧が３００Ｖ以上になると、
端子リークが１μＡ以上になるが、本実施例の構造で
は、４００Ｖまで端子リークがなかった。
【０００７】本実施例におけるプロセス工程は、通常の
ＭＯＳＦＥＴを作製する工程に対し、一工程の追加で作
製することができる。即ち、例えばチャンネルストッパ
ーのガードリング層形成のためのボロンを１００〜１５
０ＫｅＶで１Ｅ１３ｃｍ-2程度イオン注入した後、所定
のマスクを用意して、図１のｂ，ｄ，ｆ部にのみ、ボロ
ンを４０ＫｅＶ〜７０ＫｅＶで１Ｅ１４〜１Ｅ１５ｃｍ
-2イオン注入する。またここでのイオン注入条件は、フ
ィールド酸化膜の膜厚や基板（ウエル）の濃度等を考慮
して決定する。本実施例では、イオン注入工程のみの１
工程の追加で良い。また、本実施例における別の方法と
して、図１のｂ，ｄ，ｆの領域のみ、Ｎ+濃度を高くし
ても良い。この場合は、ソース，ドレイン形成のための
Ａｓ又はＰ等のＮ型ドーパントをイオン注入後、ｂ，
ｄ，ｆ領域以外をマスクして、Ａｓ又はＰ等のＮ型ドー
パントを先のソース，ドレイン領域注入ドーズ（Ｄｏｓ
ｅ）量よりさらに１〜２割多くなるようにイオン注入す
る。
ＭＯＳＦＥＴを作製する工程に対し、一工程の追加で作
製することができる。即ち、例えばチャンネルストッパ
ーのガードリング層形成のためのボロンを１００〜１５
０ＫｅＶで１Ｅ１３ｃｍ-2程度イオン注入した後、所定
のマスクを用意して、図１のｂ，ｄ，ｆ部にのみ、ボロ
ンを４０ＫｅＶ〜７０ＫｅＶで１Ｅ１４〜１Ｅ１５ｃｍ
-2イオン注入する。またここでのイオン注入条件は、フ
ィールド酸化膜の膜厚や基板（ウエル）の濃度等を考慮
して決定する。本実施例では、イオン注入工程のみの１
工程の追加で良い。また、本実施例における別の方法と
して、図１のｂ，ｄ，ｆの領域のみ、Ｎ+濃度を高くし
ても良い。この場合は、ソース，ドレイン形成のための
Ａｓ又はＰ等のＮ型ドーパントをイオン注入後、ｂ，
ｄ，ｆ領域以外をマスクして、Ａｓ又はＰ等のＮ型ドー
パントを先のソース，ドレイン領域注入ドーズ（Ｄｏｓ
ｅ）量よりさらに１〜２割多くなるようにイオン注入す
る。
【０００８】実施例２ 次に実施例１とは異なる別の実施例を説明する。本実施
例におけるｂ，ｄ，ｆ領域の要部断面図を図３（ａ）
に、ａ，ｃ，ｅ，ｇ付近の要部断面図を図３（ｂ）に示
す。本実施例では、ＬＤＤ構造を有するＭＯＳＦＥＴに
おいて、図１のｂ，ｄ，ｆ領域に Lightly Dopeイオン
注入（本実施例では、ｎ-拡散層にＰを４０ＫｅＶで２
Ｅ１３ｃｍ-2イオン注入する。）を行わない。このよう
にすることによって、ｎ-拡散層１５は、ｂ，ｄ，ｆ領
域には存在しない。このため、ＡｓとＰの拡散定数は、
Ｐの方が大きく、Ｎ+層を囲む形で、ｎ-層が存在しない
ので、ｂ，ｄ，ｆ領域の接合耐圧は、Ｎ+層濃度で決ま
り、他の領域より低くなる。本実施例においては、製造
工程の増加はなく、通常のＬＤＤプロセスそのままで良
いという利点もある。ＬＤＤ構造の他に、ＤＤＤ構造、
二重Ａｓ−Ｐ注入ドレイン構造など、複数の不純物濃度
構造を有する素子に適用できる。
例におけるｂ，ｄ，ｆ領域の要部断面図を図３（ａ）
に、ａ，ｃ，ｅ，ｇ付近の要部断面図を図３（ｂ）に示
す。本実施例では、ＬＤＤ構造を有するＭＯＳＦＥＴに
おいて、図１のｂ，ｄ，ｆ領域に Lightly Dopeイオン
注入（本実施例では、ｎ-拡散層にＰを４０ＫｅＶで２
Ｅ１３ｃｍ-2イオン注入する。）を行わない。このよう
にすることによって、ｎ-拡散層１５は、ｂ，ｄ，ｆ領
域には存在しない。このため、ＡｓとＰの拡散定数は、
Ｐの方が大きく、Ｎ+層を囲む形で、ｎ-層が存在しない
ので、ｂ，ｄ，ｆ領域の接合耐圧は、Ｎ+層濃度で決ま
り、他の領域より低くなる。本実施例においては、製造
工程の増加はなく、通常のＬＤＤプロセスそのままで良
いという利点もある。ＬＤＤ構造の他に、ＤＤＤ構造、
二重Ａｓ−Ｐ注入ドレイン構造など、複数の不純物濃度
構造を有する素子に適用できる。
【０００９】なお、本発明の実施例としてＮＭＯＳＦＥ
ＴのＢＶDSモードの保護素子について説明してきたが、
本発明をフィールド酸化膜をゲート絶縁膜として用いた
図５の構造のものに適用しても良いことは言うまでもな
い。さらに出力回路を構成する出力用ＭＯＳＦＥＴに本
発明を適用しても良く、ＮＭＯＳＦＥＴだけでなく、Ｐ
ＭＯＳＦＥＴに対しても適用できる。その他、ゲートを
有しない図６に示すようなＮ+ＰＮ+素子やＰ+ＮＰ+素子
にも適用できる。
ＴのＢＶDSモードの保護素子について説明してきたが、
本発明をフィールド酸化膜をゲート絶縁膜として用いた
図５の構造のものに適用しても良いことは言うまでもな
い。さらに出力回路を構成する出力用ＭＯＳＦＥＴに本
発明を適用しても良く、ＮＭＯＳＦＥＴだけでなく、Ｐ
ＭＯＳＦＥＴに対しても適用できる。その他、ゲートを
有しない図６に示すようなＮ+ＰＮ+素子やＰ+ＮＰ+素子
にも適用できる。
【００１０】
【発明の効果】以上説明したように本発明は、入出力保
護素子の素子分離端において、コーナ部以外の領域の基
板（又はウエル）との接合耐圧を低くしたので、コーナ
部が先にブレークダウンすることはなく、コーナ部の素
子分離絶縁膜中へのキャリア注入がなくなり、この部分
での微少リーク不良がなくなる。同時に、ブレークダウ
ン電流（降伏電流）が主としてコーナ部以外の所で流れ
るため、電流密度が小さくなり、ジャンクション破壊に
も強くなる。また、本発明を実施するに当っては、製造
工程の増加はないか、増加させてもイオン注入工程の１
工程の追加で対処できるので、製造上も有利である。
護素子の素子分離端において、コーナ部以外の領域の基
板（又はウエル）との接合耐圧を低くしたので、コーナ
部が先にブレークダウンすることはなく、コーナ部の素
子分離絶縁膜中へのキャリア注入がなくなり、この部分
での微少リーク不良がなくなる。同時に、ブレークダウ
ン電流（降伏電流）が主としてコーナ部以外の所で流れ
るため、電流密度が小さくなり、ジャンクション破壊に
も強くなる。また、本発明を実施するに当っては、製造
工程の増加はないか、増加させてもイオン注入工程の１
工程の追加で対処できるので、製造上も有利である。
【図１】本発明による入出力保護素子の一実施例の平面
図である。
図である。
【図２】図１の入出力保護素子の素子分離端の要部断面
図である。
図である。
【図３】本発明による入出力保護素子の別の実施例の素
子分離端の要部断面図である。
子分離端の要部断面図である。
【図４】従来例による入出力保護素子の一例の回路図、
断面図および平面図である。
断面図および平面図である。
【図５】従来例による入出力保護素子の一例の回路図、
断面図および平面図である。
断面図および平面図である。
【図６】従来例による入出力保護素子の一例の回路図、
断面図および平面図である。
断面図および平面図である。
【図７】従来例による入出力保護素子の静電破壊耐量の
改善方法の一例の素子断面図である。
改善方法の一例の素子断面図である。
【図８】従来例による入出力保護素子の静電破壊耐量の
改善方法の一例の素子平面図である。
改善方法の一例の素子平面図である。
１ Ｐ型基板 ２ ドレイン ３ ソース ４ ゲート ５ Ｐ+拡散層 ６ ガードリング用Ｐ+層 ７ 素子分離絶縁膜 １１ Ｐ型基板 １２ ドレイン １５ Ｎ-拡散層 １６ ガードリング用Ｐ+層 １７ 素子分離絶縁膜 ３１ Ｐ型基板 ３２ ドレイン ３３ ソース ３４ ゲート ４１ Ｐ型基板 ４２ ドレイン ４３ ソース ４４ Ａｌゲート ４７ 絶縁膜 ５１ Ｐ型基板 ５２ ドレイン ５３ ソース ５４ ゲート ５５ 高濃度不純物領域 ６２ ドレイン ６３ ソース ６４ ゲート ６５ 高濃度不純物領域 ７１ Ｐ型基板 ７２ コレクタ ７３ エミッタ ７７ 絶縁膜
Claims (5)
- 【請求項１】 ＭＩＳＦＥＴ若しくはバイポーラトラン
ジスタ動作を利用した入出力保護素子であって、前記入
出力保護素子は第１導電型の半導体基板に形成された４
辺形の第２導電型ドレイン若しくはコレクタ領域を有
し、前記ドレイン若しくはコレクタ領域は外部端子と接
続されるとともに、素子分離端である４辺形の直線部に
おける前記半導体基板との耐圧は、そのコーナ部におけ
る耐圧より低いことを特徴とする入出力保護素子。 - 【請求項２】 コーナ部以外の素子分離端における基板
不純物濃度が、コーナ部の素子分離端における基板不純
物濃度よりも濃いものである請求項１記載の入出力保護
素子。 - 【請求項３】 コーナ部以外の素子分離端における拡散
層不純物濃度が、コーナ部の素子分離端における拡散層
不純物濃度よりも濃いものである請求項１記載の入出力
保護素子。 - 【請求項４】 ＭＩＳＦＥＴ及びバイポーラトランジス
タ動作素子が、ＬＤＤ構造、ＤＤＤ構造または二重ドレ
イン拡散層形成構造であり、素子分離端拡散層のコーナ
部には低濃度不純物層が形成され、素子分離端拡散層の
コーナ部以外の領域には、低濃度不純物層が形成されて
いない請求項１記載の入出力保護素子。 - 【請求項５】 入出力保護素子が出力トランジスタに適
用されるものである請求項１〜４のいずれかに記載の入
出力保護素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341836A JP2596366B2 (ja) | 1993-12-13 | 1993-12-13 | 入出力保護素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5341836A JP2596366B2 (ja) | 1993-12-13 | 1993-12-13 | 入出力保護素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07169959A JPH07169959A (ja) | 1995-07-04 |
| JP2596366B2 true JP2596366B2 (ja) | 1997-04-02 |
Family
ID=18349131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5341836A Expired - Fee Related JP2596366B2 (ja) | 1993-12-13 | 1993-12-13 | 入出力保護素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2596366B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010021577A (ja) * | 2009-10-20 | 2010-01-28 | Renesas Technology Corp | 半導体装置および入力保護回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55125660A (en) * | 1979-03-22 | 1980-09-27 | Toshiba Corp | Production of semiconductor device |
-
1993
- 1993-12-13 JP JP5341836A patent/JP2596366B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07169959A (ja) | 1995-07-04 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |