JP2629663B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳトランジスタの製造方法に関する。
関し、特にＭＯＳトランジスタの製造方法に関する。
【０００２】
【従来の技術】図１１〜１５は、“IEDM 1987 Technica
l Digest,P.32-P.35”に開示された従来のＭＯＳトラン
ジスタの製造方法を示す断面図である。
l Digest,P.32-P.35”に開示された従来のＭＯＳトラン
ジスタの製造方法を示す断面図である。
【０００３】まず、図１１に示すように、シリコン基板
１の表面領域にフィールド酸化膜２を形成し、シリコン
基板１の表面上にゲート酸化膜５を介して多結晶シリコ
ンのゲート電極６を形成する。ゲート電極６の頂部には
窒化膜１４を介して、ヒ素をドープした多結晶シリコン
１５を形成しておく。その後シリコン基板１の表面領域
にゲート電極６を挟んでソース・ドレイン８を形成し、
ゲート電極６の側面に酸化膜の側壁９を形成した後、ソ
ース・ドレイン８の領域でシリコン基板１の表面を露出
させる。
１の表面領域にフィールド酸化膜２を形成し、シリコン
基板１の表面上にゲート酸化膜５を介して多結晶シリコ
ンのゲート電極６を形成する。ゲート電極６の頂部には
窒化膜１４を介して、ヒ素をドープした多結晶シリコン
１５を形成しておく。その後シリコン基板１の表面領域
にゲート電極６を挟んでソース・ドレイン８を形成し、
ゲート電極６の側面に酸化膜の側壁９を形成した後、ソ
ース・ドレイン８の領域でシリコン基板１の表面を露出
させる。
【０００４】次に、図１２に示すように、ノンドープ多
結晶シリコン１６を全面に披着させ、熱処理を行って、
ゲート電極６の上部付近にのみ、多結晶シリコン１５か
ら多結晶シリコン１６にヒ素を拡散させる。この後多結
晶シリコン１６を一様にエッチングすると、ノンドープ
領域に比べてヒ素が拡散した領域ではエッチング速度が
速いため、図１３に示すように、ゲート電極６の上部付
近でのみ多結晶シリコン１６を除去することができる。
このとき窒化膜１４はエッチングのストッパーとして働
く。
結晶シリコン１６を全面に披着させ、熱処理を行って、
ゲート電極６の上部付近にのみ、多結晶シリコン１５か
ら多結晶シリコン１６にヒ素を拡散させる。この後多結
晶シリコン１６を一様にエッチングすると、ノンドープ
領域に比べてヒ素が拡散した領域ではエッチング速度が
速いため、図１３に示すように、ゲート電極６の上部付
近でのみ多結晶シリコン１６を除去することができる。
このとき窒化膜１４はエッチングのストッパーとして働
く。
【０００５】次に、図１４に示すように、多結晶シリコ
ン１６をパターニングして他の素子と分離し、多結晶シ
リコン１６の中にソース・ドレイン８と同じ導電型の不
純物を導入した後、図１５に示すように、全面を層間絶
縁膜１１で被い、コンタクトホール１７を開口し、アル
ミ配線１３を形成する。
ン１６をパターニングして他の素子と分離し、多結晶シ
リコン１６の中にソース・ドレイン８と同じ導電型の不
純物を導入した後、図１５に示すように、全面を層間絶
縁膜１１で被い、コンタクトホール１７を開口し、アル
ミ配線１３を形成する。
【０００６】このようにして形成したＭＯＳトランジス
タでは、ソース・ドレイン８がフィールド酸化膜２の上
に延長しており、フィールド酸化膜２の上にコンタクト
ホールを配置することができる。従って、その分ソース
・ドレインの平面積を縮小することが可能になり、接合
容量を低減できるという利点がある。
タでは、ソース・ドレイン８がフィールド酸化膜２の上
に延長しており、フィールド酸化膜２の上にコンタクト
ホールを配置することができる。従って、その分ソース
・ドレインの平面積を縮小することが可能になり、接合
容量を低減できるという利点がある。
【０００７】
【発明が解決しようとする課題】しかし、この従来のＭ
ＯＳトランジスタの製造方法では、ノンドープ領域とヒ
素が拡散した領域とのエッチング速度の違いを利用して
ゲート電極６の上部付近でのみ、多結晶シリコンを除去
するという方法を採用しているため、ソースとドレイン
とを分離する上での制御性が悪く、リークやショートを
生じやすいという問題がある。
ＯＳトランジスタの製造方法では、ノンドープ領域とヒ
素が拡散した領域とのエッチング速度の違いを利用して
ゲート電極６の上部付近でのみ、多結晶シリコンを除去
するという方法を採用しているため、ソースとドレイン
とを分離する上での制御性が悪く、リークやショートを
生じやすいという問題がある。
【０００８】本発明は上記の点にかんがみてなされたも
ので、ソース・ドレインの平面積が小さく接合容量の小
さいＭＯＳトランジスタを、リークやショートを生じに
くくして安定して製造することができる半導体装置の製
造方法を提供することを目的とする。
ので、ソース・ドレインの平面積が小さく接合容量の小
さいＭＯＳトランジスタを、リークやショートを生じに
くくして安定して製造することができる半導体装置の製
造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は上記の目的を達
成するために、半導体基板の表面領域に形成された素子
分離絶縁膜と、前記半導体基板の表面上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極の側
面に形成された絶縁膜の側壁と、前記半導体基板の表面
領域に前記ゲート電極を挟んで形成され且つ前記素子分
離絶縁膜上に延長されたソースおよびドレインとを備え
た半導体装置の製造方法において、前記素子分離絶縁膜
上の前記ソースおよびドレインの延長領域に予め第１の
半導体層または金属層を形成する工程と、前記第１の半
導体層または金属層の上と前記半導体基板の表面領域の
前記ソースおよびドレインの上に同時に、選択的に第２
の半導体層または金属層を形成し、これらを接続させる
工程とを有するようにした。
成するために、半導体基板の表面領域に形成された素子
分離絶縁膜と、前記半導体基板の表面上にゲート酸化膜
を介して形成されたゲート電極と、このゲート電極の側
面に形成された絶縁膜の側壁と、前記半導体基板の表面
領域に前記ゲート電極を挟んで形成され且つ前記素子分
離絶縁膜上に延長されたソースおよびドレインとを備え
た半導体装置の製造方法において、前記素子分離絶縁膜
上の前記ソースおよびドレインの延長領域に予め第１の
半導体層または金属層を形成する工程と、前記第１の半
導体層または金属層の上と前記半導体基板の表面領域の
前記ソースおよびドレインの上に同時に、選択的に第２
の半導体層または金属層を形成し、これらを接続させる
工程とを有するようにした。
【００１０】また、前記第１の半導体層または金属層の
上と前記半導体基板の表面領域の前記ソースおよびドレ
インの上に同時に、選択的に前記第２の半導体層または
金属層を形成する方法として、選択化学気相成長法を用
いることとした。
上と前記半導体基板の表面領域の前記ソースおよびドレ
インの上に同時に、選択的に前記第２の半導体層または
金属層を形成する方法として、選択化学気相成長法を用
いることとした。
【００１１】
【作用】本発明は以上の方法によって、選択化学気相成
長方法を用いることによりソースおよびドレインをフィ
ールド酸化膜の上に延長させ、ソースとドレインが分離
されるようにする。
長方法を用いることによりソースおよびドレインをフィ
ールド酸化膜の上に延長させ、ソースとドレインが分離
されるようにする。
【００１２】
【実施例】以下本発明を図面に基づいて説明する。
【００１３】図１〜５は、本発明の一実施例のＭＯＳト
ランジスタの製造方法を示す断面図である。
ランジスタの製造方法を示す断面図である。
【００１４】まず、図１に示すように、シリコン基板１
の表面領域にフィールド酸化膜２を形成し、フィールド
酸化膜２の上に酸化膜３を介してノンドープ多結晶シリ
コン層４を形成する。
の表面領域にフィールド酸化膜２を形成し、フィールド
酸化膜２の上に酸化膜３を介してノンドープ多結晶シリ
コン層４を形成する。
【００１５】次に、図２に示すように、フィールド酸化
膜２と多結晶シリコン層４の形成領域を除いて、シリコ
ン基板１の表面を露出させ、図３に示すように、シリコ
ン基板１の表面上にゲート酸化膜５を介してゲート電極
６を形成する。ゲート電極６の頂部には酸化膜７を形成
しておく。その後シリコン基板１の表面領域にゲート電
極６を挟んでソース・ドレイン８を形成し、ゲート電極
６の側面に酸化膜の側壁９を形成した後、ソース・ドレ
イン８の領域でシリコン基板１の表面を露出させる。
膜２と多結晶シリコン層４の形成領域を除いて、シリコ
ン基板１の表面を露出させ、図３に示すように、シリコ
ン基板１の表面上にゲート酸化膜５を介してゲート電極
６を形成する。ゲート電極６の頂部には酸化膜７を形成
しておく。その後シリコン基板１の表面領域にゲート電
極６を挟んでソース・ドレイン８を形成し、ゲート電極
６の側面に酸化膜の側壁９を形成した後、ソース・ドレ
イン８の領域でシリコン基板１の表面を露出させる。
【００１６】次に、図４に示すように、ノンドープ多結
晶シリコン層４とソース・ドレイン８の上に同時に、選
択化学気相成長法によりノンドープシリコン層１０を形
成し、ノンドープシリコン層１０の中にソース・ドレイ
ン８と同じ導電型の不純物を導入して、これらを接続さ
せる。
晶シリコン層４とソース・ドレイン８の上に同時に、選
択化学気相成長法によりノンドープシリコン層１０を形
成し、ノンドープシリコン層１０の中にソース・ドレイ
ン８と同じ導電型の不純物を導入して、これらを接続さ
せる。
【００１７】最後に、図５に示すように、全面を層間絶
縁膜１１で被い、コンタクトホール１２を開口し、アル
ミ配線１３を形成する。
縁膜１１で被い、コンタクトホール１２を開口し、アル
ミ配線１３を形成する。
【００１８】図６〜１０は、本発明の別の実施例のＭＯ
Ｓトランジスタの製造方法を示す断面図である。
Ｓトランジスタの製造方法を示す断面図である。
【００１９】まず、図６に示すように、シリコン基板１
の表面領域にフィールド酸化膜２を形成し、シリコン基
板１の表面上に、ゲート酸化膜５を介して多結晶シリコ
ンのゲート電極６を形成する。ゲート電極６の頂部には
酸化膜７を形成しておく。その後シリコン基板１の表面
領域にゲート電極６を挟んでソース・ドレイン８を形成
し、ゲート電極６の側面に酸化膜の側壁９を形成する。
の表面領域にフィールド酸化膜２を形成し、シリコン基
板１の表面上に、ゲート酸化膜５を介して多結晶シリコ
ンのゲート電極６を形成する。ゲート電極６の頂部には
酸化膜７を形成しておく。その後シリコン基板１の表面
領域にゲート電極６を挟んでソース・ドレイン８を形成
し、ゲート電極６の側面に酸化膜の側壁９を形成する。
【００２０】次に図７に示すように、フィールド酸化膜
２の上に酸化膜３を介して、ノンドープ多結晶シリコン
層４を形成する。さらに図８に示すように、ソース・ド
レイン８の領域でシリコン基板１の表面を露出させ、図
９に示すように、ノンドープ多結晶シリコン層４とソー
ス・ドレイン８の上に同時に、選択化学気相成長法によ
りノンドープシリコン層１０を形成し、ノンドープシリ
コン層１０の中にソース・ドレイン８と同じ導電型の不
純物を導入して、これらを接続させる。
２の上に酸化膜３を介して、ノンドープ多結晶シリコン
層４を形成する。さらに図８に示すように、ソース・ド
レイン８の領域でシリコン基板１の表面を露出させ、図
９に示すように、ノンドープ多結晶シリコン層４とソー
ス・ドレイン８の上に同時に、選択化学気相成長法によ
りノンドープシリコン層１０を形成し、ノンドープシリ
コン層１０の中にソース・ドレイン８と同じ導電型の不
純物を導入して、これらを接続させる。
【００２１】最後に、図１０に示すように、全面を層間
絶縁膜１１で被い、コンタクトホール１２を開口し、ア
ルミ配線１３を形成する。
絶縁膜１１で被い、コンタクトホール１２を開口し、ア
ルミ配線１３を形成する。
【００２２】以上説明したＭＯＳトランジスタの製造法
では、選択化学気相成長方法を用いてソース・ドレイン
８をフィールド酸化膜２の上に延長させるため、ソース
とドレインの分離が容易となる。従って、ソース・ドレ
インの平面積が小さく接合容量の小さいＭＯＳトランジ
スタを、リークやショートを生じることなく、安定して
製造することが可能になる。
では、選択化学気相成長方法を用いてソース・ドレイン
８をフィールド酸化膜２の上に延長させるため、ソース
とドレインの分離が容易となる。従って、ソース・ドレ
インの平面積が小さく接合容量の小さいＭＯＳトランジ
スタを、リークやショートを生じることなく、安定して
製造することが可能になる。
【００２３】
【発明の効果】以上説明したように、本発明によれば、
ソース・ドレインの平面積が小さく接合容量の小さいＭ
ＯＳトランジスタを、リークやショートを生じにくくし
て安定して製造することができる。
ソース・ドレインの平面積が小さく接合容量の小さいＭ
ＯＳトランジスタを、リークやショートを生じにくくし
て安定して製造することができる。
【図１】本発明の一実施例のＭＯＳトランジスタの製造
方法を示す断面図である。
方法を示す断面図である。
【図２】本発明の一実施例のＭＯＳトランジスタの製造
方法を示す断面図であり、図１に続く工程を示す。
方法を示す断面図であり、図１に続く工程を示す。
【図３】本発明の一実施例のＭＯＳトランジスタの製造
方法を示す断面図であり、図２に続く工程を示す。
方法を示す断面図であり、図２に続く工程を示す。
【図４】本発明の一実施例のＭＯＳトランジスタの製造
方法を示す断面図であり、図３に続く工程を示す。
方法を示す断面図であり、図３に続く工程を示す。
【図５】本発明の一実施例のＭＯＳトランジスタの製造
方法を示す断面図であり、図４に続く工程を示す。
方法を示す断面図であり、図４に続く工程を示す。
【図６】本発明の別の実施例のＭＯＳトランジスタの製
造方法を示す断面図である。
造方法を示す断面図である。
【図７】本発明の別の実施例のＭＯＳトランジスタの製
造方法を示す断面図であり、図６に続く工程を示す。
造方法を示す断面図であり、図６に続く工程を示す。
【図８】本発明の別の実施例のＭＯＳトランジスタの製
造方法を示す断面図であり、図７に続く工程を示す。
造方法を示す断面図であり、図７に続く工程を示す。
【図９】本発明の別の実施例のＭＯＳトランジスタの製
造方法を示す断面図であり、図８に続く工程を示す。
造方法を示す断面図であり、図８に続く工程を示す。
【図１０】本発明の別の実施例のＭＯＳトランジスタの
製造方法を示す断面図であり、図９に続く工程を示す。
製造方法を示す断面図であり、図９に続く工程を示す。
【図１１】従来のＭＯＳトランジスタの製造方法を示す
断面図である。
断面図である。
【図１２】従来のＭＯＳトランジスタの製造方法を示す
断面図であり、図１１に続く工程を示す。
断面図であり、図１１に続く工程を示す。
【図１３】従来のＭＯＳトランジスタの製造方法を示す
断面図であり、図１２に続く工程を示す。
断面図であり、図１２に続く工程を示す。
【図１４】従来のＭＯＳトランジスタの製造方法を示す
断面図であり、図１３に続く工程を示す。
断面図であり、図１３に続く工程を示す。
【図１５】従来のＭＯＳトランジスタの製造方法を示す
断面図であり、図１４に続く工程を示す。
断面図であり、図１４に続く工程を示す。
１ シリコン基板 ２ フィールド酸化膜 ３ 酸化膜 ４ 多結晶シリコン層 ５ ゲート酸化膜 ６ ゲート電極 ７ 酸化膜 ８ ソース・ドレイン ９ 側壁 １０ シリコン層 １１ 層間絶縁膜 １２ コンタクトホール １３ アルミ配線 １４ 窒化膜 １５ 多結晶シリコン １６ 多結晶シリコン １７ コンタクトホール
Claims (2)
- 【請求項１】 半導体基板の表面領域に形成された素子
分離絶縁膜と、前記半導体基板の表面上にゲート酸化膜
を介して形成されたゲート電極と、該ゲート電極の側面
に形成された絶縁膜の側壁と、前記半導体基板の表面領
域に前記ゲート電極を挟んで形成され且つ前記素子分離
絶縁膜上に延長されたソースおよびドレインとを備えた
半導体装置の製造方法において、 前記素子分離絶縁膜上の前記ソースおよびドレインの延
長領域に予め第１の半導体層または金属層を形成する工
程と、前記第１の半導体層または金属層の上と前記半導
体基板の表面領域の前記ソースおよびドレインの上に同
時に、選択的に第２の半導体層または金属層を形成し、
これらを接続させる工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 前記第１の半導体層または金属層の上と
前記半導体基板の表面領域の前記ソースおよびドレイン
の上に同時に、選択的に前記第２の半導体層または金属
層を形成する方法として、選択化学気相成長法を用いる
ことを特徴とする請求項１に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3796295A JP2629663B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3796295A JP2629663B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08236756A JPH08236756A (ja) | 1996-09-13 |
| JP2629663B2 true JP2629663B2 (ja) | 1997-07-09 |
Family
ID=12512197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3796295A Expired - Lifetime JP2629663B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2629663B2 (ja) |
-
1995
- 1995-02-27 JP JP3796295A patent/JP2629663B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08236756A (ja) | 1996-09-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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