JP2685643B2 - 同期信号選択回路 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は同期信号選択回路に関し、特に、複合同期信
号から水平同期信号のタイミングを抽出する技術分野に
於いて用いられる同期信号選択回路に関する。

（従来の技術） NTSC規格、PAL規格等に定められたテレビジョン方式
では、受像装置には、同期信号として垂直同期信号と水
平同期信号とが組み合わされた複合同期信号のみが与え
られる。この複合同期信号は周知のように、放送波に乗
せられて伝送される複合映像信号（コンポジット信号）
から分離されて得られるものである。

ところで、近年広く用いられているマトリクス型液晶
表示装置では、画像情報を一旦サンプリングする必要
上、液晶表示装置内でサンプリングのためのクロック信
号が発生させられる。このクロック信号は、前述のテレ
ビジョン方式による画像情報に基づく表示を行う場合に
は水平同期信号に正確に同期している必要があるため、
第８図に示すようなPLL回路100を用いて発生させられて
いる。PLL回路100は、電圧制御発振器（VCO）101、分周
器102、位相比較器103及びローパスフィルタ（LPF）104
からなるループ構成を有している。PLL回路100への入力
信号である同期信号Syncとしては、水平同期信号を与え
ることが望ましいが、従来では上述した複合同期信号が
そのまま与えられている。

（発明が解決しようとする課題） 第9A図〜第9C図にNTSC規格による複合同期信号を示
す。第9A図に示すのは、偶数フィールドから奇数フィー
ルドへの移行時期に於ける複合同期信号である。第9B図
に示すのは、１個のフィールド内での複合同期信号の一
部である。又、第9C図に示すのは、奇数フィールドから
偶数フィールドへの移行時期に於ける複合同期信号であ
る。第9A図及び第9C図に示すように、或るフィールドか
ら次のフィールドへの移行期には、複合同期信号中に、
水平同期信号21の他に垂直同期信号及び変化パルス22が
存在する。等化パルス22は、偶数フィールドから奇数フ
ィールドへの移行期と奇数フィールドから偶数フィール
ドへの移行期との間で、垂直同期信号の部分及びその周
辺部分に於ける複合同期信号の波形を揃えるために挿入
されている。尚、垂直同期信号の周辺に於ける水平同期
信号21及び等化パルス22の幅は、通常は水平同期信号21
の幅の半分にされている。

従来では、このような複合同期信号がPLL回路100（第
８図）にそのまま入力されていたため、第9A図及び第9C
図に示す複合同期信号中の垂直同期信号及び等化パルス
によって、PLL回路100に於いて位相乱れが生じる。この
位相乱れにより、VCO101の発振周波数は変動する。VCO1
01の発振周波数の変動が、表示領域のための画像情報が
液晶表示装置に与えられる表示期間に入っても収まらな
い場合には、画像の歪みが生じるという問題がある。

このような画像の歪みを避けるためには、上記表示期
間の前の期間（垂直帰線期間）でVCO101の発振周波数の
変動を吸収する必要がある。このことが、液晶表示装置
等のマトリクス型表示装置のためのPLL回路の設計を難
しくする主要な原因となっていた。

また、市販されているビデオテープの中には、そのビ
デオテープの複製によって作成したビデオテープの再生
を不安定にする目的で、複合映像信号に輝度信号用AGC
（Auto Gain Control）信号を故意に挿入したものがあ
る。このようなビデオテープの再生時には、複合映像信
号からの複合同期信号の抽出に於いて上記AGC信号をロ
ーパスフィルタで完全に除去することができないため、
抽出された複合同期信号中の垂直同期信号の直後に、第
10図に例示するような擬似同期信号とも言うべきパルス
が混入してしまう。第10図に示す例のように擬似同期信
号が表示期間の直前まで存在する複合同期信号をPLL回
路100の入力とする場合には、この擬似同期信号によっ
て撹乱されたPLL回路100を表示期間の前で安定させるの
は事実上不可能であった。従来ではこの問題を解決する
ために、表示画面上の画像が実際に表示される領域を狭
くする等の対策が行われていたが、表示画面の上端部に
於ける画像の歪みを完全に隠すことは困難であり、多く
の場合には良好な表示が得られなかった。

本願の出願人は、このような課題を解決すべく開発さ
れた複合同期信号から水平同期信号を分離することがで
きる水平同期信号分離回路について特許出願している
（特願平２−156522号）。該水平同期信号分離回路は、
該水平同期信号分離回路によって分離される水平同期信
号を複合同期信号に代えてPLL回路に与えることによ
り、非常に安定したサンプリング用クロックを得ること
ができ、従って、液晶表示装置等のマトリクス型表示装
置に於ける表示品位が向上するという非常に大きい効果
をもたらすものである。しかしながら、該水平同期信号
分離回路について、放送波受信時に於ける電波状態の悪
化に伴って複合同期信号の品質が或る程度まで低下した
場合に、分離される水平同期信号の品質が不連続的に悪
化し、その結果、画像の品位が急激に劣化してしまうと
いう若干の欠点を有していることが見い出された。ま
た、他の水平同期信号検出回路も先に出願されている
（特願平２−210609号）。

本発明はこのような現状に鑑みてなされたものであ
り、その目的とするところは、上述した水平同期信号分
離回路の欠点を解消することができる同期信号選択回路
を提供することにある。

（課題を解決するための手段） 本発明の同期信号選択回路は、水平同期信号と垂直同
期信号とを包含する複合同期信号から抽出される垂直同
期信号の入力に応答して、表示信号が存在する表示期間
の開始時点の近傍から表示期間の終了時点の近傍に相当
する期間にわたって、この期間であることを示す制御信
号を発生する制御信号発生手段、及び該複合同期信号、
該複合同期信号から分離された水平同期信号及び該制御
信号が入力され、該制御信号が発生している期間に該複
合同期信号を選択的に出力し、該制御信号が発生してい
ない期間に該複合同期信号から分離された水平同期信号
を選択的に出力する選択手段を備えており、そのことに
より上記目的が達成される。

また、本発明の同期信号選択回路は、水平同期信号と
垂直同期信号とを包含する複合同期信号から水平同期信
号を分離する水平同期信号分離回路と、水平同期信号と
垂直同期信号とを包含する複合同期信号から抽出される
垂直同期信号の入力に応答して、表示信号が存在する表
示期間の開始時点の近傍から表示期間の終了時点の近傍
に相当する期間にわたって、この期間であることを示す
制御信号を発生する制御信号発生手段、及び該複合同期
信号、該複合同期信号から分離された水平同期信号及び
該制御信号が入力され、該制御信号が発生している期間
に該複合同期信号を選択的に出力し、該制御信号が発生
していない期間に該複合同期信号から分離された水平同
期信号を選択的に出力する選択手段とを備え、該水平同
期信号分離回路が、該複合同期信号の立ち上がりエッジ
を検出する検出手段、該検出手段からのエッジ検出信号
を受けた時、これを通過させるとともにその後の水平走
査期間に相当する期間が経過する直前までは、該検出手
段の出力を遮断するゲート手段、該ゲート手段を通過し
た該検出手段の出力から、水平同期信号より大きいパル
ス幅を持ち水平同期信号のパルスタイミングを該パルス
幅内に含むパルス信号を発生するパルス出力手段、及び
該パルス出力手段の出力と該複合同期信号とを論理積
し、該複合同期信号から水平同期信号を抽出して出力す
る論理回路で構成されており、そのことにより上記目的
が達成される。

（作用） 雑音レベルが大きくなり、そのレベルが複合映像信号
から複合同期信号を分離するための分離回路の閾値を越
えると、その途端に複合同期信号に雑音に起因するパル
スが混入し、複合同期信号から分離された水平同期信号
の品質が元の複合同期信号の品質を下回るという事態が
生じる。

このような分離された水平同期信号の品質の劣化は、
雑音レベルが或るレベルを越えた時点で急激に起こるも
ので、分離された水平同期信号の品質が劣化した場合に
は、画像の品位が急激に且つ極端に悪化してしまう。

しかるに、本発明では、複合同期信号の波形が水平同
期信号とは大きく異なる非表示期間、即ち垂直帰線期間
のみにおいて、複合同期信号から分離された水平同期信
号、つまり、複合同期信号に含まれる垂直同期信号や等
価パルスを取り除いた水平同期信号を水平同期信号とし
て出力する。

一方、複合同期信号に水平同期信号のみが含まれる表
示期間においては、複合同期信号を水平同期として出力
する。

従って、本発明によれば、水平同期信号の品質が元の
複合同期信号のレベルを下回ることがないので、液晶表
示装置等の表示装置において、高い耐雑音性を達成で
き、画像品位を向上できる。

（実施例） 本発明を実施例について以下に説明する。

第１図に本発明の第１の実施例のブロック図を示す。
第１図の同期信号選択回路１は、カウンタ２、デコーダ
３、RSフリップフロップ４及びセレクタ５を備えてい
る。

カウンタ２、デコーダ３及びRSフリップフロップ４は
全体として、選択信号SELを発生するための信号発生回
路として機能する。カウンタ２のクリア端子CLには複合
同期信号C_syncから分離された垂直同期信号V_synが入力
されており、カウンタ２は垂直同期信号V_synの立ち上が
りエッジによってクリアされる。複合同期信号C_syncか
ら垂直同期信号V_synを分離するための回路は、例えば、
テレビジョン学会編「テレビジョン」（コロナ社）によ
り公知である。カウンタ２のクロック端子CKには、周期
的なパルス列である信号HSYOが入力されている。カウン
タ２はクリアされた直後から信号HSYO中のパルスをカウ
ントし、カウント結果をデコーダ３に与える。デコーダ
３は、カウンタ３のクリア時から第１の所定の時間が経
過し、該カウント結果が第１の所定の値を示したとき
に、セット信号T_Sを出力する。デコーダ３はまた、カウ
ンタ２のクリア時から第２の所定の時間が経過し、該カ
ウンタ結果が第２の所定の値を示したときに、リセット
信号T_Rを出力する。セット信号T_S及びリセット信号T
_Rは、RSフリップフロップ４のセット端子Ｓ及びリセッ
ト端子Ｒにそれぞれ与えられる。従って、RSフリップフ
ロップ４から出力される選択信号SELは、セット信号T_S
によってセットされてハイレベルになり、リセット信号
T_Rによってリセットされてローレベルになる。

セレクタ５の端子Ｂ及び端子Ａにはそれぞれ、複合同
期信号C_sync、及び水平同期信号分離回路10によって複
合同期信号C_syncから得られた、分離された水平同期信
号H_synが入力されている。又、セレクタ５の端子Ｓには
選択信号SELが入力されている。セレクタ２は、選択信
号SELがハイレベルの場合に複合同期信号C_syncを選択的
に出力し、選択信号SELがローレベルの場合に分離され
た水平同期信号H_synを選択的に出力する。セレクタ５か
ら出力される信号HSYNが、最終的に得られた水平同期信
号となる。この水平同期信号HSYNを第８図に示したよう
なPLL回路の入力とすることによって、液晶表示装置等
のマトリクス型表示装置のためのサンプリング用クロッ
ク信号が得られる。

次に、第２図を参照して本実施例の動作を説明する。
第２図に示す１個の垂直同期信号25から次の垂直同期信
号25までが１個のフィールドの走査期間であるが、実際
の表示が行われる表示期間は、第２図に示すように、上
述の走査期間の一部である。該表示期間は、垂直同期信
号25の立ち上がりエッジの時点から時間T_Bの経過後に始
まり、時間T_Eの経過後に終了する。上記第１の所定の時
間は時間T_Sよりも僅かに短く設定されており、上記第２
の所定の時間は時間T_Eよりも僅かに長く設定されてい
る。従ってデコーダ３は上記表示期間の開始時点の直前
にセット信号T_Sを出力し、上記表示期間の終了時点の直
後にリセット信号T_Rを出力する。その結果、選択信号SE
Lは、上記表示期間に於いてハイレベルとなり、それ以
外の期間、即ち垂直帰線期間にローレベルとなる。この
ため上記表示期間に於いては複合同期信号C_syncが水平
同期信号HSYNとしてセレクタ５から出力され、垂直帰線
期間に於いては分離された水平同期信号H_synが水平同期
信号HSYNとしてセレクタ５から出力される。

本実施例によって得られる効果を述べるために、先
ず、第３図を参照して水平同期信号分離回路10の一例に
ついて説明する。立ち上がりエッジ検出回路11には、複
合同期信号C_syncが入力される。立ち上がりエッジ検出
回路11は、複合同期信号C_syncの立ち上がりを検出する
と、パルス信号HEDをANDゲート12の一方の入力端に与え
る。カウンタ13はクロック信号CLK中のパルス数をカウ
ントする。カウンタ13の出力はデコーダ14に与えられ
る。デコーダ14はカウンタ13の出力をデコードすること
によって３種類のタイミング信号t₁、t₂及びt₃を出力す
る。タイミング信号t₁及びt₂はRSフリップフロップ15の
セット端子Ｓ及びリセット端子Ｒにそれぞれ入力され
る。RSフリップフロップ15の出力信号TPFはANDゲート12
の他方の入力端に与えられ、信号TPFがハイレベルの期
間にパルス信号HEDはANDゲート12を通過する。つまり、
信号TPFはANDゲート12の制御信号であり、カウンタ13の
出力に基づいて、デコーダ14及びRSフリップフロップ15
によってこの制御信号TPFが生成される。ANDゲート12の
出力（即ちANDゲート12を通過した信号HED）はカウンタ
13のクリア端子CLに入力される。タイミング信号t₃はRS
フリップフロップ16のリセット端子Ｒに与えられる。RS
フリップフロップ16のセット端子ＳにはANDゲート12の
出力が与えられる。ANDゲート17の２個の入力端には、
複合同期信号C_sync及びRSフリップフロップ16の出力す
る信号IH_synが入力される。ANDゲート17からは、分離さ
れた水平同期信号H_synが出力される。分離された水平同
期信号H_syn中のパルスの立ち上がり時点は、RSフリップ
フロップ16及びANDゲート17の作用により、パルス信号H
EDがANDゲート12を通過した時点と実質的に同一にな
る。第３図の水平同期信号分離回路10の動作及び水平同
期信号分離回路10の他の構成については、特願平２−15
6522号を参照されたい。

電波状態の悪化に伴って受信される複合映像信号の品
質が或る程度以上に劣化すると、複合映像信号から抽出
される複合同期信号C_syncに雑音に起因するパルスが混
入するようになる。第４図に、雑音が混入した複合同期
信号C_sync、並びにそのような複合同期信号C_syncが入力
された場合の水平同期信号分離回路10（第３図）で発生
する制御信号TPF、信号IH_syn及び分離された水平同期信
号H_synを示す。第４図に於いて、複合同期信号C_syncに
は、水平同期信号21の他に、雑音に起因するパルス41、
42、43及び44が含まれている。これらのパルスの内、パ
ルス41及び42は制御信号TPFによって除去されるため分
離された水平同期信号H_synに影響を及ぼさない。しか
し、パルス43及び44は制御信号TPFがハイレベルの期間
に発生しているので、分離された水平同期信号H_synに影
響が生じている。特に、パルス43に関しては、分離され
た水平同期信号H_synに於いて複合同期信号C_sync中の元
の水平同期信号21の波形がかなり失われてしまってい
る。極端な場合には、雑音に起因するパルスによって、
元の水平同期信号21が、分離された水平同期信号H_synに
於いては完全に消滅することも考えられる。このような
場合には、分離された水平同期信号H_synが入力されるPL
L回路が大きな影響を受け、PLL回路から出力されるクロ
ック信号の位相が大きくシフトすることになる。

複合映像信号に加わった雑音のレベルが小さく、複合
映像信号から複合同期信号C_syncを分離するための分離
回路の閾値以下で或る場合には、複合同期信号C_syncに
上述したようなパルスが混入することはなく、水平同期
信号分離回路10からは良好な分離された水平同期信号H
_synが得られる。しかしながら、雑音レベルが大きくな
り、複合映像信号から複合同期信号C_syncを分離するた
めの分離回路の閾値を越えるとその途端に複合同期信号
C_syncにパルスが混入し、分離された水平同期信号H_syn
の品質が元の複合同期信号C_syncの品質を下回るという
事態が生じる。このような分離された水平同期信号H_syn
の品質の劣化は、雑音レベルが或るレベルを越えた時点
で急激に起こるもので、分離された水平同期信号H_synの
品質が劣化した場合には、画像の品位が急激に且つ極端
に悪化してしまう。

本実施例によれば、複合同期信号C_syncの波形が水平
同期信号21とは大きく異なる垂直帰線期間のみに於い
て、水平同期信号分離回路10によって得られた分離され
た水平同期信号、即ち、複合同期信号に含まれる垂直同
期信号や等価パルスを取り除いた水平同期信号H_synが水
平同期信号HSYNとして出力され、他方、複合同期信号C
_syncと水平同期信号21のみが含まれる表示期間に於いて
は複合同期信号C_syncが水平同期信号HSYNとして出力さ
れる。従って水平同期信号HSYNの品質が元の複合同期信
号C_syncのそれを下回ることはなく、雑音レベルが高い
場合に於ける耐雑音性が向上する。

第５図に本発明の第２の実施例を示す。第５図に於い
て、第１図の同期信号選択回路１の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例は第１図の同期信号選択回路１をより
具体化したものである。本実施例では、垂直同期信号V
_synは立ち上がりエッジ検出回路６を介してカウンタ２
のクリア端子CLに入力されている。立ち上がりエッジ検
出回路６は、抵抗651、コンデンサ652、バッファ素子65
3、インバータ654及びANDゲート655から構成されてい
る。カウンタ２は２進カウンタであり、その出力（Q₁が
最下位の出力）の内のQ₂、Q₅及びQ₉がデコーダ３に与え
られている。カウンタ３のクロック端子CKに入力される
信号HSYOとしては、第８図と同様のPLL回路100の分周器
102の出力が用いられている。PLL回路100の位相比較器1
03には、セレクタ５からの水平同期信号HSYNが入力され
ている。尚、分離された水平同期信号H_synは、前述した
ように雑音に起因するパルスが含まれる場合があるの
で、信号HSYOとして用いることは好ましくない。デコー
ダ３は、セット信号T_Sを出力するNANDゲート351、及び
リセット信号T_Rを出力するインバータ352から構成され
ている。NANDゲート351にはカウンタ２の出力Q₂及びQ₅
が入力されている。従って、セット信号T_Sはカウンタ２
の出力の値が10進数で18になったときに出力される。セ
ット信号T_Sに応答して選択信号SELはハイレベルにな
る。インバータ352にはカウンタ２の出力Q₉が入力され
ている。従ってリセット信号T_Rはカウンタ２の出力値が
10進数で256になったときに出力される。リセット信号T
_Rに応答して選択信号SELはローレベルになる。

第６図に本発明の第３の実施例を示す。第６図に於い
て、第１図の同期信号選択回路１の構成要素と同様の構
成要素には、第１図に於けるのと同一の参照符号を付し
ている。本実施例では、垂直同期信号V_synの立ち上がり
エッジを検出するために、第５図の立ち上がりエッジ検
出回路６に代えて、Ｄフリップフロップ661、ANDゲート
662及びインバータ663から構成される立ち上がりエッジ
検出回路66が設けられている。Ｄフリップフロップ661
のクロック端子CKには、第５図の場合と同様にしてPLL
回路100によって得られる信号HSYOが、インバータ663を
介して与えられている。本実施例では又、第５図のデコ
ーダ３に代えて、NANDゲート361及びNORゲート362から
構成されるデコーダ36が用いられている。NANDゲート36
1は第５図のNANDゲート351と同様である。他方、リセッ
ト信号T_Rを出力するためのNORゲート362には、カウンタ
２の出力Q₉及び立ち上がりエッジ検出回路66の出力が入
力されている。このことにより、カウンタ２の出力値が
256に達する前に、垂直同期信号V_synの次の立ち上がり
エッジが検出された場合に於いても、リセット信号T_Rが
出力され、選択信号SELがローレベルに戻される。ビデ
オテープの高速サーチ等のように、複合映像信号として
正規のNTSC信号が受像装置に与えられない場合に、カウ
ンタ２の出力値が256に達する前に垂直同期信号V_synの
次の立ち上がりエッジが検出されることが有り得るが、
本実施例はこのような事態に於いても正常に機能する。

第７図に、第10図と同様の、擬似同期信号が混入した
複合同期信号C_sync、及びその複合同期信号C_syncから第
３図の水平同期信号分離回路及び第５図の同期信号選択
回路によって得られた水平同期信号HSYNを示す。第７図
に於いて、垂直帰線期間では水平同期信号分離回路から
出力される分離された水平同期信号H_synが水平同期信号
HSYNとして出力されており、表示期間では複合同期信号
C_syncがそのまま水平同期信号HSYNとして出力されてい
る。複合同期信号の性質を考えれば、複合同期信号中に
垂直同期信号及び等化パルスが存在し、又、複合同期信
号に擬似同期信号が混入するのは垂直帰線期間に於いて
のみである。従って、本発明のように表示期間では複合
同期信号C_syncをそのまま用いることは複合同期信号の
性質に合致していると思われる。

第11図に本発明の第４の実施例を示す。本実施例の同
期信号選択回路１は、第１のパルス発生回路PG1及び第
２のパルス発生回路PG2を備えている。パルス発生回路P
G1及びPG2は、入力Ｂの立上りに同期して出力Ｑよりパ
ルスを発生する回路であり、入力Ｂには複合同期信号C
_syncから分離された垂直同期信号V_synが入力されてい
る。第１のパルス発生回路PG1の出力はインバータ701を
介してANDゲート702の一方の入力端子に接続されてい
る。また、第２のパルス発生回路PG2の出力はANDゲート
702の他方の入力端子に直接接続されている。ANDゲート
702の出力は選択信号SELとしてセレクタ５の端子Ｓに入
力されている。

第12図を参照して本実施例の動作を説明する。前述の
ように、１個の垂直同期信号25から次の垂直同期信号25
までが１個のフィールドの走査期間であるが、実際の表
示が行われる表示期間は、第12図に示すように、上述の
走査期間の一部である。該表示期間は、垂直同期信号25
の立ち上がりエッジの時点から時間T_Bの経過後に始ま
り、時間T_Eの経過後に終了する。

本実施例では、第１のパルス発生回路PG1により発生
されるパルスPulse1は、そのパルス幅が時間T_Bにほぼ一
致するように出力される。また、第２のパルス発生回路
PG2により発生されるパルスPulse2は、そのパルス幅が
時間T_Eにほぼ一致するように出力される。従って、AND
ゲート702から出力される選択信号SELは、第12図に示す
ように、１フィールドの走査期間中の表示期間の間のみ
ハイレベルとなる。それ故、セレクタ５の出力は、表示
期間の間では複合同期信号C_syncが選択されて出力さ
れ、表示期間外では水平同期信号分離回路10から分離さ
れた水平同期信号H_synが選択されて出力される。

第11図の実施例に於いて第１のパルス発生回路PG1及
び第２のパルス発生回路PG2を単安定マルチバイブレー
タ703及び704で実現した場合の回路図を第13図に示す。
この場合、第11図のインバータ701は設けず、単安定マ
ルチバイブレート703の負論理出力Ｑの出力からパルスP
ulse1を直接得ている。尚、この例では、各パルスの幅
は、C₁、R₁、C₂及びR₂によって決定される時定数を適宜
に設定することに依って定められる。一般にＣ、Ｒの時
定数によるパルス幅の制御は誤差が大きいが、後述のよ
うにパルスPulse1及びPulse2の幅を厳密に制御する必要
はないので、Ｃ、Ｒの時定数によってパルス幅を規定し
ても実用上は問題のない性能を得ることができる。

第14図に本発明の第５の実施例を示す。本実施例で
は、第１のパルス発生回路PG1の出力がインバータ705を
介して第２のパルス発生回路PG2の入力となっており、
第２のパルス発生回路PG2の出力がセレクタ５の端子Ｓ
に入力されている。

本実施例の動作を第15図を参照して説明する。第15図
に於いて、T_Bは垂直同期信号V_synの立ち上がりから表示
期間までの時間を、T_DISは表示期間を表している。第１
のパルス発生回路PG1は垂直同期信号V_synの立ち上がり
から幅T_BのパルスPulse1を発生し、第２のパルス発生回
路PG2はパルスPulse1の反転信号▲▼の立
ち上がりエッヂ（即ち、パルスPulse1の立ち下がりエッ
ヂ）から幅T_DISのパルスPulse2を発生する。このPulse2
はそのまま選択信号SELとしてセレクト回路５の端子Ｓ
に与えられる。従って、本実施例に於いても、セレクタ
５の出力は、表示期間の間では複合同期信号C_syncが選
択されて出力され、表示期間外では水平同期信号分離回
路10から分離された水平同期信号H_synが選択されて出力
される。

尚、第12図及び第15図に示す選択信号SELのハイレベ
ルの期間は表示期間と一致することが理論的には好まし
い。即ち、選択信号SELの立ち上がり位置及び立ち下が
り位置は表示期間の開始位置及び終了位置とそれぞれ一
致することが理論的には望ましい。しかし、実用上は、
選択信号SELのハイレベルの期間は表示期間の大部分を
包含していれば全く問題はない。従って、パルスPulse1
及びPulse2の幅を厳密に制御する必要はない。

第14図の実施例に於いて第１のパルス発生回路PG1及
び第２のパルス発生回路PG2を単安定マルチバイブレー
タ706及び707で実現した場合の回路図を第16図に示す。
この場合に於いても、第14図のインバータ705は設け
ず、単安定マルチバイブレータ706の負論理出力の出
力からパルス▲▼を直接得ている。

第17図に第16図の変更例を示す。第17図の例では、単
安定マルチバイブレータ707のCLR入力に垂直同期信号V
_synがインバータ708を介して入力されている。単安定マ
ルチバイブレータ707の出力（即ち、選択信号SEL）がハ
イレベルの間に垂直同期信号V_synの次の立ち上がりがあ
ったとしても、その時点でマルチバイブレータ707がリ
セットされる。従って、その時点から次に選択信号SEL
が立ち上がるまでは、水平同期信号H_synがセレクタ５か
ら水平同期信号HSYNとして出力される。それ故、複合同
期信号C_sync中の垂直同期信号や第10図に示す疑似同期
信号が水平同期信号HSYNに出力されてしまうのを防止す
ることができる。これはビデオテープの特殊再生（高速
サーチや一時停止等）のように、複合映像信号として正
規のNTSC信号とは異なった信号が入力されるときに生じ
得ることであるが、本実施例によれば、このような事態
に於いても正常に機能する。

（発明の効果） 本発明によれば、複合同期信号と該複合同期信号から
分離された水平同期信号とを選択的に用いることによ
り、複合同期信号に雑音に起因するパルス等の信号が混
入した場合に於いても複合同期信号から良好な水平同期
信号を得ることができる同期信号分離回路が提供され
る。本発明の同期信号選択回路を用いることにより、液
晶表示装置等の複合同期信号からサンプリング用クロッ
ク信号を得る必要がある表示装置に於いて、高い耐雑音
性を達成することができる。

従来では、複合同期信号C_sync中の垂直同期信号、等
価パルス、或は前述の疑似等価パルスによる乱れを吸収
するためには、PLLの応答特性を早くする必要があり、
このため逆に弱電界に於けるウォータリィ現象（映像が
左右に揺れる）を引き起こすという副作用が生じてい
た。これらの問題を両方とも満足させることはできなか
ったのであるが、前述の水平同期信号分離回路と本発明
とを組み合わせることによりそれらの問題は両方とも解
決することができ、ウォータリィ現象に対しても独立に
最適設計を行うことが可能である。

本発明によれば、単にビデオ再生に於ける問題を解決
するだけではなく、液晶表示装置の総合的性能や表示品
位の向上に多大の貢献をもたらすことができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図は
該第１の実施例の動作を説明するためのタイミング図、
第３図は本発明の同期信号選択回路と組み合わせて用い
られ得る水平同期信号分離回路の一例のブロック図、第
４図は複合同期信号に雑音に起因するパルスが混入した
場合に於ける第３図の水平同期信号分離回路の動作を説
明するためのタイミング図、第５図は本発明の第２の実
施例の回路図、第６図は本発明の第３の実施例の回路
図、第７図は本発明の同期信号選択回路及び第３図の水
平同期信号分離回路によって複合同期信号から得られた
水平同期信号を例示する図、第８図は従来の液晶表示装
置に於いてサンプリングクロック信号を発生するために
用いられているPLL回路のブロック図、第9A図〜第9C図
はNTSC規格による複合同期信号を示す図、第10図は複製
防止付きビデオテープから得られた複合同期信号を例示
する図、第11図は本発明の第４の実施例のブロック図、
第12図は第４の実施例の動作を説明するためのタイミン
グ図、第13図は第４の実施例の変更例を示すブロック
図、第14図は本発明の第５の実施例のブロック図、第15
図は第５の実施例の動作を説明するためのタイミング
図、第16図及び第17図は第４の実施例の変更例を示すブ
ロック図である。 １……同期信号選択回路、２……カウンタ、３、36……
デコーダ、４……RSフリップフロップ、５……セレク
タ、６、66……立ち上がりエッジ検出回路。

フロントページの続き (72)発明者 三木 克己 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (72)発明者 福山 美紀 大阪府大阪市阿倍野区長池町22番22号 シャープ株式会社内 (56)参考文献 特開 平２−54680（ＪＰ，Ａ) 特開 平１−298875（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】水平同期信号と垂直同期信号とを包含する
   複合同期信号から抽出される垂直同期信号の入力に応答
   して、表示信号が存在する表示期間の開始時点の近傍か
   ら表示期間の終了時点の近傍に相当する期間にわたっ
   て、この期間であることを示す制御信号を発生する制御
   信号発生手段、及び 該複合同期信号、該複合同期信号から分離された水平同
   期信号及び該制御信号が入力され、該制御信号が発生し
   ている期間に該複合同期信号を選択的に出力し、該制御
   信号が発生していない期間に該複合同期信号から分離さ
   れた水平同期信号を選択的に出力する選択手段 を備えた同期信号選択回路。
2. 【請求項２】水平同期信号と垂直同期信号とを包含する
   複合同期信号から水平同期信号を分離する水平同期信号
   分離回路と、 水平同期信号と垂直同期信号とを包含する複合同期信号
   から抽出される垂直同期信号の入力に応答して、表示信
   号が存在する表示期間の開始時点の近傍から表示期間の
   終了時点の近傍に相当する期間にわたって、この期間で
   あることを示す制御信号を発生する制御信号発生手段、
   及び 該複合同期信号、該複合同期信号から分離された水平同
   期信号及び該制御信号が入力され、該制御信号が発生し
   ている期間に該複合同期信号を選択的に出力し、該制御
   信号が発生していない期間に該複合同期信号から分離さ
   れた水平同期信号を選択的に出力する選択手段と を備え、該水平同期信号分離回路が、 該複合同期信号の立ち上がりエッジを検出する検出手
   段、 該検出手段からのエッジ検出信号を受けた時、これを通
   過させるとともにその後の水平走査期間に相当する期間
   が経過する直前までは、該検出手段の出力を遮断するゲ
   ート手段、 該ゲート手段を通過した該検出手段の出力から、水平同
   期信号より大きいパルス幅を持ち水平同期信号のパルス
   タイミングを該パルス幅内に含むパルス信号を発生する
   パルス出力手段、 及び該パルス出力手段の出力と該複合同期信号とを論理
   積し、該複合同期信号から水平同期信号を抽出して出力
   する論理回路で構成されている同期信号選択回路。