JP2685656B2 - センスアンプの出力制御回路 - Google Patents

センスアンプの出力制御回路

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JP2685656B2 JP2415358A JP41535890A JP2685656B2 JP 2685656 B2 JP2685656 B2 JP 2685656B2 JP 2415358 A JP2415358 A JP 2415358A JP 41535890 A JP41535890 A JP 41535890A JP 2685656 B2 JP2685656 B2 JP 2685656B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置のセ
ンスアンプに関するもので、特にセンスアンプの出力を
制御してセンスアンプの動作を最適化させうるセンスア
ンプの出力制御回路に関するものである。
【０００２】
【従来の技術】半導体メモリー装置は、大量の情報を記
憶する部分（メモリーセル群）、指定された場所に情報
を選択的に貯蔵したり読み出されるようにする選択部分
（デコーダー等）、入出力される情報の信号状態を感知
する部分（センスアンプ等）、そして情報が通過する部
分（データバス等）とから構成されており、それらをな
るべく小さい面積に収容し、なおかつ、大容量の情報貯
蔵機能を持つようにするとともに、その動作速度の改善
および不必要な消費電力を減少させようとする問題が開
発の関心になっている。
【０００３】特に、上記情報を感知する部分、すなわち
センスアンプは選択されたメモリーセルで読み出された
情報を電圧差をもって充分に増幅してデータ出力バッフ
ァーに送る機能を持っている。従って、このセンスアン
プがどのくらい最適時間内で適切に動作するかによって
全体的なメモリー装置の動作効率が決定されると言うこ
とができる。図５は一般的な半導体メモリー装置の構成
を概略的に示したブロック図である。図５のメモリー装
置において、アドレスバッファ２００を通じてＣＭＯＳ
レベル（ハイ状態；５ボルト、ロウ状態；０ボルト）に
変換されたアドレス信号がロウデコーダー３００および
カラムデコーダー４００に供給される。そして、ロウデ
コーダー３００およびカラムデコーダー４００によって
メモリーセルアレイ１００内のメモリーセルが選択され
る。選択されたメモリーセルからデータが読み出されて
くると、これはセンスアンプ回路６００、データラッチ
回路７００からデータ出力バッファ８００を経てＩ／Ｏ
パッド９００で出力される。
【０００４】このとき、上記アドレスバッファ２００の
信号を入力するＡＴＤ回路（Ａｄｄｒｅｓｓ Ｔｒａｎ
ｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）５００はアドレス信
号が変換（ｔｒａｎｓｉｔｉｏｎ）するときに、これを
感知する信号を出力して上記センスアンプ回路６００お
よびデータラッチ回路７００の入出力を制御する。図５
で上記ＡＴＤ回路５００の出力信号、すなわちアドレス
変換感知信号を利用してセンスアンプ回路６００とデー
タラッチ回路７００との間の信号ラインを制御する従来
の方法が図６に示されている。
【０００５】
【発明が解決しようとする課題】図６に図示のようにセ
ンスアンプ回路６００とデータラッチ回路７００との間
の一対のデータライン６１、６２上には各々ＰＭＯＳ型
となっている伝達トランジスタ６３、６４が設計されて
いる。上記伝達トランジスタ６３、６４のゲートはＡＴ
Ｄ回路５００の出力信号に連結されている。上記のよう
にＡＴＤ回路５００を利用した単純なセンスアンプ回路
６００の出力を制御する従来の方法においては次のよう
な二つの問題点がある。第一に、センスアンプが出力を
送り出した後にまだエネイブルされている状態で、デー
タがＩ／Ｏパッド９００を通じてチップ外部に出される
ときに、Ｉ／Ｏパッドでの“ロウ”→“ハイ”または
“ハイ”→“ロウ”状態への電圧スイング（ｖｏｌｔａ
ｇｅ ｓｗｉｎｇ）によるノイズで、センスアンプが影
響を受けるようになるという点である。第二に、センス
アンプが出力を送り出した後に上記ＡＴＤ信号等によっ
て上記センスアンプをディスエーブルさせる場合には、
センスアンプの出力が出た以後からＡＴＤ信号によって
ディスエーブルされる時点まで、センスアンプはアクテ
ィブ状態にあるので、この間の動作消費電流を減少させ
るには限界がある。結果的に、センスアンプは、センス
アンプから出力される時点とＩ／Ｏパッドでデータが最
終的に読み出される時点が適切に分離されなければ、Ｉ
／Ｏパッドからセンスアンプに誘起されるノイズと、セ
ンスアンプ動作のための消費電流を減少することができ
ない
【０００６】したがって、本発明の目的は半導体メモリ
ー装置におけるセンスアンプが、入出力パッドから誘起
されるノイズに対して鈍感となるようにセンスアンプの
出力を調整する回路を提供することにある本発明のまた
他の目的は動作時の消費電流を最小にしうるようにセン
スアンプの出力を制御する回路を提供することにある。
【０００７】
【課題を解決するための手段】本発明は上記の目的を達
成するために、選択されたメモリセルから読出されたデ
ータを感知増幅して出力するためのセンスアンプ回路
と、入出力パッドに連結されたデータラッチ回路と、の
間に設けられるセンスアンプの出力制御回路について、
センスアンプ回路とデータラッチ回路との間のデータラ
イン対間に設けられて該データライン対を等化する等化
手段と、前記データライン対におけるデータ状態を感知
し、該データライン対が同じ論理状態であれば第１の論
理出力を発生し、異なる論理状態であれば第２の論理出
力を発生するセンスアンプ出力状態感知手段と、このセ
ンスアンプ出力状態感知手段の出力及びアドレス変換感
知信号（ＡＴＤ信号）に基づいて制御信号を発生する制
御信号発生手段と、この制御信号発生手段による制御信
号に応じて前記データライン対のデータラッチ回路への
電気的遮断／導通を制御する伝達手段と、からなり、等
化手段による等化動作でセンスアンプ出力状態感知手段
から第１の論理出力が発生され、これに応じて制御信号
発生手段から発生される制御信号により、センスアンプ
回路をエネイブルさせると共に伝達手段が導通状態とな
り、そして、等化手段の等化動作終了後にセンスアンプ
出力状態感知手段から第２の論理出力が発生されると、
これに応じて制御信号発生手段から発生される制御信号
により、センスアンプ回路をディスエーブルさせると共
に伝達手段が遮断状態となることを特徴としたセンスア
ンプの出力制御回路を提供する。
【０００８】
【実施例】以下、本発明を添付図面に基づいて説明す
る。図１は本発明におけるセンスアンプ出力制御回路６
１０の一つの実施例を示す回路図である。図１における
上記図５または図６の構成と同一な部分に対しては同一
の符号を使用する。図１において図示のようなセンスア
ンプ回路６００とデータラッチ回路７００との間にセン
スアンプ出力制御回路６１０が設計されている。上記出
力制御回路６１０内のデータライン対６０１、６０２と
の間にはデータラインの等化のためのＰＭＯＳトランジ
スタ６２０が連結されており、そのゲートにはデータラ
イン等化信号６０３が印加される。上記データライン等
化信号６０３は、一般的な半導体メモリー装置で使用す
る信号を使用しうる。各データライン６０１及び６０２
にはインバータ６３０及び６４０と、ＰＭＯＳとなって
いる伝達トランジスタ６５０及び６６０とが位置して、
データラッチ回路７００とセンスアンプ回路６００を連
結している。上記データライン対６０１、６０２に各々
ある第１接続ノード６０５と第２接続ノード６０６を入
力端とするセンスアンプ出力状態感知用の排他的ＮＯＲ
（ＸＮＯＲ）ゲート６７０と、上記ＸＮＯＲゲート６７
０の出力６０７とＡＴＤ信号を入力とするＮＯＲゲート
６８０が上記インバータ６３０、６４０と伝達トランジ
スタ６５０、６６０との間に設計されている。上記ＮＯ
Ｒゲート６８０の出力６０８はセンスアンプ回路６００
と伝達トランジスタ６５０、６６０のゲートに供給され
る。
【０００９】図２は上記図１に図示されたＸＮＯＲゲー
ト６７０の内部回路図であり、図３はそれによる真理値
表である。ＸＮＯＲゲートは図２の回路動作から知り得
るように２個の入力６０５、６０６がすべて“０”状態
または“１”状態である場合に、トランスミッションゲ
ート６７３または６７４が交代に動作して常に“１”を
出力し、上記入力６０５、６０６が相互に異なる論理状
態を持つ場合にのみ“０”を出力する。
【００１０】図４は本発明によるセンスアンプ出力制御
動作を示すタイミング図である。図４のタイミング図に
おいて参照文字（Ａ）はセンスアンプ回路６００の出力
に連結されたデータライン６０１、６０２の電位状態
を、（Ｂ）はデータライン等化信号６０３を、（Ｃ）は
第１または第２接続ノードの電位状態を、（Ｄ）はＸＮ
ＯＲゲート６７０の出力電位を、（Ｅ）はＮＯＲゲート
６８０の出力電位を、（Ｆ）はＡＴＤ信号６０４のレベ
ルを、各々示す。
【００１１】では、上記図４の動作タイミング図によっ
て本発明の一実施例を詳細に説明する。まず、図１の回
路においてデータライン等化信号６０３はＡＴＤ信号６
０４と同様にＡＴＤ回路（図示されていない）のアドレ
ス信号が変換するときエネイブルされる信号である。ま
た、上記センスアンプ回路６００と伝達トランジスタ６
５０、６６０はＮＯＲゲート６８０の出力６０８（Ｅ）
が“ロウ”状態であるとき共にエネイブルされる。デー
タライン等化信号６０３（Ｂ）が“ロウ”状態となる
と、等化用ＰＭＯＳトランジスタ６２０が導通してデー
タライン対６０１、６０２は（１／２）Ｖｃｃレベルに
等化（ｅｑｕａｌｉｚａｔｉｏｎ）される。これは、セ
ンスアンプ回路６００が、アドレス信号の変換によって
選ばれたメモリセルの電圧を感知、増幅し、そしてデー
タライン６０１と６０２は、センスアンプの最初の出力
発生の後の次の動作のために等化されるという動作を意
味し、このような動作は一般的なメモリー装置において
使用される方式である。
【００１２】上記データライン６０１、６０２が（１／
２）Ｖｃｃレベルに等化されると、インバーター６３
０、６４０を通過した信号、すなわち第１接続ノード６
０５及び第２接続ノード６０６（Ｃ）は整形された“ロ
ウ”状態になる。これは、上記インバータ６３０、６４
０が（１／２）Ｖｃｃレベルに対して“ハイ”状態の入
力トリップレベルをもつためであることを知り得る。
【００１３】上記第１及び第２接続ノード６０５、６０
６の電位が“ロウ”状態であると、ＸＮＯＲゲート６７
０の出力６０７（Ｄ）は図２又は図３から知り得るよう
に“ハイ”状態になる。この時、ＮＯＲゲート６８０は
“ロウ”状態の出力（Ｅ）を発生してセンスアンプ回路
６００及び伝達トランジスタ６５０、６６０のゲートに
印加する。“ロウ”状態のＮＯＲゲート６８０の出力
（Ｅ）によって、センスアンプ回路６００はエネイブル
されてデータ感知増幅動作をし、上記伝達トランジスタ
６５０、６６０はセンスアンプ回路６００とデータラッ
チ回路７００を連結させる。このときにセンスアンプ回
路６００の出力になるデータライン６０１、６０２
（Ａ）は等化されている状態であり、これはデータラッ
チ回路７００の出力端の状態をフローティング状態に置
くので、この期間中にセンスアンプ回路６００が内部で
データ感知増幅動作中であってもＩ／Ｏパッド等で誘起
されるノイズから影響を受けないことを知り得る
【００１４】その後に、センスアンプ回路６００の感知
増幅動作が同じであるとして出力される直前に、上記デ
ータライン等化信号６０３（Ｂ）が“ロウ”状態となっ
てセンスアンプ回路６００の出力が上記データライン６
０１、６０２（Ａ）上で有効な電圧信号を示すことにな
る。インバーター６３０、６４０を通過した信号は第２
電圧ノード６０５、６０６（Ｃ）の電位を“ハイ”及び
“ロウ”、または“ロウ”及び“ハイ”状態に作る。そ
れにより、ＸＮＯＲゲート６７０の出力６０７（Ｄ）は
“ロウ”状態となる。このときのＡＴＤ信号６０４
（Ｆ）は“ロウ”状態であるので、ＮＯＲゲート６８０
の出力６０８（Ｅ）は“ハイ”伏態になる。
【００１５】ここで、上記ＡＴＤ信号６０４（Ｆ）は前
述のように選択されたメモリーセルからデータを読み出
すために外部のアドレス信号が変換するとき、これを感
知して発生される信号であるので、上記データライン６
０１、６０２（Ａ）のデータ出力状態が終了される前
と、データが出力される前の所定時間の間にのみ“ハ
イ”状態としてディスエーブルされる。
【００１６】結果的に、上記ＮＯＲゲート６８０の出力
６０８（Ｅ）の出力が“ハイ”状態であるので、センス
アンプ回路６００及び伝達トランジスタ６５０、６６０
はディスエーブル状態になる。すなわち、上記センスア
ンプ回路６００から読出しデータが出た直後からセンス
アンプ回路６００がディスエーブルされることは勿論の
こと、上記伝達トランジスタ６５０、６６０のターンオ
フによってＩ／Ｏパッド等の出力端からも完全に遮断さ
れる。一方、上記伝達トランジスタ６５０、６６０がタ
ーンオフされても読出しデータはデータラッチ回路７０
０にすでに記憶された状態にある。
【００１７】さらに、ＡＴＤ信号６０４（Ｆ）は、読出
しサイクルでアドレス信号が変換すると“ハイ”状態を
一定時間維持するため、これによってＮＯＲゲート６８
０の出力６０８（Ｅ）が常に“ロウ”状態になる。これ
は、センスアンプ回路６００の出力が有効な読出しデー
タになることによって出力データ感知用であるＸＮＯＲ
ゲート６７０の出力６０７（Ｄ）が出力される、そのと
きまでのみＩ／Ｏパッドの影響が及ぶようにするためで
ある。さらに、上記ＸＮＯＲゲート６７０の出力６０７
（Ｄ）がセンスアンプの有効な出力データを感知した時
点で、それによってＮＯＲゲート６８０の出力６０８
（Ｅ）が決定されるようにすることによって、適切なセ
ンスアンプ回路６００の出力を制御することができるよ
うになる。
【００１８】
【発明の効果】上述のように本発明は、センスアンプ回
路の有効な出力データが発生したときに、この出力デー
タの状態を感知して上記センスアンプ回路をディスエー
ブルさせ、Ｉ／Ｏパッド等の最終出力端から上記センス
アンプ回路の出力端を隔離することによって、センスア
ンプ回路の不必要な動作消費電流とＩ／Ｏパッド等から
誘起されるノイズによる影響を最小化し得る効果があ
る。
【図面の簡単な説明】
【図１】本発明の回路図である。
【図２】図１のＸＮＯＲゲートの内部回路図である。
【図３】ＸＮＯＲゲートの真理表である。
【図４】本発明による動作タイミング図である。
【図５】半導体モメリー装置の概略的なブロック図であ
る。
【図６】従来のセンスアンプの出力を制御する方法を示
す回路図である。
【符号の説明】
６００… センスアンプ回路 ９００… Ｉ／Ｏパッド（入出力パッド） ７００… データラッチ回路 ６７０… センスアンプ出力状態感知手段 ６０８… 制御信号 ６８０… 制御信号発生手段 ６５０、６６０… 伝達手段

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 選択されたメモリセルから読出されたデ
    ータを感知増幅して出力するためのセンスアンプ回路
    と、入出力パッドに連結されたデータラッチ回路と、を
    備えた半導体メモリ装置において、 センスアンプ回路とデータラッチ回路との間のデータラ
    イン対間に設けられて該データライン対を等化する等化
    手段と、前記データライン対におけるデータ状態を感知
    し、該データライン対が同じ論理状態であれば第１の論
    理出力を発生し、異なる論理状態であれば第２の論理出
    力を発生するセンスアンプ出力状態感知手段と、このセ
    ンスアンプ出力状態感知手段の出力及びアドレス変換感
    知信号に基づいて制御信号を発生する制御信号発生手段
    と、この制御信号発生手段による制御信号に応じて前記
    データライン対のデータラッチ回路への電気的遮断／導
    通を制御する伝達手段と、から構成され、等化手段によ
    る等化動作でセンスアンプ出力状態感知手段から第１の
    論理出力が発生され、これに応じて制御信号発生手段か
    ら発生される制御信号により、センスアンプ回路をエネ
    イブルさせると共に伝達手段が導通状態となり、そし
    て、等化手段の等化動作終了後にセンスアンプ出力状態
    感知手段から第２の論理出力が発生されると、これに応
    じて制御信号発生手段から発生される制御信号により、
    センスアンプ回路をディスエーブルさせると共に伝達手
    段が遮断状態となるセンスアンプの出力制御回路を備え
    たことを特徴とする半導体メモリ装置。
  2. 【請求項２】 センスアンプの出力制御回路は、センス
    アンプ出力状態感知手段を排他的ＮＯＲゲートとし、制
    御信号発生手段をＮＯＲゲートとしてなる請求項１記載
    の半導体メモリ装置。
  3. 【請求項３】 センスアンプの出力制御回路は、等化手
    段よりもデータラッチ回路側のデータライン中に接続し
    たインバータを備え、センスアンプ出力状態感知手段が
    該インバータの出力を感知するようにしてなる請求項１
    又は請求項２記載の半導体メモリ装置。
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