JP2765366B2 - 集積回路 - Google Patents
集積回路Info
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- JP2765366B2 JP2765366B2 JP4137079A JP13707992A JP2765366B2 JP 2765366 B2 JP2765366 B2 JP 2765366B2 JP 4137079 A JP4137079 A JP 4137079A JP 13707992 A JP13707992 A JP 13707992A JP 2765366 B2 JP2765366 B2 JP 2765366B2
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- Japan
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- flip
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Description
【０００１】
【産業上の利用分野】本発明は、テスト容易化設計技術
のうち、いわゆるスキャンパス方式を採用して構成され
る集積回路に関する。
のうち、いわゆるスキャンパス方式を採用して構成され
る集積回路に関する。
【０００２】近年、集積回路は、その回路規模が大きく
なっており、テストパターンの作成が困難になってきて
いる。そこで、スキャンパス方式による自動テストパタ
ーン発生の利用頻度が大きくなっているが、故障検出率
を向上させることが要望されている。
なっており、テストパターンの作成が困難になってきて
いる。そこで、スキャンパス方式による自動テストパタ
ーン発生の利用頻度が大きくなっているが、故障検出率
を向上させることが要望されている。
【０００３】
【従来の技術】従来、スキャンパス方式を採用して設計
された集積回路として、図８に、その要部をブロック図
で示すようなものが知られている。
された集積回路として、図８に、その要部をブロック図
で示すようなものが知られている。
【０００４】図中、１はチップ本体、２は組合せ回路、
３1、３2・・・３nはスキャンイン端子付きのマスタス
レーブ型のフリップフロップ（以下、ＳＦＦという）で
あり、これらＳＦＦ３1、３2・・・３nにおいて、ＰＲ
及びＣＬはそれぞれ非同期信号入力端子であるプリセッ
ト端子及びクリア端子である。
３1、３2・・・３nはスキャンイン端子付きのマスタス
レーブ型のフリップフロップ（以下、ＳＦＦという）で
あり、これらＳＦＦ３1、３2・・・３nにおいて、ＰＲ
及びＣＬはそれぞれ非同期信号入力端子であるプリセッ
ト端子及びクリア端子である。
【０００５】また、４1・・・４mは一般入力端子、５1
・・・５kは一般出力端子、６はスキャンインデータＳ
ＤＩが入力されるスキャンイン端子、７はスキャンアウ
トデータＳＤＯが出力されるスキャンアウト端子であ
る。
・・・５kは一般出力端子、６はスキャンインデータＳ
ＤＩが入力されるスキャンイン端子、７はスキャンアウ
トデータＳＤＯが出力されるスキャンアウト端子であ
る。
【０００６】また、８はＳＦＦ３1、３2・・・３nのマ
スタラッチにスキャンインデータＳＤＩを書き込むため
のクロック信号、いわゆるＡクロック信号ＸＡＣＫが入
力されるＡクロック信号入力端子である。
スタラッチにスキャンインデータＳＤＩを書き込むため
のクロック信号、いわゆるＡクロック信号ＸＡＣＫが入
力されるＡクロック信号入力端子である。
【０００７】また、９はＳＦＦ３1、３2・・・３nのス
レーブラッチにマスタラッチからのデータを転送して出
力させるためのクロック信号、いわゆるＢクロック信号
ＢＣＫが入力されるＢクロック信号入力端子である。
レーブラッチにマスタラッチからのデータを転送して出
力させるためのクロック信号、いわゆるＢクロック信号
ＢＣＫが入力されるＢクロック信号入力端子である。
【０００８】また、１０はテストクロックモード、即
ち、集積回路内の全てのＳＦＦ３1、３2・・・３nをあ
たかも外部端子のように見なして回路全体を動作させる
モード時のクロック信号であるテスト用クロック信号Ｘ
ＴＣＫが入力されるテスト用クロック信号入力端子であ
る。
ち、集積回路内の全てのＳＦＦ３1、３2・・・３nをあ
たかも外部端子のように見なして回路全体を動作させる
モード時のクロック信号であるテスト用クロック信号Ｘ
ＴＣＫが入力されるテスト用クロック信号入力端子であ
る。
【０００９】かかる集積回路においては、テストモード
時における集積回路内の動作は２個のモードで与えられ
る。第１のモードは、スキャンモード、即ち、集積回路
内の全てのＳＦＦ３1、３2・・・３nをシフトレジスタ
構成とし、これらＳＦＦ３1、３2・・・３nにシリアル
にデータを入出力するモードであり、第２のモードは、
前述したテストクロックモード、即ち、集積回路内の全
てのＳＦＦ３1、３2・・・３nをあたかも外部端子の一
部のように見なして回路全体を動作させるモードであ
る。
時における集積回路内の動作は２個のモードで与えられ
る。第１のモードは、スキャンモード、即ち、集積回路
内の全てのＳＦＦ３1、３2・・・３nをシフトレジスタ
構成とし、これらＳＦＦ３1、３2・・・３nにシリアル
にデータを入出力するモードであり、第２のモードは、
前述したテストクロックモード、即ち、集積回路内の全
てのＳＦＦ３1、３2・・・３nをあたかも外部端子の一
部のように見なして回路全体を動作させるモードであ
る。
【００１０】即ち、かかる集積回路においては、テスト
は、まず、スキャンモードとし、ＳＦＦ３1、３2・・
・３nにスキャンインデータＳＤＩをスキャンインした
後、テストクロックモードとし、一般入力とスキャン
インしたスキャンインデータＳＤＩとにより回路全体を
動作させ、次に、再び、スキャンモードとし、ＳＦＦ
３1、３2・・・３nに書き込まれているデータをスキャ
ンアウトすると同時にＳＦＦ３1、３2・・・３nに次の
スキャンインデータＳＤＩをスキャンインし、以下、手
順、を繰り返すことにより行われる。
は、まず、スキャンモードとし、ＳＦＦ３1、３2・・
・３nにスキャンインデータＳＤＩをスキャンインした
後、テストクロックモードとし、一般入力とスキャン
インしたスキャンインデータＳＤＩとにより回路全体を
動作させ、次に、再び、スキャンモードとし、ＳＦＦ
３1、３2・・・３nに書き込まれているデータをスキャ
ンアウトすると同時にＳＦＦ３1、３2・・・３nに次の
スキャンインデータＳＤＩをスキャンインし、以下、手
順、を繰り返すことにより行われる。
【００１１】
【発明が解決しようとする課題】かかる従来の集積回路
においては、スキャンモード時、ＳＦＦ３1、３2・・・
３nのいずれか又は全部のプリセット端子ＰＲにプリセ
ット信号が入力された場合又はクリヤ端子ＣＬにクリア
信号が入力された場合、プリセット動作又はクリア動作
によりスキャンインデータＳＤＩやスキャンアウトデー
タＳＤＯが破壊されてしまう場合がある。
においては、スキャンモード時、ＳＦＦ３1、３2・・・
３nのいずれか又は全部のプリセット端子ＰＲにプリセ
ット信号が入力された場合又はクリヤ端子ＣＬにクリア
信号が入力された場合、プリセット動作又はクリア動作
によりスキャンインデータＳＤＩやスキャンアウトデー
タＳＤＯが破壊されてしまう場合がある。
【００１２】したがって、スキャンモード時において
は、ＳＦＦ３1、３2・・・３nのプリセット端子ＰＲへ
のプリセット信号の入力及びクリヤ端子ＣＬへのクリア
信号の入力を禁止する必要がある。
は、ＳＦＦ３1、３2・・・３nのプリセット端子ＰＲへ
のプリセット信号の入力及びクリヤ端子ＣＬへのクリア
信号の入力を禁止する必要がある。
【００１３】また、いずれかのＳＦＦの出力端子が他の
ＳＦＦのプリセット端子ＰＲ又はクリア端子ＣＬに結線
されている場合には、テストクロックモード時、いずれ
かのＳＦＦの出力信号により他のＳＦＦのプリセット端
子ＰＲ又はクリア端子ＣＬがアクティブになり、テスト
用クロック信号ＸＴＣＫに同期して他のＳＦＦに書き込
まれたデータが破壊されてしまう場合がある。
ＳＦＦのプリセット端子ＰＲ又はクリア端子ＣＬに結線
されている場合には、テストクロックモード時、いずれ
かのＳＦＦの出力信号により他のＳＦＦのプリセット端
子ＰＲ又はクリア端子ＣＬがアクティブになり、テスト
用クロック信号ＸＴＣＫに同期して他のＳＦＦに書き込
まれたデータが破壊されてしまう場合がある。
【００１４】この場合、スキャンモード時における場合
と同様に、テストクロックモード時においても、ＳＦＦ
３1、３2・・・３nのプリセット端子ＰＲへのプリセッ
ト信号の入力及びクリア端子ＣＬへのクリア信号の入力
を禁止する場合には、テスト用クロック信号ＸＴＣＫに
同期してＳＦＦに書き込まれたデータの破壊を阻止する
ことができる。
と同様に、テストクロックモード時においても、ＳＦＦ
３1、３2・・・３nのプリセット端子ＰＲへのプリセッ
ト信号の入力及びクリア端子ＣＬへのクリア信号の入力
を禁止する場合には、テスト用クロック信号ＸＴＣＫに
同期してＳＦＦに書き込まれたデータの破壊を阻止する
ことができる。
【００１５】しかし、このように制御する場合は、ＳＦ
Ｆ３1、３2・・・３nのプリセット端子ＰＲの故障、ク
リア端子ＣＬの故障、及び、これらプリセット端子ＰＲ
又はクリア端子ＣＬにしか伝わらない故障を検出するこ
とができなくなるという問題点があった。
Ｆ３1、３2・・・３nのプリセット端子ＰＲの故障、ク
リア端子ＣＬの故障、及び、これらプリセット端子ＰＲ
又はクリア端子ＣＬにしか伝わらない故障を検出するこ
とができなくなるという問題点があった。
【００１６】本発明は、かかる点に鑑み、スキャンモー
ド時、スキャンインデータ及びスキャンアウトデータが
非同期信号により破壊されないようにすると共に、ＳＦ
Ｆの非同期信号入力部の故障及び非同期信号入力部にし
か伝わらない故障を検出できるようにし、故障検出率の
向上を図ることができるようにした集積回路を提供する
ことを目的とする。
ド時、スキャンインデータ及びスキャンアウトデータが
非同期信号により破壊されないようにすると共に、ＳＦ
Ｆの非同期信号入力部の故障及び非同期信号入力部にし
か伝わらない故障を検出できるようにし、故障検出率の
向上を図ることができるようにした集積回路を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】本発明による集積回路
は、組合せ回路と、複数のＳＦＦとを備えて構成され、
テストモード時、ＳＦＦをシフトレジスタ構成とし、こ
れらＳＦＦにシリアルにデータを入出力するスキャンモ
ードと、ＳＦＦを外部端子の一部のように見なして回路
全体を動作させるテストクロックモードとが与えられる
集積回路を改良するものである。
は、組合せ回路と、複数のＳＦＦとを備えて構成され、
テストモード時、ＳＦＦをシフトレジスタ構成とし、こ
れらＳＦＦにシリアルにデータを入出力するスキャンモ
ードと、ＳＦＦを外部端子の一部のように見なして回路
全体を動作させるテストクロックモードとが与えられる
集積回路を改良するものである。
【００１８】本発明においては、ＳＦＦのマスタラッチ
及びスレーブラッチにそれぞれに非同期信号入力部が設
けられると共に、スキャンモード時、ＳＦＦのマスタラ
ッチ及びスレーブラッチの非同期信号入力部への非同期
信号の入力を禁止し、テストクロックモード時、ＳＦＦ
のマスタラッチの非同期信号入力部への非同期信号の入
力を許可し、ＳＦＦのスレーブラッチの非同期信号入力
部への非同期信号の入力を禁止する非同期信号入力制御
部を設けて構成される。
及びスレーブラッチにそれぞれに非同期信号入力部が設
けられると共に、スキャンモード時、ＳＦＦのマスタラ
ッチ及びスレーブラッチの非同期信号入力部への非同期
信号の入力を禁止し、テストクロックモード時、ＳＦＦ
のマスタラッチの非同期信号入力部への非同期信号の入
力を許可し、ＳＦＦのスレーブラッチの非同期信号入力
部への非同期信号の入力を禁止する非同期信号入力制御
部を設けて構成される。
【００１９】
【作用】本発明においては、スキャンモード時、非同期
信号入力制御部によってＳＦＦのマスタラッチ及びスレ
ーブラッチの非同期信号入力部への非同期信号の入力が
禁止されるので、スキャンインデータ及びスキャンアウ
トデータが非同期信号により破壊されることはない。
信号入力制御部によってＳＦＦのマスタラッチ及びスレ
ーブラッチの非同期信号入力部への非同期信号の入力が
禁止されるので、スキャンインデータ及びスキャンアウ
トデータが非同期信号により破壊されることはない。
【００２０】他方、テストクロックモード時には、非同
期信号入力制御部によって、ＳＦＦのマスタラッチの非
同期信号入力部への非同期信号の入力は許可され、ま
た、ＳＦＦのスレーブラッチの非同期信号入力部への非
同期信号の入力は禁止されるので、ＳＦＦに書き込まれ
たデータの非同期信号による破壊を防止し、回路全体を
動作させ、ＳＦＦの非同期信号入力部の故障及び非同期
信号入力部にしか伝わらない故障の検出が可能となる。
期信号入力制御部によって、ＳＦＦのマスタラッチの非
同期信号入力部への非同期信号の入力は許可され、ま
た、ＳＦＦのスレーブラッチの非同期信号入力部への非
同期信号の入力は禁止されるので、ＳＦＦに書き込まれ
たデータの非同期信号による破壊を防止し、回路全体を
動作させ、ＳＦＦの非同期信号入力部の故障及び非同期
信号入力部にしか伝わらない故障の検出が可能となる。
【００２１】
【実施例】以下、図１〜図７を参照して本発明の一実施
例について説明する。なお、図１において、図８に対応
する部分には同一符号を付し、その重複説明は省略す
る。
例について説明する。なお、図１において、図８に対応
する部分には同一符号を付し、その重複説明は省略す
る。
【００２２】図１は本発明の一実施例の要部を示すブロ
ック図であり、図中、１２1、１２2・・・１２nはそれ
ぞれマスタラッチ１２1A、１２2A・・・１２nA及びスレ
ーブラッチ１２1B、１２2B・・・１２nBにプリセット回
路及びクリア回路が設けられているＳＦＦである。
ック図であり、図中、１２1、１２2・・・１２nはそれ
ぞれマスタラッチ１２1A、１２2A・・・１２nA及びスレ
ーブラッチ１２1B、１２2B・・・１２nBにプリセット回
路及びクリア回路が設けられているＳＦＦである。
【００２３】ここに、ＭＰＲはマスタラッチ１２1A、１
２2A・・・１２nAのプリセット端子、ＭＣＬはマスタラ
ッチ１２1A、１２2A・・・１２nAのクリア端子、ＳＰＲ
はスレーブラッチ１２1B、１２2B・・・１２nBのプリセ
ット端子、ＳＣＬはスレーブラッチ１２1B、１２2B・・
・１２nBのクリア端子を示している。なお、これらプリ
セット端子ＭＰＲ、ＳＰＲ及びクリア端子ＭＣＬ、ＳＣ
Ｌは「０」でアクティブとされる。
２2A・・・１２nAのプリセット端子、ＭＣＬはマスタラ
ッチ１２1A、１２2A・・・１２nAのクリア端子、ＳＰＲ
はスレーブラッチ１２1B、１２2B・・・１２nBのプリセ
ット端子、ＳＣＬはスレーブラッチ１２1B、１２2B・・
・１２nBのクリア端子を示している。なお、これらプリ
セット端子ＭＰＲ、ＳＰＲ及びクリア端子ＭＣＬ、ＳＣ
Ｌは「０」でアクティブとされる。
【００２４】また、図２は、ＳＦＦ１２1の部分をより
詳しく示す図であり、１３1はＳＦＦ１２1のプリセット
端子ＭＰＲ、ＳＰＲへのプリセット信号の入力及びクリ
ア端子ＭＣＬ、ＳＣＬへのクリア信号の入力を禁止、許
可する非同期信号入力制御部である。
詳しく示す図であり、１３1はＳＦＦ１２1のプリセット
端子ＭＰＲ、ＳＰＲへのプリセット信号の入力及びクリ
ア端子ＭＣＬ、ＳＣＬへのクリア信号の入力を禁止、許
可する非同期信号入力制御部である。
【００２５】なお、１５1、１６1、１７1、１８1はＯＲ
回路、ＰＲはプリセット信号、ＣＬはクリア信号、ＴＭ
はテストモード信号、ＳＭはスキャンモード信号であ
り、テストモード信号ＴＭは、テストモード時は
「１」、通常モード時（ユーザモード時）は「０」とさ
れ、スキャンモード信号ＳＭは、スキャンモード時は
「１」、テストクロックモード時は「０」とされる。
回路、ＰＲはプリセット信号、ＣＬはクリア信号、ＴＭ
はテストモード信号、ＳＭはスキャンモード信号であ
り、テストモード信号ＴＭは、テストモード時は
「１」、通常モード時（ユーザモード時）は「０」とさ
れ、スキャンモード信号ＳＭは、スキャンモード時は
「１」、テストクロックモード時は「０」とされる。
【００２６】この図２に示すように、本実施例において
は、ＳＦＦ１２1と非同期信号入力制御部１３1とは１個
のセル１４1として把握される。ＳＦＦ１２2・・・１２
nについても、同様である。
は、ＳＦＦ１２1と非同期信号入力制御部１３1とは１個
のセル１４1として把握される。ＳＦＦ１２2・・・１２
nについても、同様である。
【００２７】かかる本実施例においては、図２を使用し
て説明すると、テストモード時、テストモード信号ＴＭ
は「１」とされるので、ＯＲ回路１５1、１８1の出力
は、プリセット信号ＰＲ及びクリア信号ＣＬに関わら
ず、「１」に固定され、プリセット信号ＰＲのＳＦＦ１
２1のスレーブラッチ１２1Aのプリセット端子ＳＰＲへ
の入力及びクリア信号ＣＬのＳＦＦ１２1のスレーブラ
ッチ１２1Bのクリア端子ＳＣＬへの入力は禁止される。
て説明すると、テストモード時、テストモード信号ＴＭ
は「１」とされるので、ＯＲ回路１５1、１８1の出力
は、プリセット信号ＰＲ及びクリア信号ＣＬに関わら
ず、「１」に固定され、プリセット信号ＰＲのＳＦＦ１
２1のスレーブラッチ１２1Aのプリセット端子ＳＰＲへ
の入力及びクリア信号ＣＬのＳＦＦ１２1のスレーブラ
ッチ１２1Bのクリア端子ＳＣＬへの入力は禁止される。
【００２８】また特に、テストモード時中、スキャンモ
ード時には、スキャンモード信号ＳＭは「１」とされる
ので、ＯＲ回路１６1、１７1の出力は、プリセット信号
ＰＲ及びクリア信号ＣＬに関わらず、「１」に固定さ
れ、プリセット信号ＰＲのＳＦＦ１２1のマスタラッチ
１２1Aのプリセット端子ＭＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリア端子
ＭＣＬへの入力は禁止される。
ード時には、スキャンモード信号ＳＭは「１」とされる
ので、ＯＲ回路１６1、１７1の出力は、プリセット信号
ＰＲ及びクリア信号ＣＬに関わらず、「１」に固定さ
れ、プリセット信号ＰＲのＳＦＦ１２1のマスタラッチ
１２1Aのプリセット端子ＭＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリア端子
ＭＣＬへの入力は禁止される。
【００２９】即ち、図１を使用して説明すると、スキャ
ンモード時は、プリセット信号ＰＲのＳＦＦ１２1、１
２2・・・１２nにマスタラッチ１２1A、１２2A・・・１
２nA及びスレーブラッチ１２1B、１２2B・・・１２nBの
プリセット端子ＭＰＲ、ＳＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1、１２2・・・１２nにマスタラッチ
１２1A、１２2A・・・１２nA及びスレーブラッチ１
２1B、１２2B・・・１２nBのクリア端子ＭＣＬ、ＳＣＬ
への入力は禁止される。
ンモード時は、プリセット信号ＰＲのＳＦＦ１２1、１
２2・・・１２nにマスタラッチ１２1A、１２2A・・・１
２nA及びスレーブラッチ１２1B、１２2B・・・１２nBの
プリセット端子ＭＰＲ、ＳＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1、１２2・・・１２nにマスタラッチ
１２1A、１２2A・・・１２nA及びスレーブラッチ１
２1B、１２2B・・・１２nBのクリア端子ＭＣＬ、ＳＣＬ
への入力は禁止される。
【００３０】したがって、本実施例によれば、スキャン
モード時、スキャンインデータＳＤＩ及びスキャンアウ
トデータＳＤＯがプリセット信号ＰＲやクリア信号ＣＬ
により破壊されることを防止することができる。
モード時、スキャンインデータＳＤＩ及びスキャンアウ
トデータＳＤＯがプリセット信号ＰＲやクリア信号ＣＬ
により破壊されることを防止することができる。
【００３１】また、図２を使用して説明すると、テスト
モード時中、テストクロックモード時においても、テス
トモード信号ＴＭは「１」とされているので、プリセッ
ト信号ＰＲのＳＦＦ１２1のスレーブラッチ１２1Bのプ
リセット端子ＳＰＲへの入力及びクリア信号ＣＬのＳＦ
Ｆ１２1のスレーブラッチ１２1Bのクリア端子ＳＣＬへ
の入力は禁止される。
モード時中、テストクロックモード時においても、テス
トモード信号ＴＭは「１」とされているので、プリセッ
ト信号ＰＲのＳＦＦ１２1のスレーブラッチ１２1Bのプ
リセット端子ＳＰＲへの入力及びクリア信号ＣＬのＳＦ
Ｆ１２1のスレーブラッチ１２1Bのクリア端子ＳＣＬへ
の入力は禁止される。
【００３２】また、テストクロックモード時において
は、スキャンモード信号ＳＭは「０」とされるので、プ
リセット信号ＰＲ及びクリア信号ＣＬが優先され、プリ
セット信号ＰＲのＳＦＦ１２1のマスタラッチ１２1Aの
プリセット端子ＭＰＲへの入力及びクリア信号ＣＬのＳ
ＦＦ１２1のマスタラッチ１２1Aのクリア端子ＭＣＬへ
の入力が許可される。
は、スキャンモード信号ＳＭは「０」とされるので、プ
リセット信号ＰＲ及びクリア信号ＣＬが優先され、プリ
セット信号ＰＲのＳＦＦ１２1のマスタラッチ１２1Aの
プリセット端子ＭＰＲへの入力及びクリア信号ＣＬのＳ
ＦＦ１２1のマスタラッチ１２1Aのクリア端子ＭＣＬへ
の入力が許可される。
【００３３】したがって、本実施例によれば、ＳＦＦ１
２1、１２2・・・１２nに書き込まれたデータがプリセ
ット信号ＰＲやクリア信号ＣＬにより破壊されることを
防止して回路全体を動作させることができ、ＳＦＦ１２
1、１２2・・・１２nのマスタラッチ１２1A、１２2A・
・・１２nAのプリセット端子ＭＰＲの故障、クリア端子
ＭＣＬの故障及びプリセット端子ＭＰＲ、クリア端子Ｍ
ＣＬにしか伝わらない故障を検出し、故障検出率の向上
を図ることができる。
２1、１２2・・・１２nに書き込まれたデータがプリセ
ット信号ＰＲやクリア信号ＣＬにより破壊されることを
防止して回路全体を動作させることができ、ＳＦＦ１２
1、１２2・・・１２nのマスタラッチ１２1A、１２2A・
・・１２nAのプリセット端子ＭＰＲの故障、クリア端子
ＭＣＬの故障及びプリセット端子ＭＰＲ、クリア端子Ｍ
ＣＬにしか伝わらない故障を検出し、故障検出率の向上
を図ることができる。
【００３４】ここに、テストクロックモード時、テスト
用クロック信号ＸＴＣＫに同期してＳＦＦ１２1、１２2
・・・１２nに書き込まれたデータがスキャンモードに
移行する前に動作タイミングの関係で出力されてしまう
ような場合、出力先のＳＦＦに書き込まれているデータ
を破壊してしまう場合があるので、これを阻止する必要
がある。
用クロック信号ＸＴＣＫに同期してＳＦＦ１２1、１２2
・・・１２nに書き込まれたデータがスキャンモードに
移行する前に動作タイミングの関係で出力されてしまう
ような場合、出力先のＳＦＦに書き込まれているデータ
を破壊してしまう場合があるので、これを阻止する必要
がある。
【００３５】ここに、ＳＦＦ１２1、１２2・・・１２n
に書き込まれたデータが出力されてしまう前に、スキャ
ンモード信号ＳＭを「１」にすれば、ＳＦＦ１２1、１
２2・・・１２nに書き込まれたデータの出力を阻止する
ことができるが、このように制御する場合には、図１及
び図２には記載していないが、外部から供給されるスキ
ャンモード信号ＸＳＭを「０」とする必要がある。
に書き込まれたデータが出力されてしまう前に、スキャ
ンモード信号ＳＭを「１」にすれば、ＳＦＦ１２1、１
２2・・・１２nに書き込まれたデータの出力を阻止する
ことができるが、このように制御する場合には、図１及
び図２には記載していないが、外部から供給されるスキ
ャンモード信号ＸＳＭを「０」とする必要がある。
【００３６】しかし、組合せ回路２内にスキャンモード
信号ＸＳＭが制御信号として使用されるバス入出力回路
が含まれている場合、テストクロックモード時に、スキ
ャンモード信号ＸＳＭを「０」とすることには問題があ
る。
信号ＸＳＭが制御信号として使用されるバス入出力回路
が含まれている場合、テストクロックモード時に、スキ
ャンモード信号ＸＳＭを「０」とすることには問題があ
る。
【００３７】なぜなら、スキャンモード中には、スキャ
ンパス部分しか動作が保証されず、バスコンフリクトが
発生する可能性があるため、スキャンモード時には、ス
キャンモード信号ＸＳＭを「０」にして、バス入出力回
路を入力状態に固定し、テストクロックモード時には、
スキャンモード信号ＸＳＭを「１」にして、バス入出力
回路が入力状態又は出力状態のいずれをも取り得るよう
に制御する必要があるからである。
ンパス部分しか動作が保証されず、バスコンフリクトが
発生する可能性があるため、スキャンモード時には、ス
キャンモード信号ＸＳＭを「０」にして、バス入出力回
路を入力状態に固定し、テストクロックモード時には、
スキャンモード信号ＸＳＭを「１」にして、バス入出力
回路が入力状態又は出力状態のいずれをも取り得るよう
に制御する必要があるからである。
【００３８】そこで、このような場合には、図２に示す
セル１４1を代表して示せば、図３に示すように、回路
を構成する必要がある。この図３において、図２に対応
する部分には同一符号を付している。
セル１４1を代表して示せば、図３に示すように、回路
を構成する必要がある。この図３において、図２に対応
する部分には同一符号を付している。
【００３９】図中、ＸＴＳＴはテストモード信号、１
９、２０はＩ／Ｏ回路、２１はスキャンモード信号ＸＳ
Ｍが制御信号として使用されるバス入出力回路を含む回
路、２２〜２６はスルーゲート、２７〜２９はインバー
タ、３０はＮＡＮＤ回路、３１はＮＯＲ回路、３２、３
３はＯＲ回路である。なお、ＮＡＮＤ回路３０の一方の
入力端子３０Ａは「１」に固定される。
９、２０はＩ／Ｏ回路、２１はスキャンモード信号ＸＳ
Ｍが制御信号として使用されるバス入出力回路を含む回
路、２２〜２６はスルーゲート、２７〜２９はインバー
タ、３０はＮＡＮＤ回路、３１はＮＯＲ回路、３２、３
３はＯＲ回路である。なお、ＮＡＮＤ回路３０の一方の
入力端子３０Ａは「１」に固定される。
【００４０】ここに、破線で囲んだ回路３４は、テスト
クロックモード時、プリセット信号ＰＲのＳＦＦ１２1
のマスタラッチ１２1Aのプリセット端子ＭＰＲ及びクリ
ア信号ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリ
ア端子ＭＣＬへの入力を禁止するための制御を行う回路
である。
クロックモード時、プリセット信号ＰＲのＳＦＦ１２1
のマスタラッチ１２1Aのプリセット端子ＭＰＲ及びクリ
ア信号ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリ
ア端子ＭＣＬへの入力を禁止するための制御を行う回路
である。
【００４１】即ち、この例では、図４に示すように、テ
ストモード信号ＸＴＳＴ＝「０」、スキャンモード信号
ＸＳＭ＝「０」とし、スキャンモードとされた場合、Ｎ
ＡＮＤ回路３０の出力は「１」とされ、回路２１に含ま
れるバス入出力回路は、入力状態に固定され、バスコン
フリクトの発生が阻止される。
ストモード信号ＸＴＳＴ＝「０」、スキャンモード信号
ＸＳＭ＝「０」とし、スキャンモードとされた場合、Ｎ
ＡＮＤ回路３０の出力は「１」とされ、回路２１に含ま
れるバス入出力回路は、入力状態に固定され、バスコン
フリクトの発生が阻止される。
【００４２】また、この場合は、インバータ２７の出力
＝「１」、ＮＯＲ回路３１の出力＝「０」となるので、
ＯＲ回路３３の出力＝「０」、インバータ２８の出力、
即ち、スキャンモード信号ＳＭ＝「１」となり、プリセ
ット信号ＰＲのＳＦＦ１２1のマスタラッチ１２1Aのプ
リセット端子ＭＰＲへの入力及びクリア信号ＣＬのＳＦ
Ｆ１２1のマスタラッチ１２1Aのクリア端子ＭＣＬへの
入力は禁止される。
＝「１」、ＮＯＲ回路３１の出力＝「０」となるので、
ＯＲ回路３３の出力＝「０」、インバータ２８の出力、
即ち、スキャンモード信号ＳＭ＝「１」となり、プリセ
ット信号ＰＲのＳＦＦ１２1のマスタラッチ１２1Aのプ
リセット端子ＭＰＲへの入力及びクリア信号ＣＬのＳＦ
Ｆ１２1のマスタラッチ１２1Aのクリア端子ＭＣＬへの
入力は禁止される。
【００４３】これに対して、図５に示すように、テスト
モード信号ＸＴＳＴ＝「０」、スキャンモード信号ＸＳ
Ｍ＝「１」とし、テストクロックモードとされた場合、
ＮＡＮＤ回路３０の出力は「０」とされ、回路２１に含
まれるバス入出力回路は、入力状態に固定されていた状
態を解除される。
モード信号ＸＴＳＴ＝「０」、スキャンモード信号ＸＳ
Ｍ＝「１」とし、テストクロックモードとされた場合、
ＮＡＮＤ回路３０の出力は「０」とされ、回路２１に含
まれるバス入出力回路は、入力状態に固定されていた状
態を解除される。
【００４４】また、この場合、Ａクロック信号ＸＡＣＫ
＝「０」の状態にしておくと、ＮＯＲ回路３１の出力＝
「１」、ＯＲ回路３３の出力＝「１」で、インバータ２
８の出力、即ち、スキャンモード信号ＳＭが「０」とさ
れ、プリセット信号ＰＲ及びクリア信号ＣＬが優先さ
れ、プリセット信号ＰＲのＳＦＦ１２1のマスタラッチ
１２1Aのプリセット端子ＭＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリア端子
ＭＣＬへの入力が許可される。
＝「０」の状態にしておくと、ＮＯＲ回路３１の出力＝
「１」、ＯＲ回路３３の出力＝「１」で、インバータ２
８の出力、即ち、スキャンモード信号ＳＭが「０」とさ
れ、プリセット信号ＰＲ及びクリア信号ＣＬが優先さ
れ、プリセット信号ＰＲのＳＦＦ１２1のマスタラッチ
１２1Aのプリセット端子ＭＰＲへの入力及びクリア信号
ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリア端子
ＭＣＬへの入力が許可される。
【００４５】ここに、図６に示すように、Ａクロック信
号ＸＡＣＫ＝「１」の状態にすると、ＮＯＲ回路３１の
出力＝「０」、ＯＲ回路３３の出力＝「０」で、インバ
ータ２８の出力、即ち、スキャンモード信号ＳＭ＝
「１」で、プリセット信号ＰＲのＳＦＦ１２1のマスタ
ラッチ１２1Aのプリセット端子ＭＰＲへの入力及びクリ
ア信号ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリ
ア端子ＭＣＬへの入力が禁止される。
号ＸＡＣＫ＝「１」の状態にすると、ＮＯＲ回路３１の
出力＝「０」、ＯＲ回路３３の出力＝「０」で、インバ
ータ２８の出力、即ち、スキャンモード信号ＳＭ＝
「１」で、プリセット信号ＰＲのＳＦＦ１２1のマスタ
ラッチ１２1Aのプリセット端子ＭＰＲへの入力及びクリ
ア信号ＣＬのＳＦＦ１２1のマスタラッチ１２1Aのクリ
ア端子ＭＣＬへの入力が禁止される。
【００４６】したがって、図３に示す回路によれば、組
合せ回路２にスキャンモード信号ＸＳＭが制御信号とし
て使用されるバス入出力回路が含まれている場合におい
て、テストクロックモード時に、テスト用クロック信号
ＸＴＣＫに同期してＳＦＦ１２1、１２2・・・１２nに
書き込まれたデータがスキャンモードに移行する前に動
作タイミングの関係で出力されてしまうような場合にお
いても、これを阻止することができる。
合せ回路２にスキャンモード信号ＸＳＭが制御信号とし
て使用されるバス入出力回路が含まれている場合におい
て、テストクロックモード時に、テスト用クロック信号
ＸＴＣＫに同期してＳＦＦ１２1、１２2・・・１２nに
書き込まれたデータがスキャンモードに移行する前に動
作タイミングの関係で出力されてしまうような場合にお
いても、これを阻止することができる。
【００４７】なお、組合せ回路２にスキャンモード信号
ＸＳＭが制御信号として使用されるバス入出力回路が含
まれていない場合には、スキャンモード時中におけるバ
スコンフリクトを考慮する必要がないので、図７に示す
ように、スキャンモード信号ＸＳＭによってスキャンモ
ード信号ＳＭを「１」に制御するように構成することが
できる。なお、３５はＩ／Ｏ回路、３６はスルーゲー
ト、３７はインバータである。
ＸＳＭが制御信号として使用されるバス入出力回路が含
まれていない場合には、スキャンモード時中におけるバ
スコンフリクトを考慮する必要がないので、図７に示す
ように、スキャンモード信号ＸＳＭによってスキャンモ
ード信号ＳＭを「１」に制御するように構成することが
できる。なお、３５はＩ／Ｏ回路、３６はスルーゲー
ト、３７はインバータである。
【００４８】
【発明の効果】以上のように、本発明によれば、ＳＦＦ
のマスタラッチ及びスレーブラッチにそれぞれ非同期信
号入力部を設け、スキャンモード時、ＳＦＦのマスタラ
ッチ及びスレーブラッチの非同期信号入力部への非同期
信号の入力を禁止するとしているので、スキャンインデ
ータ及びスキャンアウトデータが非同期信号により破壊
されることを防止することができると共に、テストクロ
ックモード時には、ＳＦＦのマスタラッチの非同期信号
入力部への非同期信号の入力を許可し、ＳＦＦのスレー
ブラッチの非同期信号入力部への非同期信号の入力を禁
止するとしているので、ＳＦＦに書き込まれたデータを
破壊することなく、内部回路を動作させ、ＳＦＦの非同
期信号入力部の故障及び非同期信号入力部にしか伝わら
ない故障を検出し、故障検出率の向上を図ることができ
る。
のマスタラッチ及びスレーブラッチにそれぞれ非同期信
号入力部を設け、スキャンモード時、ＳＦＦのマスタラ
ッチ及びスレーブラッチの非同期信号入力部への非同期
信号の入力を禁止するとしているので、スキャンインデ
ータ及びスキャンアウトデータが非同期信号により破壊
されることを防止することができると共に、テストクロ
ックモード時には、ＳＦＦのマスタラッチの非同期信号
入力部への非同期信号の入力を許可し、ＳＦＦのスレー
ブラッチの非同期信号入力部への非同期信号の入力を禁
止するとしているので、ＳＦＦに書き込まれたデータを
破壊することなく、内部回路を動作させ、ＳＦＦの非同
期信号入力部の故障及び非同期信号入力部にしか伝わら
ない故障を検出し、故障検出率の向上を図ることができ
る。
【図１】本発明の一実施例の要部を示すブロック図であ
る。
る。
【図２】本発明の一実施例が内蔵するフリップフロップ
と非同期信号入力制御部とを示す図である。
と非同期信号入力制御部とを示す図である。
【図３】スキャンモード信号ＳＭを生成するための回路
の一例を他の回路と共に示す図である。
の一例を他の回路と共に示す図である。
【図４】図３に示す回路の動作を説明するための図であ
る。
る。
【図５】図３に示す回路の動作を説明するための図であ
る。
る。
【図６】図３に示す回路の動作を説明するための図であ
る。
る。
【図７】スキャンモード信号ＳＭを生成するための回路
の他の例を示す図である。
の他の例を示す図である。
【図８】スキャンパス方式を採用して構成された従来の
集積回路の要部を示すブロック図である。
集積回路の要部を示すブロック図である。
１ チップ本体 ２ 組合せ回路 １２1 スキャンイン端子付きのマスタスレーブ型のフ
リップフロップ １２2 スキャンイン端子付きのマスタスレーブ型のフ
リップフロップ １２n スキャンイン端子付きのマスタスレーブ型のフ
リップフロップ ＳＤＩ スキャンインデータ ＳＤＯ スキャンアウトデータ ＸＴＣＫ テスト用クロック信号 ＸＡＣＫ Ａクロック信号（マスタラッチ用のクロック
信号） ＢＣＫ Ｂクロック信号（スレーブラッチ用のクロック
信号）
リップフロップ １２2 スキャンイン端子付きのマスタスレーブ型のフ
リップフロップ １２n スキャンイン端子付きのマスタスレーブ型のフ
リップフロップ ＳＤＩ スキャンインデータ ＳＤＯ スキャンアウトデータ ＸＴＣＫ テスト用クロック信号 ＸＡＣＫ Ａクロック信号（マスタラッチ用のクロック
信号） ＢＣＫ Ｂクロック信号（スレーブラッチ用のクロック
信号）
Claims (4)
- 【請求項１】組合せ回路と、スキャンイン端子付きのマ
スタスレーブ型の複数のフリップフロップとを有してな
り、テストモード時、前記複数のフリップフロップをシ
フトレジスタ構成とし、前記複数のフリップフロップに
シリアルにデータを入出力する第１のモードと、前記複
数のフリップフロップを外部端子の一部のように見なし
て回路全体を動作させる第２のモードとが交互に繰返し
与えられる集積回路において、前記複数のフリップフロ
ップのマスタラッチ及びスレーブラッチにそれぞれ非同
期信号入力部を設けると共に、前記第１のモード時、前
記複数のフリップフロップのマスタラッチ及びスレーブ
ラッチの非同期信号入力部への非同期信号の入力を禁止
し、前記第２のモード時、前記複数のフリップフロップ
のマスタラッチの非同期信号入力部への非同期信号の入
力を許可し、前記複数のフリップフロップのスレーブラ
ッチの非同期信号入力部への非同期信号の入力を禁止す
る非同期信号入力制御部を設けて構成されていることを
特徴とする集積回路。 - 【請求項２】前記第２のモード時、前記フリップフロッ
プに書き込まれたデータが前記第１のモードに移行する
前に出力されてしまうような場合、前記フリップフロッ
プに書き込まれたデータが出力されてしまう前に、前記
複数のフリップフロップのマスタラッチの非同期信号入
力部への非同期信号の入力を禁止するように制御される
ことを特徴とする請求項１記載の集積回路。 - 【請求項３】前記第２のモード時における前記複数のフ
リップフロップのマスタラッチの非同期信号入力部への
非同期信号の入力を禁止する制御は、前記組合せ回路に
前記第１のモードを設定する信号が制御信号として使用
されるバス入出力回路が含まれている場合には、前記第
１のモード時に前記複数のフリップフロップにシリアル
にデータを入出力するための信号を使用して行うように
構成されていることを特徴とする請求項２記載の集積回
路。 - 【請求項４】前記複数のフリップフロップのマスタラッ
チの非同期信号入力部への非同期信号の入力を禁止する
制御は、前記組合せ回路に前記第１のモードを設定する
信号が制御信号として使用されるバス入出力回路が含ま
れていない場合には、前記第１のモードを設定する信号
を使用して行うように構成されていることを特徴とする
請求項２記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137079A JP2765366B2 (ja) | 1992-05-28 | 1992-05-28 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4137079A JP2765366B2 (ja) | 1992-05-28 | 1992-05-28 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05333104A JPH05333104A (ja) | 1993-12-17 |
| JP2765366B2 true JP2765366B2 (ja) | 1998-06-11 |
Family
ID=15190408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4137079A Expired - Lifetime JP2765366B2 (ja) | 1992-05-28 | 1992-05-28 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765366B2 (ja) |
-
1992
- 1992-05-28 JP JP4137079A patent/JP2765366B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05333104A (ja) | 1993-12-17 |
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