JP2809087B2 - 配線形成方法 - Google Patents

配線形成方法

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  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、配線形成方法に関し、
更に詳しくは、半導体集積回路内で配線もしくは電極と
して用いられる、相互に連続したチタン膜及び窒化チタ
ン膜を少なくとも含む導電層をパターニングして、所望
の配線パターンに形成する配線形成方法に関する。
【0002】
【従来の技術】半導体デバイスにおける配線もしくは電
極の形成に、チタン膜と窒化チタン膜とを積層する構
造、及び、これらと他の金属膜とを積層する構造が広く
用いられている。特開平4−251923号公報には、
配線もしくは電極材料であるチタン膜をエッチングする
場合に、反応性ガスとして、フッ化塩化炭化水素ガス及
びフッ化炭化水素ガスのうち少なくとも一種のガスと酸
素ガスとの混合ガスを用いたドライエッチング方法が記
載されている。
【0003】上記公報では、反応性ガスとして上記のご
とき特定の混合ガスを用いることにより、チタンのサイ
ドエッチングを防止しながら、良好な異方性エッチング
を達成することで、良好な配線パターンもしくは電極の
形成を行うことを目的としている。
【0004】
【発明が解決しようとする課題】ところで、チタン膜の
エッチングに際して、上記混合ガスを反応性ガスとして
用いる場合には、導電層の構造が例えばチタン膜とアル
ミニウム合金膜との積層構造を成すときには、プロセス
の途中においてアルミニウム合金膜とチタン膜とでエッ
チングガスを変更する必要が生ずる。このため、プロセ
スが複雑となり、また、プロセス条件が極めて限定され
ることから、選択の余地が狭いプロセスになりがちであ
る。
【0005】さらに、上記混合ガスを用いるときには、
チタンはエッチングの際にフッ化物となって蒸発するの
であるが、チタンのフッ化物は蒸気圧がさほど高くはな
いため、実用的なエッチング速度、加工精度、及びマス
クとの選択性が、夫々充分には確保できないという問題
がある。
【0006】本発明は、上記問題に鑑みなされたもので
あって、広く利用されている構造である、連続したチタ
ン膜及び窒化チタン膜を少なくとも含む積層配線パター
ンを形成する際に、でき上がった配線の寸法精度が高
く、また、実用的に充分なエッチング速度で配線パター
ンもしくは電極が形成できる配線形成方法を提供するこ
とを目的とする。
【0007】
【課題を解決するための手段】本発明は、半導体基板上
部に、相互に連続したチタン膜及び窒化チタン膜を含む
導電層を形成し、塩素を含むガスでのプラズマエッチン
グにより前記導電層をパターニングして所望の配線パタ
ーンに形成する配線形成方法において、 前記プラズマ
エッチングに先立って、前記導電層を少なくとも一度熱
処理し、前記チタン膜内に少なくとも窒素を混入させる
ことを特徴とする。
【0008】ここで、上記熱処理は、450℃以上の温
度で行なうことが好ましく、また、前記導電層は、チタ
ン膜及び窒化チタン膜に加えてアルミニウム又はアルミ
ニウム合金膜を含む導電層として形成することが好まし
い。この場合、アルミニウム又はアルミニウム合金膜を
形成した後に前記熱処理を行なう場合には、熱処理の温
度として、好ましくは450〜600℃の範囲が選定さ
れる。
【0009】また、本発明の配線形成方法は、前記熱処
理に先立って前記チタン膜に接する酸化膜を形成する工
程を更に含むことが好ましい。
【0010】
【作用】本発明の配線形成方法では、熱処理によりチタ
ン膜内に窒化チタン膜から窒素が拡散されることによ
り、塩素を含むガスで導電層をプラズマエッチングして
該導電層から配線パターンを形成する際に、前記拡散し
た窒素がチタン膜に生ずるサイドエッチングを防止する
ように作用する。
【0011】また、本発明の配線形成方法が、チタン膜
に接する酸化膜を形成する工程を前記熱処理に先立って
更に含む場合には、この熱処理により、チタン膜内に更
に酸素が拡散し、前記窒素に加えて該酸素により、チタ
ン膜に生ずるサイドエッチングが防止される。
【0012】
【実施例】実施例1 図面を参照して本発明を更に説明する。図1(a)〜
(e)は、本発明の実施例1の半導体装置の配線形成方
法を工程順に示す、半導体装置の各工程段階毎の断面図
である。まず、半導体基板101上に、熱酸化法により
酸化シリコン膜102を約5000オングストローム厚
に形成する(図1(a))。その後、スパッタ法により
チタン(Ti)膜103を約1000オングストローム
厚に形成し、引き続き、反応性スパッタ法により、窒化
チタン(TiN)膜104を約1000オングストロー
ム厚に形成し、さらに、スパッタ法によりAlCu膜10
5を約1μm厚に形成する。
【0013】その後、プラズマCVD法により層間膜を
成す酸化シリコン膜106を約2000オングストロー
ム厚に形成する(図1(b))。この成膜時に、基板1
01を加熱し、基板表面温度を約450℃に保つ。プラ
ズマCVDの際に、このように基板を加熱することによ
り、チタン膜103中に、窒化チタン膜104からは窒
素が拡散し、また、下地を成す酸化シリコン膜102か
らは酸素が拡散する。その結果、チタン中に窒素と酸素
とが拡散混入した導電層が形成される。
【0014】次いで、プラズマCVD法により形成した
上記酸化シリコン膜106上に、厚さ1μmのレジスト
を塗布し、フォトリソグラフィー技術を用いて、これか
らレジストパターン107を形成する(図1(c))。
引き続き、このレジストパターン107をマスクとし
て、酸化シリコン膜106をエッチングする。このエッ
チングには、以下のように、リアクティブイオンエッチ
ング(RIE)装置を用いる。
【0015】図2は、RIE装置によるエッチングの際
の模式的断面を示す。まず、ウェハステージ108上に
ウェハ109を設置し、排気口110からエッチング容
器111内部を十分に排気する。その後、ガス導入口1
12からCF4及びCHF3の混合ガス(CF4/CHF3
=50/50(sccm比))を導入し、容器111内
の圧力を100mTorrに調節する。続いて、RF電
源(周波数13.56MHz)113から、ブロッキン
グコンデンサ(114)を介してRF電力を約500W
供給する。上記手法により、エッチング容器111内に
プラズマが生成され、酸化シリコン膜106がプラズマ
エッチングされる。その後、レジスト107を剥離する
ことで、図1(d)に示す構造を得る。
【0016】上記のように形成された酸化シリコン膜パ
ターン106をエッチングマスクとして、更に上記RI
E装置を用いて、AlCu/TiN/Ti層の一括エッチン
グを行う。エッチングガスとしては、Cl2及びN2 の混
合ガス(Cl2/N2 =50/10(sccm比))を用
い、容器内圧力を80mTorr、RF電力を300W
としてエッチングを行う。AlCu膜105はプラズマ中
の活性な塩素と反応し、揮発性であるAlCl3を生成し
て容易にエッチングされる。また、窒化チタン/チタン
膜103、104は、揮発性であるTiCl4を生成し、
同様に容易にエッチングされる。
【0017】エッチング後の形状を図1(e)に示す。
酸化膜106の形成時に基板101を450℃に加熱
し、チタン中に窒素と酸素とを混入させたことで、チタ
ンのサイドエッチングが抑制されるため、良好なエッチ
ング形状を得ることが出来る。
【0018】実施例2 図3(a)〜(e)は、本発明の実施例2の配線形成方
法を、図1(a)〜(e)と同様に示す断面図である。
半導体基板201上に、熱酸化法により酸化シリコン膜
202を約5000オングストローム厚に形成する。そ
の後、スパッタ法によりチタン膜203を約1000オ
ングストローム厚に形成し、引き続いて、反応性スパッ
タ法を用いて窒化チタン膜204を約1000オングス
トローム厚に形成する(図3(a))。その後、ランプ
アニール法を用い、600℃で60秒の熱処理を行う
(図3(b))。この熱処理を採用することにより、チ
タン膜203内に、窒化チタン膜204からは窒素が拡
散し、また、下地酸化シリコン膜202からは酸素が拡
散する。その結果、チタン中に窒素及び酸素が拡散混入
した導電層が得られる。
【0019】さらに、スパッタ法を用いて窒化チタン上
にAlSiCu膜205を形成する。その後、プラズマC
VD法により酸化シリコン膜206を約2000オング
ストローム厚に形成する。このCVDによる成膜時の温
度は、基板表面温度で約300℃とする。その後レジス
トを塗布し、これをフォトリソグラフィー技術によりパ
ターニングして、レジストパターン207を形成する
(図3(c))。その後、RIE装置を用いて酸化シリ
コン膜206をパターニングし、引き続き、レジストパ
ターン207を剥離する(図3(d))。
【0020】次いで、酸化シリコン膜パターン206を
エッチングマスクとして、AlSiCu/TiN/Tiから
成る積層導電層を、実施例1と同様にエッチングする。
エッチング後の形状を図3(e)に示す。チタン膜20
2内に窒素と酸素とを混入させたことにより、チタン膜
202のサイドエッチングが抑制され、良好なパターン
形状を得ることが出来る。
【0021】図4は、上記各実施例において採用した熱
処理(アニール)での、アニール温度とチタン膜のサイ
ドエッチングとの関係を示す。同図により、アニール温
度が200℃を越えるとサイドエッチングの抑制が始ま
り、450℃以上で充分な抑制が得られることが理解で
きる。この場合、アルミニウムの融点が660℃である
ことを考慮すると、アニール温度として450〜600
℃の範囲の温度を採用することが好ましい。
【0022】更に、上記熱処理を行なったことにより生
じた窒素及び酸素のチタン膜内への拡散を、X線光電子
分光法(XPS)を用いた元素分析により評価した。そ
の結果を図5に示す。同図は、窒化チタン/チタン/酸
化シリコンの積層膜から成る導電層について、窒素及び
酸素の夫々の深さ方向のX線光電子分光法による分析結
果を示すもので、横軸にXPSを行なった際のスパッタ
リング時間を示し、この時間を導電層の膜分布に対応さ
せて示した。グラフ(a)〜(d)は夫々、600℃の
熱処理を行なった配線における窒素分布、熱処理を行な
わなかった配線における窒素分布、600℃の熱処理を
行なった配線における酸素分布、熱処理を行なわなかっ
た配線における酸素分布を、XPSの強度値(%)とし
て示している。
【0023】図5において、Ti膜中において、グラフ
(a)がグラフ(b)より上にあること、及び、グラフ
(c)がグラフ(d)より上にあることから、600℃
で熱処理を行った導電層では、窒化チタンからは窒素
が、酸化シリコン膜からは酸素が、夫々チタン中に拡散
している様子が理解できる。この拡散した窒素及び酸素
が、Ti膜のサイドエッチングを抑制する。
【0024】上記実施例においては、チタン膜及び窒化
チタン膜の形成後で、アルミニウム合金膜の形成前に熱
処理を行う構成を採用したので、エッチングマスクであ
る酸化シリコン膜206を低温で成膜することが可能と
なる。このため、アルミニウム合金としてAlSiCu膜
を用いた場合においても、この酸化シリコン膜の形成時
に、アルミニウム合金中に固溶しているシリコンの析出
を抑制することができる。従って、Ti膜上にAlSiCu
膜を用いても、シリコンの析出が原因となって従来生ず
ることが知られていたエッチング残渣が防止でき、これ
に起因する配線の信頼性低下を防止できる利点がある。
【0025】なお、上記各実施例の構成は何れも単に例
示であり、本発明の配線形成方法は、上記各実施例の構
成から種々の修正及び変更が可能である。
【0026】
【発明の効果】以上説明したように、本発明の配線形成
方法によると、連続するチタン膜及び窒化チタン膜を少
なくとも含む導電層の塩素を含むガスによるプラズマエ
ッチングに先立って、導電層を少なくとも一度熱処理す
る構成を採用したことにより、チタン中に少なくとも窒
素を拡散混入させ、この窒素の作用によりチタンのサイ
ドエッチングを防止することが出来るので、配線パター
ンの寸法精度が高く、また、実用的に充分なエッチング
速度でエッチングを行うことができるため、本発明は、
半導体装置の信頼性及び生産性の向上を可能とした顕著
な効果を奏する。
【図面の簡単な説明】
【図1】本発明の実施例1の配線形成方法を示すため
の、各工程段階毎の半導体装置の断面図。
【図2】図1の配線形成方法で採用されるRIE工程で
の模式的側面図。
【図3】本発明の実施例2の配線形成方法を示すため
の、各工程段階毎の半導体装置の断面図。
【図4】チタンのサイドエッチング量と、アニール温度
との関係を示すグラフ。
【図5】本発明の配線方法の効果を示すための図で、X
線光電子分光法による導電層の深さ方向の元素分布を示
すグラフ。
【符号の説明】
101、102 半導体基板 102、202 酸化シリコン膜 103、203 チタン膜 104、204 窒化チタン膜 105 AlCu膜 205 AlSiCu 106、206 酸化シリコン膜(プラズマCVD) 107、207 レジストパターン 108 ウエハステージ 109 ウエハ 110 排気口 111 エッチング容器 112 ガス導入口 113 RF電源 114 ブロッキングコンデンサ

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板上部に酸化膜を形成する工程
    と、チタン膜、窒化チタン膜、及び、アルミニウム又は
    アルミニウム合金膜をこの順に含む導電層を前記酸化膜
    上に且つ該酸化膜に接して形成する工程と、基板温度を
    450〜600℃に維持して前記導電層を熱処理し、前
    記チタン膜内に酸素及び窒素を混入させる工程と、塩素
    を含むガスを利用したプラズマエッチングにより前記導
    電層をパターニングする工程とをこの順に含むことを特
    徴とする配線形成方法。
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5705428A (en) * 1995-08-03 1998-01-06 Chartered Semiconductor Manufacturing Pte, Ltd. Method for preventing titanium lifting during and after metal etching
US5780315A (en) * 1995-09-11 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd Dry etch endpoint method
US6004884A (en) * 1996-02-15 1999-12-21 Lam Research Corporation Methods and apparatus for etching semiconductor wafers
US5952244A (en) * 1996-02-15 1999-09-14 Lam Research Corporation Methods for reducing etch rate loading while etching through a titanium nitride anti-reflective layer and an aluminum-based metallization layer
US5846443A (en) * 1996-07-09 1998-12-08 Lam Research Corporation Methods and apparatus for etching semiconductor wafers and layers thereof
US6162724A (en) * 1996-09-12 2000-12-19 Mosel Vitelic Inc. Method for forming metalization for inter-layer connections
US5883007A (en) * 1996-12-20 1999-03-16 Lam Research Corporation Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
US5980768A (en) * 1997-03-07 1999-11-09 Lam Research Corp. Methods and apparatus for removing photoresist mask defects in a plasma reactor
US6087266A (en) * 1997-06-27 2000-07-11 Lam Research Corporation Methods and apparatus for improving microloading while etching a substrate
US6090304A (en) * 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6043163A (en) * 1997-12-29 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. HCL in overetch with hard mask to improve metal line etching profile
JP3322305B2 (ja) * 1999-02-25 2002-09-09 日本電気株式会社 半導体装置の製造方法
JP4646346B2 (ja) * 2000-01-28 2011-03-09 パナソニック株式会社 電子デバイスの製造方法
KR100374228B1 (ko) * 2001-03-28 2003-03-03 주식회사 하이닉스반도체 금속배선 형성 방법
KR20230001377U (ko) 2021-12-28 2023-07-05 (주)다다 다용도 펜꽂이 정리함

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL136565C (ja) * 1967-12-08
JPS61183942A (ja) * 1985-02-08 1986-08-16 Fujitsu Ltd 半導体装置の製造方法
JPH02271631A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JPH04251923A (ja) * 1991-01-09 1992-09-08 Tokyo Ohka Kogyo Co Ltd エッチング用反応性ガス

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JPH07230998A (ja) 1995-08-29
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