JP2809655B2 - ディジタル演算回路 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は外部から順次供給されるディジタルデータ
の平均値を算出するディジタル演算回路に関し、特にア
ナログ指示メータの指針駆動用に使用されるディジタル
演算回路に関する。

（従来の技術） 一般に、アナログ指示メータの指針駆動装置には、そ
のメータの指針を円滑に駆動させるためにディジタル演
算回路が設けられている。このディジタル演算回路は外
部から供給される入力データを平滑化して出力するため
にその入力データの平均値を算出するものであり、その
算出結果によってメータの指針制御を行なう。このよう
に平均データを利用して指針を制御すれば、メータの指
針が急激に応答動作する現象を防止して指針を円滑に駆
動できるので、メータの視認性を向上させることができ
る。

従来のディジタル演算回路は、平滑化された出力デー
タを得るための入力データの平均化処理でその平均化の
対象となる入力データの数だけデータをラッチし、その
ラッチしたデータの総和を求める加算、およびその平均
値を求める除算を繰返し行なう構成である。すなわち、
例えば４個のディジタルデータの平均値を算出する４平
均化処理の場合は、まずデータD1〜D4がラッチされてそ
れらの総和を求める加算処理、およびその総和を４で除
算する処理が実行される。次いで、データD2〜D5、デー
タD3〜D6、データD4〜D7が順次ラッチされて同様の平均
化処理が順次行なわれる。

このような構成では、平均化処理を行なうデータ数
（例えば４個）分のラッチ回路が必要になるので、平均
処理を行なうデータ数が増加するとそれに伴って回路規
模が大きくなる欠点がある。

（発明が解決しようとする課題） この発明は前述の事情に鑑みなされたもので、従来で
は平均化処理を行なうデータ数分のラッチ回路が必要と
なり回路規模の増大を招いた点を改善し、少ないラッチ
回路で出力データ値を平滑化するための入力データの平
均処理演算を実行できるディジタル演算回路を提供する
ことを目的とする。

［発明の構成］ （課題を解決するための手段） この発明のディジタル演算回路は、入力データを平滑
化して出力するための平均化処理を実行するものであ
る。ここで、この平均化処理とは、入力データ値が急激
に変化しても“平滑化された出力データ”が得られるよ
うにするための演算である。すなわち、この発明は、外
部から順次供給されるディジタルデータを受信し、その
受信データに応じて平滑化された出力データを算出する
ディジタル演算回路において、演算処理中または演算結
果データを一時保持する一時保持手段と、データの加減
算を行う加減算手段とを具備し、以前に算出され前記一
時保持手段に保持されているデータから、そのデータの
所定数分の１としたデータを前記加減算手段によって減
算し、外部から供給されるディジタルデータに前記減算
結果を前記加減算手段によって加算し、この加算によっ
て算出されたデータを前記一時保持手段に保持し、且つ
その所定数分の１のデータを前記出力データとして出力
する演算処理を、繰り返し実行するように構成されてい
ることを特徴とする。

（作用） このディジタル演算回路にあっては、まず外部からの
第１番目のデータがラッチ手段にラッチされ、そのデー
タからそのデータの所定数分の１のデータを減算した値
のデータがデータ算出手段によって算出される。次い
で、外部から供給される次のデータに対してそのデータ
算出手段による算出結果が加算される。そして、ラッチ
手段の内容はその加算結果に更新される。この一連の動
作が繰返し実行されることによって、平滑化された出力
データを得るためのデータの平均化処理が実行される。

このディジタル演算回路では、各データを順次演算処
理する構成であるため、従来のように平均化処理を行な
うデータ数だけデータをラッチする必要がなく、ラッチ
手段の規模を小さくすることができる。

（実施例） 以下、図面を参照してこの発明の実施例を説明する。

第１図にこの発明の一実施例に係るディジタル演算回
路を示す。このディジタル演算回路10においては、外部
から順次供給されるデータはそれぞれD1〜D4の４ビット
であり、平均処理後のデータをそれぞれ∫B1〜∫B4の４
ビットとして出力する構成である。また、その平均化処
理で得られる平均値は、４個のデータ毎に行なう前述の
４平均化処理に対応している。ここで、平均化処理と
は、前述したように、入力データを平滑化して出力する
ための平均化処理を意味し、入力データ値が急激に変化
しても“平滑化された出力データ”が得られるようにす
るための演算である。

図において、11はB1〜B4の４ビットからなるディジタ
ルデータを外部から順次入力する入力回路であり、この
入力回路11の出力は加減算回路12の第２の入力部b1〜b4
に接続されている。

加減算回路12は加算モードと減算モードの２つの演算
モードを有しており、これら演算モードはインバータI1
によって反転された制御信号GAによって切替え制御され
る。すなわち、加減算回路12は、加算モードの時、第１
の入力部a1〜a6に供給されるデータと第２の入力部b1〜
b6に供給されるデータの加算処理を行ない、その加算結
果を出力部F1〜F6から出力する。一方、減算モードの場
合は、第１の入力部a1〜a6に供給されるデータから第２
の入力部b1〜b6に供給されるデータを減算し、その減算
結果を出力部F1〜F6から出力する。この加減算回路12の
出力部F1〜F6は、ラッチ回路13およびラッチ回路14の各
入力部に接続されている。

ラッチ回路13は６ビット分のデータラッチ能力を有す
るものであって、制御信号L1によってデータのラッチタ
イミングが制御され、またそのラッチしたデータの出力
タイミングは制御信号▲▼によって制御される。こ
のラッチ回路13の出力は、加減算回路12の第１の入力部
a1〜a6に接続されている。

ラッチ回路14は６ビット分のデータラッチ能力を有し
ており、制御信号L2によってそのラッチタイミングが制
御され、その出力はゲート回路15およびゲート回路16の
各入力に接続されている。この場合、ゲート回路15に対
してはラッチ回路14の６ビットのラッチ出力がそのまま
供給されるが、ゲート回路16に対しては６ビットのラッ
チ出力のうちの上位４ビットだけが供給される。すなわ
ち、ゲート回路16は、ラッチ回路14のラッチ出力のLSB
側から２桁上位のビットをLSBとして入力する。したが
って、ゲート回路16に入力されるデータは、ラッチ回路
14から出力されるデータの1/4になる。

これらゲート回路15および16は、制御信号GAによって
その出力タイミングがそれぞれ制御され、ゲート回路15
の出力は加減算回路12の第１の入力部a1〜a6に、またゲ
ート回路16の出力は加減算回路12の第２の入力部b1〜b4
に接続されている。

出力回路17は、ゲート回路16と同様にラッチ回路14の
ラッチ出力の1/4のデータを入力し、そのデータを平均
データ∫B1〜∫B4として出力する。

次に第２図のタイミングチャートを参照して第１図の
ディジタル演算回路10の演算処理動作を説明する。前述
したように、加減算回路12は制御信号▲▼によって
その演算モードが切替えられ、制御信号▲▼が“L"
レベルすなわちGAが“H"レベルの時に減算モード、また
制御信号▲▼が“H"レベルすなわちGAが“L"レベル
の時に加算モードに設定される。制御信号GAが“L"レベ
ルの時は、入力回路11およびラッチ回路13の出力が開状
態でゲート回路15および16の出力が開状態である。反対
に、制御信号GAが“H"レベルの時は、、ゲート回路15お
よび16の出力が閉状態で、入力回路11およびラッチ回路
13の出力が閉状態である。したがって、加減算回路12で
は、入力回路11の出力とラッチ回路13の出力との加算処
理、またはゲート回路15の出力からゲート回路16の出力
を演算する減算処理が行なわれる。

外部から供給される第１番目のデータD1は、制御信号
GAが“L"レベルの時に加減算回路12に入力される。この
時、ラッチ回路13の出力は零であるため、加算モードの
加減算回路12からは第１番目の入力データD1がそのまま
出力される。そして、“H"レベルの制御信号L2が発生さ
れた時、その第１番目の入力データD1はラッチ回路14に
ラッチされる。この状態を初期状態として次のような演
算処理が実行される。

まず、制御信号GAが“L"から“H"レベルに立上がる
と、ラッチ回路14にラッチされていた第１番目のデータ
D1がゲート回路15を介して加減算回路12の第１の入力部
a1〜a4に供給される。また、加減算回路12の第２の入力
部b1〜b4には、ゲート回路16を介してデータD1の1/4の
データが供給される。この時、加減算回路12は減算モー
ドであるので、第１番目のデータD1からそのデータD1の
1/4のデータを減算する処理が実行される。そして、そ
の減算結果すなわちD1−（D1/4）は、“H"レベルの制御
信号L1が発生された時にラッチ回路13にラッチされる。

次いで、制御信号GAが“H"から“L"レベルに切替わる
と、ラッチ回路13にラッチされていたデータすなわちD1
−（A1/4）が加減算回路12の第１入力部a1〜a4に供給さ
れ、その第２の入力部b1〜b4には第２番目のデータD2が
供給される。そして、これらデータの加算が実行され、
その加算結果D1−（D1/4）＋D2は“H"レベルの制御信号
L2が発生された時にラッチ回路14にラッチされる。この
ラッチ回路14にラッチされているデータの1/4は、出力
回路17によって平均データとして出力される。

そして、今度はラッチ回路14にラッチされているデー
タ、すなわちD1−（D1/4）＋D2を初期値として、前述の
演算処理が再び実行される。

このような処理を順次繰返し実行することによって、
入力データの平均値を出力回路17から出力することがで
きる。

このディジタル演算回路10の演算処理特性すなわち入
力データと出力データとの関係は第３図および第４図の
ようになる。

第３図には入力データの値が「０」から「Ｆ」（16
進）に急峻に上昇し、以後その「Ｆ」値を維持する場合
が示されている。この図から分るように、入力データの
急峻な変化に対し、出力回路17から出力される出力デー
タの値は演算サイクルの増加と共に時定数的に緩かに上
昇して「Ｆ」に達する。

また、第４図には入力データの値が「Ｆ」から「０」
に急峻に下降し、以後その「０」値を維持する場合が示
されている。この場合にも、出力回路17から出力される
出力データの値は演算サイクルの増加と共に時定数的に
緩かに減少して「０」に達する。

このような演算処理特性を有するディジタル演算回路
10は、アナログ指示メータの指針制御に好適である。な
ぜなら、入力データの値が急峻に変化しても指針を円滑
に駆動できるからである。

また、このディジタル演算回路10においては、入力デ
ータを順次演算処理する構成であるため、従来のように
平均化処理するデータ数分のラッチ回路を設ける必要が
ない。したがって、平均化処理を行なうデータ数が増加
しても必要なラッチ回路の数はラッチ回路13と14の２個
で済む。

尚、ラッチ回路13は、ラッチ回路14にラッチされたデ
ータとその1/4のデータとの減算結果をラッチするため
だけのものであるから、ラッチ回路13を設けずにラッチ
回路14にその減算結果をラッチすることも可能である。
この場合には、ラッチ回路14は、ラッチ回路14にラッチ
されたデータとその1/4のデータとの減算結果、および
その減算結果と次の入力データとの加算結果とを交互に
ラッチすることになる。したがって、ラッチ回路13を設
けない場合は、ラッチ回路14が加算結果をラッチしてい
る場合のみ、出力回路17から出力データを取出すように
することが必要である。このようにすれば、１個のラッ
チ回路でデータの平均処理を実行することが可能にな
る。

第５図は、自動車のスピードメータ等の指針制御に適
したディジタル演算回路の構成例である。一般に、自動
車等のスピードメータにおいては、車速に対応して周期
が変化するパルス信号がその入力データとして与えられ
る。このように周期が変化するパルス信号を入力とする
場合には、そのパルス信号をF/Vコンバータ、およびA/D
コンバータを用いてディジタルデータに変換する方式も
一例としてあるが、この実施例では、これらコンバータ
を用いずに、第１図に示したディジタル演算回路10の入
力回路11の前段に前置処理回路21を設けている。この前
置処理回路21は、外部からパルス入力信号を受信する毎
に所定値のディジタルデータを一定期間発生するもので
ある。

例えば、第６図（ａ）に示すような入力パルス信号が
供給されると、前置処理回路21は、第６図（Ｂ）に示す
ように、そのパルス信号の立上がりタイミングに同期し
て値が「Ｆ」のデータを一定期間（期間ｔ）発生する。
したがって、ディジタル演算回路10の入力回路11には、
「Ｆ」から「０」に急峻に変化する入力データが前置処
理回路21から順次供給される。

この場合のディジタル演算回路10の出力データは、第
４図に示したディジタル演算回路10の入出力特性からも
明らかなように、第６図（Ｃ）のように増減を繰返しな
がら徐々に上昇する。したがって、この出力データを用
いれば、前述のF/V,A/D方式と同様にメータの指針を円
滑に駆動でき、しかも、F/Vコンバータや、A/Dコンバー
タを用いる必要がないため、CRフィルタ等の外付け部品
が削除でき低コストの演算回路を提供できる。

尚、第１図のディジタル演算回路においては、ラッチ
回路14にラッチされているデータからその1/4のデータ
を減算した値、すなわちD1−（D1/4）を減算処理によっ
て算出したが、これを（D1/4）＋（D1/4）＋（D1/4）、
あるいは（D1/2）＋（D1/4）と変形することによって加
算処理のみで算出することも可能である。

［発明の効果］ 以上のようにこの発明によれば、従来のように平均化
処理を行なうデータ数分のラッチ回路を設ける必要がな
くなり、少ないラッチ回路でディジタルデータの平均化
処理を実行することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例に係るディジタル演算処理
回路を示す回路図、第２図は第１図に示したディジタル
演算回路の動作を説明するタイミングチャート、第３図
および第４図はそれぞれ第１図に示したディジタル演算
回路の演算処理特性を示す図、第５図はこの発明の他の
実施例に係るディジタル演算回路を示すブロック図、第
６図は第５図に示したディジタル演算回路の動作を説明
するタイミングチャートである。 10……ディジタル演算回路、11……入力回路、12……加
減算回路、13,14……ラッチ回路、15,16……ゲート回
路、17……出力回路、21……前置処理回路。

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 17/18

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】外部から順次供給されるディジタルデータ
   を受信し、その受信データに応じて平滑化された出力デ
   ータを演算するディジタル演算回路において、 演算処理中または演算結果データを一時保持する一時保
   持手段と、データの加減算を行う加減算手段とを具備
   し、 以前に算出され前記一時保持手段に保持されているデー
   タから、そのデータの所定数分の１としたデータを前記
   加減算手段によって減算し、外部から供給されるディジ
   タルデータに前記減算結果を前記加減算手段によって加
   算し、この加算によって算出されたデータを前記一時保
   持手段に保持し、且つその所定数分の１のデータを前記
   出力データとして出力する演算処理を、繰り返し実行す
   るように構成されていることを特徴とするディジタル演
   算回路。
2. 【請求項２】データ値に応じた周期を有するパルス信号
   が外部から供給され、そのパルス信号の発生毎に所定値
   のディジタルデータを一定期間発生する前置データ処理
   回路を前段に具備し、この前置データ処理回路から発生
   されるディジタルデータを外部データとして受信して演
   算処理することを特徴とする請求項１記載のディジタル
   演算回路。