JPH0533245U - 除算演算回路 - Google Patents

Abstract

(57)【要約】 【目的】 被除数と除数の入力データを評価して、その
結果に基づき被除数のロード位置を変更して演算クロッ
ク数を減少させ、除算演算を高速に実行することのでき
る除算演算回路を実現することにある。 【構成】 ゼロカウント回路Ａ１１は被除数データの上
位ビットの０をカウントし、ゼロカウント回路Ｂ１２は
除数データの上位ビットの０の数を数え、これに基づい
てロードデータ発生回路１３は部分剰余用レジスタ２と
被除数用レジスタ３とにロードするデータを発生させ、
動作制御回路１にデータロード位置信号を送って演算完
了のための演算クロック数を認識させる。部分剰余デー
タ制御回路１４はロード時にはロードデータ発生回路１
３のデータを、演算時には演算回路１２の部分剰余デー
タを部分剰余用レジスタ２に送る。演算回路４は被除数
データと除数データとによって除算演算を行う。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はマイクロプロセッサにおける除算演算回路に関し、特に入力データの 値を評価することによって除算演算を高速に実現できるようにした除算演算回路 に関する。

【０００２】

【従来の技術】

従来のシフトレジスタを用いた除算演算回路は図３に示すように、除算演算の 動作を制御する動作制御回路１と部分剰余を保持する部分剰余用レジスタ２、被 除数を上位ビットから１ビットずつ演算回路に送る被除数用シフトレジスタ３、 部分剰余又は剰余と１ビットの商とを求める演算回路４及び、演算回路４で上位 ビットから１ビットずつ求められた商データを保持する商用シフトレジスタ５で 構成されているものであった。

【０００３】 ここで被除数である入力データＡは被除数用シフトレジスタ３に入力され、除 数である入力データＢは演算回路４に入力される。 ここで、従来の除算演算回路の動作を実際の数を用いて除算することにより説 明する。起動信号が動作制御回路１に入力されると、動作制御回路１はロード信 号を出力し、部分剰余レジスタ２をクリアし、被除数シフトレジスタ３に入力デ ータＡをロードする。そして既定クロック数後に商と剰余の演算結果がそれぞれ 出力データＱと出力データＲとして出力される。

【０００４】 入力データＡを“1101”とし、入力データＢを“0101”として演算を行うもの とする。部分剰余用レジスタ２の出力データをａ、被除数用シフトレジスタ３の 出力データをｂ、入力データＢをｃとする。部分剰余用レジスタ２はクリアされ ているので、そのデータは“0000”で、ａは左にシフトされた出力“000 ”であ る。ｂは被除数用シフトレジスタ３に格納されている上位ビットであって“１” が出力され、演算回路４において合成されて“0001”となる。これはデータｃの “0101”と比較されてａ＜ｃなので商用シフトレジスタ５には信号ｆの“０”が 格納され、出力データｄとして“0001”が出力されて部分剰余レジスタ１にフィ ードバックされる。

【０００５】 次のクロックにより、部分剰余用レジスタ２はフィードバックされたデータ“ 0001”を左シフトして“001 ”をａとして出力し、被除数用シフトレジスタ３で 左シフトされた最上位ビット“１”と合成されて“0011”となる。これはｃデー タ“0101”と比較され、ａ＜ｃなので商用シフトレジスタ５には“０”が格納さ れ、部分剰余用レジスタ２には“0011”がフィードバックされる。

【０００６】 このようにして、次のクロックでは演算回路４では、ａ≧ｃであるので、“01 10”と“0101”との減算が行われ、ｄデータは“0001”となって部分剰余用レジ スタ２にフィードバックされ、商用シフトレジスタ５には“１”が格納される。 同様に４回目の演算が行われて、商用シフトレジスタ５には“0010”が格納され 、演算回路４からは剰余の“0011”が出力される。４回の演算により規定回数の 演算が終了したことを認識して演算を終了し、商の“0010”が出力データＱとし て、剰余の“0011”が出力データＲとして出力される。

【０００７】

【考案が解決しようとする課題】

ところで、上記の従来の除算演算回路では、被除数及び除数の如何に拘らず、 常に既定のクロック数の演算時間を必要としており、０の多い被除数に対しては 不必要な演算を行っている。

【０００８】 本考案は上記の点に鑑みてなされたもので、その目的は、被除数と除数の入力 データを評価して、その結果に基づき被除数のロード位置を変更して演算回数を 減少させ除算演算を高速に実行することのできる除算演算回路を実現することに ある。

【０００９】

【課題を解決するための手段】 前記の課題を解決する本考案は、入力された被除数データと除数データとを演 算して商１ビットと剰余データを含む部分剰余データを出力する演算回路と、該 演算回路から出力された商１ビットを各々保持し演算終了時に商を出力する商用 シフトレジスタと、入力された被除数データをロードし前記演算回路に演算の都 度上位ビットから１ビットずつシフトしたデータを送る被除数用シフトレジスタ と、演算結果の前記部分剰余データを保持する部分剰余用レジスタとを有する除 算演算回路において、入力された被除数データと除数データの値をロード時に評 価し、評価結果に基づいて入力データの構成ビットを適切に分割してロードし、 データロードの位置を示すデータロード位置信号を出力し、演算時には前記演算 回路の部分剰余データ出力がフィードバックされて１ビットずつシフトされた出 力を前記部分剰余用レジスタに送るデータ制御回路と、起動信号入力により前記 被除数用シフトレジスタと前記データ制御回路とにロード信号を送り、前記デー タ制御回路からのデータロード位置信号を受けて演算完了までのクロック数をカ ウントして演算完了信号を出力する動作制御回路とを具備することを特徴とする ものである。

【００１０】

【作用】

起動信号が入力されると動作制御回路はロード信号を出力して被除数用シフト レジスタとデータ制御回路にデータをロードさせる。データ制御回路はロード時 に被除数データと除数データとを評価して被除数を部分剰余用レジスタと被除数 用シフトレジスタとに分割してロードし、データロード位置信号を動作制御回路 に送る。演算回路は部分剰余用レジスタと被除数用レジスタの出力信号を合成し て被除数データとし、除数データとの差を求めて１ビットの商と部分剰余データ とを出力する。部分剰余データはデータ制御回路を経て部分剰余用レジスタにフ ィードバックされ、次のクロックで演算が継続される。動作制御回路はデータロ ード位置信号によって所要演算クロック数を把握して演算終了時に演算完了信号 を出力する。

【００１１】

【実施例】 以下、図面を参照して本考案の実施例を詳細に説明する。 図１は本考案の一実施例の除算演算回路のブロック図である。図において、図 ３と同等の部分には同一の符号を付してある。図中、１１は被除数である８ビッ トの入力データＡの最初の１に至るまでの０の数を数えるゼロカウント回路Ａ、 １２は除数である８ビットの入力データＢの最初の１に至るまでの０の数を数え るゼロカウント回路Ｂである。

【００１２】 １３はゼロカウント回路Ａ１１で得た０の数（ｊとする）と、ゼロカウント回 路Ｂ１２で得た０の数（ｉとする）とが入力されて、次式の演算を行う。 p=j+(8-i-1) ………………（１） この演算結果から別に入力されている入力データＡを部分剰余用レジスタ２と被 除数用シフトレジスタ３とにロードするデータを発生し、その入力データＡのロ ード位置を知らせるデータロード位置信号を動作制御回路１に送るロードデータ 発生回路である。

【００１３】 １４はデータロード時にはロードデータ発生回路１３から送られるデータを部 分剰余用レジスタ２に送り、演算時には演算回路４の部分剰余データ出力を部分 剰余用レジスタ２に送る部分剰余データ制御回路である。

【００１４】 １５は入力データＡと入力データＢが入力されて部分剰余用レジスタ２と被除 数用シフトレジスタ３に送るデータの制御を行うデータ制御回路で、ゼロカウン ト回路Ａ１１，ゼロカウント回路Ｂ１２，ロードデータ発生回路１３及び部分剰 余データ制御回路１４とで構成されている。

【００１５】 次に上記のように構成された実施例の動作を図２のタイムチャートを参照しな がら説明する。ここで説明に入る前に図２を説明しておく。（イ）はＣＰＵ（図 示せず）から入力され、回路の動作の基準となるクロック波形、（ロ）は８ビッ トから成る被除数の入力データＡ、（ハ）は同じく８ビットの除数である入力デ ータＢである。

【００１６】 （ニ）はクロックに基づいて外部制御回路（図示せず）から入力される起動信 号波形である。（ホ）は部分剰余用レジスタ２に格納されるデータ、（ヘ）は被 除数用シフトレジスタ３に格納されるデータで、（ホ）と（ヘ）のデータで１６ ビットの被除数が構成される。

【００１７】 （ト）は商用シフトレジスタ５に演算回路４で演算結果の商が１ビットずつシ フトしながら入力される商のデータで出力データＱとして現れる。（チ）は１ビ ットずつ演算する度に部分剰余として部分剰余用レジスタ２に格納される剰余デ ータで出力データＲとして現れる。（リ）は演算終了時に外部制御回路に送る演 算完了信号である。

【００１８】 入力データＡを図２の（ロ）に示すように“00110101”とし、入力データＢを （ハ）に示すように“00001010”とする。（ニ）の起動信号入力によりクロック の立上りで入力データＡはゼロカウント回路Ａ１１に入力され、ゼロカウント回 路Ａ１１は最初に１が現れるまでの０の数“２”をカウントする。又、入力デー タＢはゼロカウント回路Ｂ１２に入力され、ゼロカウント回路Ｂ１２は最初に１ が現れるまでの０の数“４”をカウントする。このデータはロードデータ発生回 路１３に入力され、（１）式の演算を行ってシフト数ｐ＝５を得る。

【００１９】 一方、入力データＡは直接ロードデータ発生回路１３にも入力される。ロード データ発生回路１３ではシフト数ｐ＝５に基づいて入力データＡの“00110101” を５ビット左へシフトして部分剰余データ制御回路１４を経て部分剰余用レジス タ２に格納する。この時、入力データを８ビットにするため、上位に０を３個付 加して“00000110”として、格納する（図２の（ホ））。又、被除数用シフトレ ジスタ３には入力データの残りの“101 ”に、８ビットにするために下位に５ビ ットの０を付加して、“10100000”として格納される（図２の（ヘ））。

【００２０】 この後の演算は図３において説明したようにして行われ、第１回の演算は演算 回路４で被除数の“00001101”と除数の“00001010”と比較されて商“１”が出 力され、剰余の“00000011”が部分剰余データ制御回路１４はフィードバックさ れる。部分剰余データ制御回路１４は演算時であるため演算回路４からの剰余デ ータを部分剰余用レジスタ２に出力する（ａ₂ ）。これは被除数用レジスタ３の データ（データｂ₁ が１ビット左へシフトされたデータｂ₂ ）と合成されて“00 000110”となり、除数（（ハ））と比較されて商は“０”となる。同様に３回目 の演算で、（ト）のｃ₃ に示す商“00000101”と（チ）のｄ₃ に示す剰余“0000 0011”が出力される。

【００２１】 演算クロック数ｖは（１）式で求めたシフト数ｐから次式で求められる。 v=8-p ……………（２） 動作制御回路１は入力されたデータロード位置信号から（２）式により演算クロ ック数を認識しており、演算クロック数に達した時点で、図２の（リ）の演算完 了信号を出力して演算を終了する。

【００２２】 以上説明したように本実施例によれば、従来の除算演算回路にデータ制御回路 を付加してゼロカウント回路で上位ビットのゼロの数を数え、そのゼロの数の値 によって被除数データのロード位置を変えて不要な演算を省くことができるよう になり除算演算を高速に行うことができるようになる。

【００２３】 今、ビット数をｎ，除数の上位の０の数をｉ，被除数の上位の０の数をｊとす れば、従来の除算回路より次式で示すクロック数ｍだけ高速に演算することがで きる。

【００２４】 （１）式から m=n-1-i+j ｉ≧ｊの場合 m=n-1 ｉ＜ｊの場合 （除数が大きい時は演算は１回ですむ。）

【００２５】

【考案の効果】

以上詳細に説明したように本考案によれば、被除数と除数の入力データを評価 してその結果に基づき被除数のロード位置を変更することにより、無駄な演算を 省いて高速に演算を行うことができるようになり、実用上の効果は大きい。

【図面の簡単な説明】

【図１】本考案の一実施例の回路のブロック図である。

【図２】実施例の回路による演算のタイムチャートであ
る。

【図３】従来の除算演算回路のブロック図である。

【符号の説明】

１ 動作制御回路 ２ 部分剰余用レジスタ ３ 被除数用シフトレジスタ ４ 演算回路 １５ データ制御回路

Claims (1)

【実用新案登録請求の範囲】
1. 【請求項１】 入力された被除数データと除数データと
   を演算して商１ビットと剰余データを含む部分剰余デー
   タを出力する演算回路（４）と、該演算回路（４）から
   出力された商１ビットを各々保持し演算終了時に商を出
   力する商用シフトレジスタ（５）と、入力された被除数
   データをロードし前記演算回路（４）に演算の都度上位
   ビットから１ビットずつシフトしたデータを送る被除数
   用シフトレジスタ（３）と、演算結果の前記部分剰余デ
   ータを保持する部分剰余用レジスタ（２）とを有する除
   算演算回路において、 入力された被除数データと除数データの値をロード時に
   評価し、評価結果に基づいて入力データの構成ビットを
   適切に分割してロードし、データロードの位置を示すデ
   ータロード位置信号を出力し、演算時には前記演算回路
   （４）の部分剰余データ出力がフィードバックされて１
   ビットずつシフトされた出力を前記部分剰余用レジスタ
   （２）に送るデータ制御回路（１５）と、 起動信号入力により前記被除数用シフトレジスタ（３）
   と前記データ制御回路（１４）とにロード信号を送り、
   前記データ制御回路（１５）からのデータロード位置信
   号を受けて演算完了までのクロック数をカウントして演
   算完了信号を出力する動作制御回路（１）とを具備する
   ことを特徴とする除算演算回路。