JP2865663B2 - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JP2865663B2 JP2865663B2 JP62153292A JP15329287A JP2865663B2 JP 2865663 B2 JP2865663 B2 JP 2865663B2 JP 62153292 A JP62153292 A JP 62153292A JP 15329287 A JP15329287 A JP 15329287A JP 2865663 B2 JP2865663 B2 JP 2865663B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高感度，低スメアを実現するのに好適な２
次元固体撮像素子に関するものである。 〔従来の技術〕 従来、２次元固体撮像素子の代表的な一種としてMOS
型固体撮像素子が知られている「アイエスエスシーシー
・ダイジエスト・オブ・テクニカル・ペーパーズ（ISSC
C Digest of Technical Papers），第26頁,1980年２月1
3日」。上記素子は第４図に示すような回路構成によつ
ている。第４図において、１は２次元状に配置された光
電変換を行うホトダイオード、２は各行を選択する垂直
走査回路、３は上記垂直走査回路からの選択信号を各垂
直スイツチに導く垂直ゲート線、４は上記垂直走査回路
からの選択信号により開閉する垂直スイツチ、５は各行
の選択を行う水平走査回路、６は水平走査回路からの選
択信号により開閉する水平スイツチ、７は素子外部の増
幅回路、８は垂直信号線、９は水平信号線である。 上記回路はつぎの動作を行う。まず、水平ブランキン
グ期間中に、垂直走査回路２により選択された行の垂直
ゲート線３の電圧が高くなり、垂直スイツチ４が開き、
信号電荷がホトダイオード１から垂直信号線８に送られ
る。その後、水平走査期間においては、水平走査回路５
が動作し水平スイツチ６が順次開閉し、信号電荷は順次
素子外部の増幅器７により増幅され出力される。 〔発明が解決しようとする問題点〕 上記従来技術は、下記２点について説慮がなされてお
らず、雑音が大きく信号対雑音比（以下S/N比という）
が低いという問題があつた。水平スイツチの熱雑音に
よりKTC雑音が発生する。外部増幅器の入力容量とな
る配線部容量が大きく増幅器入力端での信号電圧振幅が
小さくかつ増幅器の通過帯域が広いために増幅器の雑音
が大きい。また、一水平走査期間に垂直信号線に光信号
が漏れ込む点について配慮がされておらず、明るい被写
体を写したときに再生画の上下に白く尾を引く垂直スメ
ア現像が生じ、高照度における画質劣化の要因となつて
いた。 これに対して各画素毎に増幅器を設けた画素増幅型素
子がある。（例えば、安藤他：テレビジヨン学会、1986
年全国大会予稿集３−４、P51）。本素子では、増幅器
入力容量がホトダイオード容量となり増幅器入力端での
信号電圧振幅が大きいため、増幅器雑音が低減できる。
また、配線での信号電圧振幅が大きくなるため走査途中
で発生するkTC雑音も低減できる。この結果、低雑音化
を達成できる。さらに、同様な理由で垂直スメアも低減
できる。ところが画素増幅型素子においては、少なくと
も各画素ごとに、ホトダイオード，ホトダイオードをリ
セツトするスイツチ、各ホトダイオードを選択するスイ
ツチならびに増幅器を構成するトランジスタの４つの要
素を必要としている。 この結果、集積度を上げることが困難であり、現行TV
方式に適合するだけの画素数を持つ素子を実現できなか
つた。さらに、各画素ごとの増幅器の直流出力レベルな
らびに増幅利得のばらつきにより、再生画像にはまだら
模様の固定パターン雑音が生じた。 これらを解消するために、リセツトゲート領域とフロ
ーテイングゲート領域を半導体表面に配置し、この領域
間をチヤネル領域とする接合ゲート形FET（以下デユア
ルゲート縦型JFET）を各画素に配置した２次元固定撮像
素子が実開昭56−155565号に開示されている。第５図か
ら第７図を用いこの種の固体撮像素子の一例を説明す
る。 第５図は上記固体撮像素子の回路構成図であり、簡単
のため、３×３の場合を示す。第６図（Ａ），（Ｂ）は
第５図の各画素のデユアルゲート縦型JFETの断面構造図
と回路モデル図、第７図は第５図の固体撮像素子の駆動
パルスタイミングを示す。なお、第６図ならびに第７図
はｎチヤネルの場合を示すが、Ｐチヤネルの場合は極性
を逆にすれば良い。 第５図において、2,3,5,6,8,9は第４図と同様であ
り、51はインバータのドライバとなるデユアルゲート縦
型JFET,52はインバータ負荷抵抗、53はバイアス電源、O
UTは出力端子である。また、第６図は第５図の一画素を
構成するデユアルゲート縦型JFETの断面図を示す。第６
図（Ａ）において、61はｎ型基板、62はホトダイオード
となるフローテイングＰ型不純物層、63はリセツトゲー
トとなるＰ型不純物層、64はコンタクト用n+不純物層、
65は絶縁層、3,52,OUTは第５図と同様である。また、同
図（Ｂ）は、上記断面図の回路モデルを示す。Ａ点は同
図（Ａ）63のＰ型不純物層に対応するノード、Ｂ点は同
図（Ａ）62のフローテイングＰ型不純物層に対応するノ
ードを示し、VPTは同図（Ａ）63のＰ型不純物層と62の
フローテイングＰ型不純物層の間のパンチスルー電圧を
示す。 第７図の駆動パルスタイミング図のHBLは水平ブラン
キング期間、ｎ行とは第５図において上からｎ番目、ｍ
列とは左からｍ番目を示し、電圧は図中上方が高い。 本回路の動作は、「アイエスエスシーシー・ダイジエ
スト・オブ・テクニカル・ペーパーズ，第34頁1974年２
月13日」に記載されたセレフセツテイング法をもとにし
ている。その動作は以下の如くである。あるフイールド
のｎ行の信号読み出しが終了し水平ブランキング期間に
入るとｎ行のホトダイオードとなるフローテイングＰ型
不純物層62のリセツトが行なわれる。すなわち、垂直走
査回路２により選択されたｎ行の垂直ゲート線３の電圧
をＰ型不純物層62と63のパンチスルー電圧VPTの２倍以
下の低いリセツト電圧VRとする（VPT、VRはともに負
値）。この時ｎ行の各画素のＰ型不純物層63の電位はVR
となりｎ行のフローテイングＰ型不純物層62はパンチス
ルー効果により、VR−VPT（VPT）なる電圧になる。
（第７図ｔ＝t1） 次にｎ行の垂直ゲート線３の電圧をゼロにすると、ｎ
行のゼロ電位となつたＰ型不純物層63からフローテイン
グＰ型不純物層62へ電流が流れ、最終的にフローテイン
グＰ型不純物層62はVPTなる電位にリセツトされ、JFET
はパンチスルー電圧VPTの値にかかわらずしきい値状態
に近くなる。（第７図ｔ＝t2） その後、垂直ゲート線３の電圧をパンチスルー電圧V
PTよりやや低い電圧VA（負値）に保つた状態で光蓄積が
行なわれる。すなわち、ホトダイオードとなるフローテ
イングＰ型不純物層62に光が当たり、光量に応じて放電
が起き、フローテイング不純物層63はVPTより高い電圧
となる。しかし、JFETは導電状態になることはない。さ
らに、今、強い光が当たつた状態を考えると、パンチス
ルー効果により、フローテイングＰ型不純物層62の電位
はVA−VPTより高くなることはなく、ブルーミング現像
も抑圧される。（第７図ｔ＝t3） 次フイールドのｎ行の水平走査期間になると信号の読
み出しが行なわれる。すなわち、ｎ行の垂直ゲート線３
の電位がゼロとなりＰ型不純物層63の電圧をゼロとする
と、光量に応じて変化したフローテイングＰ型不純物層
62の電圧に応じて、JFETは導電状態となる。この状態
で、水平走査回路５により、選択された水平スイツチが
開くと、負荷抵抗52には増幅された光電流が流れ、出力
端子OUTに信号電圧が生じる。 本従来例はホトダイオード，ホトダイオードをリセツ
トするスイツチ、各ホトダイオードを選択するスイツチ
ならびに増幅器を構成するトランジスタを、リセツトゲ
ート領域とフローテイング領域を半導体表面に配置し、
その領域間をチヤネル領域とするデユアルゲートJFET1
つで実現している。このために、画素増幅型素子である
が従来のMOS型素子と同程度の高集積度を実現できる。
さらに、パンチスルー電圧のばらつきによらず、２次元
状に配置されたJFETのリセツトレベルを同様にしきい値
状態に近くでき、固定パターン雑音を低減できる。とこ
ろが、反面各JFETのリセツトレベルがしきい値状態に近
いために、低照度領域における電流利得が大きくなら
ず、低照度領域での撮像が困難であつた。 本発明の目的はデユアルゲート縦型JFETを用いた画素
増幅型素子において低照度域における撮像を困難にする
ことなく、固定パターン雑音を低減し、高感度・低スメ
アで高集積度を持つ二次元固体撮像素子を実現すること
にある。 〔問題点を解決するための手段〕 上記目的は、光電変換された信号電荷を蓄積しかつリ
セット時に空乏化する入力部を有するトランジスタを構
成要素とする複数個の増幅器と、入力部をリセットする
リセット手段と、複数個の増幅器の出力を直列に順次走
査するための水平走査手段とを同一半導体基板上に有す
る固体撮像装置において、入力部に信号電荷が蓄積され
た第１の時刻の増幅器の出力を保持する第１の出力保持
手段と、入力部がリセットされた後の第２の時刻の増幅
器の出力を保持する第２の出力保持手段と、第１の出力
保持手段に保持された第１の出力と第２の出力保持手段
に保持された第２の出力との差分処理を行う差分処理手
段を有し、第１および第２の出力保持手段はトランジス
タの垂直方向の出力端子の各々と水平走査手段との間に
接続されている固体撮像装置により達成される。 ここで、トランジスタがデュアルゲートJFETである場
合には、リセツトゲート領域とホトダイオードを兼ねる
フローテイング領域を配置し、この領域間をチヤネル領
域とするデユアルゲートJFETを各画素に配置した２次元
固体撮像素子において、フローテイング領域を低濃度不
純物層により形成し、まず、信号電荷のある時の各画素
の出力を保持し、その後、ホトダイオードをリセツトし
た後の信号電荷のない時の各画素の出力を保持した後、
二つの出力の差を取る手段を各列ごとに設けることによ
り、達成される。 〔作用〕 低濃度不純物層で形成されたフローテイング領域は、
リセツト時には空乏化しパンチスルー電圧より高い電圧
となることはない。それによつて、信号読み出し時に
は、JFETはしきい状態より充分に高い導電状態にあり、
低照度領域においても撮像が困難になることはない。 また、まずフローテイング領域に信号電荷のある時の
各画素の出力を保持し、その後、フローテイング領域を
リセツトした後の信号電荷のない時の各画素の出力を保
持した後、二つの出力の差を取る手段を設ける。これに
より、JFETの直流出力のばらつきをキヤンセルすること
ができ、固定パターン雑音を低減できる。なお、ホトダ
イオードとなるフローテイング領域は空乏化しているの
で、上記動作により、出力の保持を行ない差を取つても
空乏化していない場合に問題となるリセツト雑音は発生
することはない。 さらに、上記手段を各列ごとに設けることにより、回
路を高速動作させることなく、かつ、画素部の構造を複
雑にすることなく、上記手段を実現できる。 〔実施例〕 以下、本発明の一実施例を第１図から第３図により説
明する。第１図は本発明の一実施例の固体撮像素子の回
路構成図であり、簡単のため、３×３の場合を示す。第
２図（Ａ），（Ｂ）は第１図の各画素のデユアルゲート
縦型JFETの断面構造図と回路モデル図、第３図は第１図
の固体撮像素子の駆動パルスタイミングを示す。なお、
第１図〜第３図において、JFETはｐチヤネルの場合を示
すが、ｎチヤネルの場合も同様である。 第１図において2,3,5,6,8,9は第４図と同様であり、1
1,12はホトダイオードの電位変化を検知するソースフオ
ロワーを形成しており、11はドライバとなるｐチヤネル
デユアルゲート縦型JFET、12は負荷となるｐチヤネルMO
Sトランジスタである。13〜17は「アイイーイーイー・
ソリツド・ステート・サーキツツ，エスシー14、（IEEE
Solid−State Circuits SC14）第961〜969頁,1979年12
月」に記載された、オフセツトキヤンセルされたバツフ
アを構成するものである。すなわち、13はアナログメモ
リ容量15への信号書き込みスイツチ、14は信号読み出し
スイツチ、16はリセツトスイツチ、17はバツフアアン
プ、O1,O2は出力端子、VGは負荷MOS12のバイアス電圧端
子を示す。 第２図（Ａ）において、21はＰ型基板、22はホトダイ
オードとなるフローテイング低濃度ｎ型不純物層、23は
リセツトゲートとなるｎ型不純物層、24は垂直ゲート線
３の配線電極、25は垂直信号線８の配線電極、26はコン
タクト用P+不純物層を示し、65は第６図と同様である。 また、上記断面図の回路モデルを示す同図（Ｂ）にお
いて、Ｃ点は同図（Ａ）のｎ型不純物層23に対応するノ
ード、Ｄ点はフローテイング低濃度ｎ不純物層22に対応
するノード、VPTはｎ型不純物層23とフローテイング低
濃度ｎ型不純物層22の間のパンチスルー電圧を、VPDは
低濃度ｎ型不純物層のＰ基板21に対する空乏化電圧を示
す。ここに、VPTはVPDより高い電圧に設計されている
（VPT、VPDはともに正値）。 第３図の駆動パルスタイミング図のHBLは水平ブラン
キング期間，「ｎ行」とは第１図において上からｎ番
目、「ｍ列」とは左からｍ番目を示し、S1〜S3は第１図
における各端子の記号に対応し、電圧は図中上方が高
い。水平ブランキング期間に入ると、まず信号のある時
の各画素の出力電圧の読み出しが行なわれる。すなわ
ち、垂直ゲート線３の電圧がゼロとなり、ｎ型不純物層
23の電圧もＯとなり、光量に応じて変化したフローテイ
ング低濃度ｎ型不純物層22の電圧に応じ、デユアルゲー
ト縦型JFET11をドライバとしＰチヤネルMOSトランジス
タ12を負荷とするソースフオロワーの出力電圧が決定さ
れる。一方、リセツトスイツチ16−1,16−２が開き、バ
ツフアアンプ17−1,17−２の入力端の電圧は、各バツフ
アアンプのオフセツト電圧となる。この後、読み出しス
イツチ13−１が開き、メモリ容量15−１に、信号のある
時の各画素の出力電圧が保持される。なお、この時、垂
直信号線電圧は選択されたソースフオロワーの出力電圧
に等しく、垂直信号線に光信号が漏れ込むことにより発
生するスメアは原理的に生じない。（第３図ｔ＝t1） つぎに、ホトダイオードとなるフローテイング低濃度
ｎ型不純物層22のリセツトが行なわれる。すなわち、ｎ
行垂直ゲート線の電圧がｎ型不純物層23と22の間のパン
チスルー電圧VPTにフローテイング低濃度ｎ型不純物層2
2の空乏化電圧VPDを足した値より高いリセツト電圧V
R（正値）となる。この結果、フローテイング低濃度ｎ
型不純物層22は空乏化し、その電圧は空乏化電圧VPDと
なる。この際、高いリセツト電圧VRによりｎ型不純物層
23が空乏化しない様にｎ型不純物層の不純物濃度を高め
ておくことは言うまでもない。（第３図ｔ＝t2）この
後、リセツト後に信号電荷のない時の各画素の出力電圧
が読み出される。すなわち、再び垂直ゲート線３の電圧
がゼロとなると、各画素の信号電荷のない時、すなわ
ち、フローテイング低濃度ｎ型不純物層22が空乏化電圧
VPDの時のソースフオロワー出力電圧が垂直信号線８に
現われ、この電圧を読み出しスイツチ13−２を開き、メ
モリ容量15−２に保持する。（第３図ｔ＝t3）以上の動
作において、空乏化電圧VPDはパンチスルー電圧VPTより
低く、信号電荷がフローテイング低濃度ｎ型不純物層22
にない状態でもJFETは充分に伝導状態にある。 この後にリセツトスイツチ16−1,16−２が閑じ、水平
走査期間に入ると、水平走査回路５により、水平スイツ
チ６−1,6−２が順次開き、出力端子O1,O2にそれぞれ信
号のある時とない時の各画素の出力電圧が現われる。こ
の２つの出力端子の差を取ることにより、各画素の直流
出力のばらつきによらず信号電荷による各画素の出力電
圧の変化のみを検知することができる。更に、この出力
電圧の変化は、各画素を構成する増幅器がソースフオロ
ワーであるために、各ホトダイオードの信号電荷による
電圧変化にほぼ等しい。この結果、信号電荷の電圧利得
の各画素のばらつきも小さくできる。一方ｎ行垂直ゲー
ト線３の電圧はパンチスルー電圧VPTよりやや高い電圧V
A（正値）に保たれJFETは導電状態になることなく、フ
ローテイング低濃度ｎ型不純物層22に光蓄積が行なわれ
る。なお、この時強い光が当たつても、パンチスルー効
果によりフローテイング低濃度ｎ型不純物層22の電位は
VA−VPTより低くなることはなく、ブルーミング現像も
抑圧される。（第２図ｔ＝t4） 本実施例によれば、スメア，ブルーミング現像は原理
的に発生しない。更に、列ごとにバツフアメモリを設け
ているので、高速動作が必要なく、各ソースフオロワー
帯域を低くし、増幅器雑音を従来の増幅型素子に比べさ
らに低減できる。また、デユアルゲート縦型JFETの使用
により高集積化が可能である。さらに、各画素をソース
フオロワーにより構成しているために、信号電荷の電圧
利得ばらつきも小さい。 なお、まず信号電荷のある時の各画素の出力を保持
し、その後ホトダイオードをリセツトした後の信号電荷
のない時の各画素の出力を保持した後二つの出力の差を
取る手段を設け、増幅器の直流出力のばらつきをキヤン
セルすること、並びに上記手段を各列ごとに設け上記手
段を回路の高速駆動と画素の構造を複雑にすることなく
かつリセット雑音を発生させる事なく実現することは、
増幅器を構成する画素中のトランジスタ（上記実施例で
はデュアルゲート縦型JFET）の入力部が光電変換された
信号電荷を蓄積しかつリセット時に空乏化すれば、入力
素子の具体的形態によらず実施でき、例えば、「テレビ
ジヨン学会、1986年全国大会予稿集３−７、p57」に記
載されたゲート蓄積型MOSフォトトランジスタのCMD（Ch
arge Modulating Device）でも実施できる。ここで、上
記文献に記載された如く、増幅器を構成する画素中のCM
Dの入力部はゲート電極下の半導体表面に作られる電位
井戸で構成され、信号電荷（正孔）はこの電位井戸に蓄
積され、かつ、電位井戸はリセット後に空乏化しリセッ
ト雑音が発生しない。 〔発明の効果〕 本発明によれば、信号電荷のない時においても各画素
を構成するJFETはしきい状態より充分に高い導電状態に
なり、低照度領域においても撮像が困難になることはな
い。さらに、各画素の直流出力電圧のばらつきをキヤン
セルすることができるので固定パターン雑音の少ない２
次元固体撮像素子を実現することができる。
次元固体撮像素子に関するものである。 〔従来の技術〕 従来、２次元固体撮像素子の代表的な一種としてMOS
型固体撮像素子が知られている「アイエスエスシーシー
・ダイジエスト・オブ・テクニカル・ペーパーズ（ISSC
C Digest of Technical Papers），第26頁,1980年２月1
3日」。上記素子は第４図に示すような回路構成によつ
ている。第４図において、１は２次元状に配置された光
電変換を行うホトダイオード、２は各行を選択する垂直
走査回路、３は上記垂直走査回路からの選択信号を各垂
直スイツチに導く垂直ゲート線、４は上記垂直走査回路
からの選択信号により開閉する垂直スイツチ、５は各行
の選択を行う水平走査回路、６は水平走査回路からの選
択信号により開閉する水平スイツチ、７は素子外部の増
幅回路、８は垂直信号線、９は水平信号線である。 上記回路はつぎの動作を行う。まず、水平ブランキン
グ期間中に、垂直走査回路２により選択された行の垂直
ゲート線３の電圧が高くなり、垂直スイツチ４が開き、
信号電荷がホトダイオード１から垂直信号線８に送られ
る。その後、水平走査期間においては、水平走査回路５
が動作し水平スイツチ６が順次開閉し、信号電荷は順次
素子外部の増幅器７により増幅され出力される。 〔発明が解決しようとする問題点〕 上記従来技術は、下記２点について説慮がなされてお
らず、雑音が大きく信号対雑音比（以下S/N比という）
が低いという問題があつた。水平スイツチの熱雑音に
よりKTC雑音が発生する。外部増幅器の入力容量とな
る配線部容量が大きく増幅器入力端での信号電圧振幅が
小さくかつ増幅器の通過帯域が広いために増幅器の雑音
が大きい。また、一水平走査期間に垂直信号線に光信号
が漏れ込む点について配慮がされておらず、明るい被写
体を写したときに再生画の上下に白く尾を引く垂直スメ
ア現像が生じ、高照度における画質劣化の要因となつて
いた。 これに対して各画素毎に増幅器を設けた画素増幅型素
子がある。（例えば、安藤他：テレビジヨン学会、1986
年全国大会予稿集３−４、P51）。本素子では、増幅器
入力容量がホトダイオード容量となり増幅器入力端での
信号電圧振幅が大きいため、増幅器雑音が低減できる。
また、配線での信号電圧振幅が大きくなるため走査途中
で発生するkTC雑音も低減できる。この結果、低雑音化
を達成できる。さらに、同様な理由で垂直スメアも低減
できる。ところが画素増幅型素子においては、少なくと
も各画素ごとに、ホトダイオード，ホトダイオードをリ
セツトするスイツチ、各ホトダイオードを選択するスイ
ツチならびに増幅器を構成するトランジスタの４つの要
素を必要としている。 この結果、集積度を上げることが困難であり、現行TV
方式に適合するだけの画素数を持つ素子を実現できなか
つた。さらに、各画素ごとの増幅器の直流出力レベルな
らびに増幅利得のばらつきにより、再生画像にはまだら
模様の固定パターン雑音が生じた。 これらを解消するために、リセツトゲート領域とフロ
ーテイングゲート領域を半導体表面に配置し、この領域
間をチヤネル領域とする接合ゲート形FET（以下デユア
ルゲート縦型JFET）を各画素に配置した２次元固定撮像
素子が実開昭56−155565号に開示されている。第５図か
ら第７図を用いこの種の固体撮像素子の一例を説明す
る。 第５図は上記固体撮像素子の回路構成図であり、簡単
のため、３×３の場合を示す。第６図（Ａ），（Ｂ）は
第５図の各画素のデユアルゲート縦型JFETの断面構造図
と回路モデル図、第７図は第５図の固体撮像素子の駆動
パルスタイミングを示す。なお、第６図ならびに第７図
はｎチヤネルの場合を示すが、Ｐチヤネルの場合は極性
を逆にすれば良い。 第５図において、2,3,5,6,8,9は第４図と同様であ
り、51はインバータのドライバとなるデユアルゲート縦
型JFET,52はインバータ負荷抵抗、53はバイアス電源、O
UTは出力端子である。また、第６図は第５図の一画素を
構成するデユアルゲート縦型JFETの断面図を示す。第６
図（Ａ）において、61はｎ型基板、62はホトダイオード
となるフローテイングＰ型不純物層、63はリセツトゲー
トとなるＰ型不純物層、64はコンタクト用n+不純物層、
65は絶縁層、3,52,OUTは第５図と同様である。また、同
図（Ｂ）は、上記断面図の回路モデルを示す。Ａ点は同
図（Ａ）63のＰ型不純物層に対応するノード、Ｂ点は同
図（Ａ）62のフローテイングＰ型不純物層に対応するノ
ードを示し、VPTは同図（Ａ）63のＰ型不純物層と62の
フローテイングＰ型不純物層の間のパンチスルー電圧を
示す。 第７図の駆動パルスタイミング図のHBLは水平ブラン
キング期間、ｎ行とは第５図において上からｎ番目、ｍ
列とは左からｍ番目を示し、電圧は図中上方が高い。 本回路の動作は、「アイエスエスシーシー・ダイジエ
スト・オブ・テクニカル・ペーパーズ，第34頁1974年２
月13日」に記載されたセレフセツテイング法をもとにし
ている。その動作は以下の如くである。あるフイールド
のｎ行の信号読み出しが終了し水平ブランキング期間に
入るとｎ行のホトダイオードとなるフローテイングＰ型
不純物層62のリセツトが行なわれる。すなわち、垂直走
査回路２により選択されたｎ行の垂直ゲート線３の電圧
をＰ型不純物層62と63のパンチスルー電圧VPTの２倍以
下の低いリセツト電圧VRとする（VPT、VRはともに負
値）。この時ｎ行の各画素のＰ型不純物層63の電位はVR
となりｎ行のフローテイングＰ型不純物層62はパンチス
ルー効果により、VR−VPT（VPT）なる電圧になる。
（第７図ｔ＝t1） 次にｎ行の垂直ゲート線３の電圧をゼロにすると、ｎ
行のゼロ電位となつたＰ型不純物層63からフローテイン
グＰ型不純物層62へ電流が流れ、最終的にフローテイン
グＰ型不純物層62はVPTなる電位にリセツトされ、JFET
はパンチスルー電圧VPTの値にかかわらずしきい値状態
に近くなる。（第７図ｔ＝t2） その後、垂直ゲート線３の電圧をパンチスルー電圧V
PTよりやや低い電圧VA（負値）に保つた状態で光蓄積が
行なわれる。すなわち、ホトダイオードとなるフローテ
イングＰ型不純物層62に光が当たり、光量に応じて放電
が起き、フローテイング不純物層63はVPTより高い電圧
となる。しかし、JFETは導電状態になることはない。さ
らに、今、強い光が当たつた状態を考えると、パンチス
ルー効果により、フローテイングＰ型不純物層62の電位
はVA−VPTより高くなることはなく、ブルーミング現像
も抑圧される。（第７図ｔ＝t3） 次フイールドのｎ行の水平走査期間になると信号の読
み出しが行なわれる。すなわち、ｎ行の垂直ゲート線３
の電位がゼロとなりＰ型不純物層63の電圧をゼロとする
と、光量に応じて変化したフローテイングＰ型不純物層
62の電圧に応じて、JFETは導電状態となる。この状態
で、水平走査回路５により、選択された水平スイツチが
開くと、負荷抵抗52には増幅された光電流が流れ、出力
端子OUTに信号電圧が生じる。 本従来例はホトダイオード，ホトダイオードをリセツ
トするスイツチ、各ホトダイオードを選択するスイツチ
ならびに増幅器を構成するトランジスタを、リセツトゲ
ート領域とフローテイング領域を半導体表面に配置し、
その領域間をチヤネル領域とするデユアルゲートJFET1
つで実現している。このために、画素増幅型素子である
が従来のMOS型素子と同程度の高集積度を実現できる。
さらに、パンチスルー電圧のばらつきによらず、２次元
状に配置されたJFETのリセツトレベルを同様にしきい値
状態に近くでき、固定パターン雑音を低減できる。とこ
ろが、反面各JFETのリセツトレベルがしきい値状態に近
いために、低照度領域における電流利得が大きくなら
ず、低照度領域での撮像が困難であつた。 本発明の目的はデユアルゲート縦型JFETを用いた画素
増幅型素子において低照度域における撮像を困難にする
ことなく、固定パターン雑音を低減し、高感度・低スメ
アで高集積度を持つ二次元固体撮像素子を実現すること
にある。 〔問題点を解決するための手段〕 上記目的は、光電変換された信号電荷を蓄積しかつリ
セット時に空乏化する入力部を有するトランジスタを構
成要素とする複数個の増幅器と、入力部をリセットする
リセット手段と、複数個の増幅器の出力を直列に順次走
査するための水平走査手段とを同一半導体基板上に有す
る固体撮像装置において、入力部に信号電荷が蓄積され
た第１の時刻の増幅器の出力を保持する第１の出力保持
手段と、入力部がリセットされた後の第２の時刻の増幅
器の出力を保持する第２の出力保持手段と、第１の出力
保持手段に保持された第１の出力と第２の出力保持手段
に保持された第２の出力との差分処理を行う差分処理手
段を有し、第１および第２の出力保持手段はトランジス
タの垂直方向の出力端子の各々と水平走査手段との間に
接続されている固体撮像装置により達成される。 ここで、トランジスタがデュアルゲートJFETである場
合には、リセツトゲート領域とホトダイオードを兼ねる
フローテイング領域を配置し、この領域間をチヤネル領
域とするデユアルゲートJFETを各画素に配置した２次元
固体撮像素子において、フローテイング領域を低濃度不
純物層により形成し、まず、信号電荷のある時の各画素
の出力を保持し、その後、ホトダイオードをリセツトし
た後の信号電荷のない時の各画素の出力を保持した後、
二つの出力の差を取る手段を各列ごとに設けることによ
り、達成される。 〔作用〕 低濃度不純物層で形成されたフローテイング領域は、
リセツト時には空乏化しパンチスルー電圧より高い電圧
となることはない。それによつて、信号読み出し時に
は、JFETはしきい状態より充分に高い導電状態にあり、
低照度領域においても撮像が困難になることはない。 また、まずフローテイング領域に信号電荷のある時の
各画素の出力を保持し、その後、フローテイング領域を
リセツトした後の信号電荷のない時の各画素の出力を保
持した後、二つの出力の差を取る手段を設ける。これに
より、JFETの直流出力のばらつきをキヤンセルすること
ができ、固定パターン雑音を低減できる。なお、ホトダ
イオードとなるフローテイング領域は空乏化しているの
で、上記動作により、出力の保持を行ない差を取つても
空乏化していない場合に問題となるリセツト雑音は発生
することはない。 さらに、上記手段を各列ごとに設けることにより、回
路を高速動作させることなく、かつ、画素部の構造を複
雑にすることなく、上記手段を実現できる。 〔実施例〕 以下、本発明の一実施例を第１図から第３図により説
明する。第１図は本発明の一実施例の固体撮像素子の回
路構成図であり、簡単のため、３×３の場合を示す。第
２図（Ａ），（Ｂ）は第１図の各画素のデユアルゲート
縦型JFETの断面構造図と回路モデル図、第３図は第１図
の固体撮像素子の駆動パルスタイミングを示す。なお、
第１図〜第３図において、JFETはｐチヤネルの場合を示
すが、ｎチヤネルの場合も同様である。 第１図において2,3,5,6,8,9は第４図と同様であり、1
1,12はホトダイオードの電位変化を検知するソースフオ
ロワーを形成しており、11はドライバとなるｐチヤネル
デユアルゲート縦型JFET、12は負荷となるｐチヤネルMO
Sトランジスタである。13〜17は「アイイーイーイー・
ソリツド・ステート・サーキツツ，エスシー14、（IEEE
Solid−State Circuits SC14）第961〜969頁,1979年12
月」に記載された、オフセツトキヤンセルされたバツフ
アを構成するものである。すなわち、13はアナログメモ
リ容量15への信号書き込みスイツチ、14は信号読み出し
スイツチ、16はリセツトスイツチ、17はバツフアアン
プ、O1,O2は出力端子、VGは負荷MOS12のバイアス電圧端
子を示す。 第２図（Ａ）において、21はＰ型基板、22はホトダイ
オードとなるフローテイング低濃度ｎ型不純物層、23は
リセツトゲートとなるｎ型不純物層、24は垂直ゲート線
３の配線電極、25は垂直信号線８の配線電極、26はコン
タクト用P+不純物層を示し、65は第６図と同様である。 また、上記断面図の回路モデルを示す同図（Ｂ）にお
いて、Ｃ点は同図（Ａ）のｎ型不純物層23に対応するノ
ード、Ｄ点はフローテイング低濃度ｎ不純物層22に対応
するノード、VPTはｎ型不純物層23とフローテイング低
濃度ｎ型不純物層22の間のパンチスルー電圧を、VPDは
低濃度ｎ型不純物層のＰ基板21に対する空乏化電圧を示
す。ここに、VPTはVPDより高い電圧に設計されている
（VPT、VPDはともに正値）。 第３図の駆動パルスタイミング図のHBLは水平ブラン
キング期間，「ｎ行」とは第１図において上からｎ番
目、「ｍ列」とは左からｍ番目を示し、S1〜S3は第１図
における各端子の記号に対応し、電圧は図中上方が高
い。水平ブランキング期間に入ると、まず信号のある時
の各画素の出力電圧の読み出しが行なわれる。すなわ
ち、垂直ゲート線３の電圧がゼロとなり、ｎ型不純物層
23の電圧もＯとなり、光量に応じて変化したフローテイ
ング低濃度ｎ型不純物層22の電圧に応じ、デユアルゲー
ト縦型JFET11をドライバとしＰチヤネルMOSトランジス
タ12を負荷とするソースフオロワーの出力電圧が決定さ
れる。一方、リセツトスイツチ16−1,16−２が開き、バ
ツフアアンプ17−1,17−２の入力端の電圧は、各バツフ
アアンプのオフセツト電圧となる。この後、読み出しス
イツチ13−１が開き、メモリ容量15−１に、信号のある
時の各画素の出力電圧が保持される。なお、この時、垂
直信号線電圧は選択されたソースフオロワーの出力電圧
に等しく、垂直信号線に光信号が漏れ込むことにより発
生するスメアは原理的に生じない。（第３図ｔ＝t1） つぎに、ホトダイオードとなるフローテイング低濃度
ｎ型不純物層22のリセツトが行なわれる。すなわち、ｎ
行垂直ゲート線の電圧がｎ型不純物層23と22の間のパン
チスルー電圧VPTにフローテイング低濃度ｎ型不純物層2
2の空乏化電圧VPDを足した値より高いリセツト電圧V
R（正値）となる。この結果、フローテイング低濃度ｎ
型不純物層22は空乏化し、その電圧は空乏化電圧VPDと
なる。この際、高いリセツト電圧VRによりｎ型不純物層
23が空乏化しない様にｎ型不純物層の不純物濃度を高め
ておくことは言うまでもない。（第３図ｔ＝t2）この
後、リセツト後に信号電荷のない時の各画素の出力電圧
が読み出される。すなわち、再び垂直ゲート線３の電圧
がゼロとなると、各画素の信号電荷のない時、すなわ
ち、フローテイング低濃度ｎ型不純物層22が空乏化電圧
VPDの時のソースフオロワー出力電圧が垂直信号線８に
現われ、この電圧を読み出しスイツチ13−２を開き、メ
モリ容量15−２に保持する。（第３図ｔ＝t3）以上の動
作において、空乏化電圧VPDはパンチスルー電圧VPTより
低く、信号電荷がフローテイング低濃度ｎ型不純物層22
にない状態でもJFETは充分に伝導状態にある。 この後にリセツトスイツチ16−1,16−２が閑じ、水平
走査期間に入ると、水平走査回路５により、水平スイツ
チ６−1,6−２が順次開き、出力端子O1,O2にそれぞれ信
号のある時とない時の各画素の出力電圧が現われる。こ
の２つの出力端子の差を取ることにより、各画素の直流
出力のばらつきによらず信号電荷による各画素の出力電
圧の変化のみを検知することができる。更に、この出力
電圧の変化は、各画素を構成する増幅器がソースフオロ
ワーであるために、各ホトダイオードの信号電荷による
電圧変化にほぼ等しい。この結果、信号電荷の電圧利得
の各画素のばらつきも小さくできる。一方ｎ行垂直ゲー
ト線３の電圧はパンチスルー電圧VPTよりやや高い電圧V
A（正値）に保たれJFETは導電状態になることなく、フ
ローテイング低濃度ｎ型不純物層22に光蓄積が行なわれ
る。なお、この時強い光が当たつても、パンチスルー効
果によりフローテイング低濃度ｎ型不純物層22の電位は
VA−VPTより低くなることはなく、ブルーミング現像も
抑圧される。（第２図ｔ＝t4） 本実施例によれば、スメア，ブルーミング現像は原理
的に発生しない。更に、列ごとにバツフアメモリを設け
ているので、高速動作が必要なく、各ソースフオロワー
帯域を低くし、増幅器雑音を従来の増幅型素子に比べさ
らに低減できる。また、デユアルゲート縦型JFETの使用
により高集積化が可能である。さらに、各画素をソース
フオロワーにより構成しているために、信号電荷の電圧
利得ばらつきも小さい。 なお、まず信号電荷のある時の各画素の出力を保持
し、その後ホトダイオードをリセツトした後の信号電荷
のない時の各画素の出力を保持した後二つの出力の差を
取る手段を設け、増幅器の直流出力のばらつきをキヤン
セルすること、並びに上記手段を各列ごとに設け上記手
段を回路の高速駆動と画素の構造を複雑にすることなく
かつリセット雑音を発生させる事なく実現することは、
増幅器を構成する画素中のトランジスタ（上記実施例で
はデュアルゲート縦型JFET）の入力部が光電変換された
信号電荷を蓄積しかつリセット時に空乏化すれば、入力
素子の具体的形態によらず実施でき、例えば、「テレビ
ジヨン学会、1986年全国大会予稿集３−７、p57」に記
載されたゲート蓄積型MOSフォトトランジスタのCMD（Ch
arge Modulating Device）でも実施できる。ここで、上
記文献に記載された如く、増幅器を構成する画素中のCM
Dの入力部はゲート電極下の半導体表面に作られる電位
井戸で構成され、信号電荷（正孔）はこの電位井戸に蓄
積され、かつ、電位井戸はリセット後に空乏化しリセッ
ト雑音が発生しない。 〔発明の効果〕 本発明によれば、信号電荷のない時においても各画素
を構成するJFETはしきい状態より充分に高い導電状態に
なり、低照度領域においても撮像が困難になることはな
い。さらに、各画素の直流出力電圧のばらつきをキヤン
セルすることができるので固定パターン雑音の少ない２
次元固体撮像素子を実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路構成図、第２図（Ａ）
（Ｂ）は第１図の各画素を構成するデユアルゲート縦型
JFETの断面構造図と回路モデル図、第３図は第１図の固
体撮像素子の駆動パルスタイミング図、第４図は従来の
２次元固体撮像素子の回路構成図、第５図はデユアルゲ
ート縦型JFETを用いた固体撮像素子の回路構成図、第６
図（Ａ）（Ｂ）は第５図の各画素を構成するデユアルゲ
ート縦型JFETの断面構造図と回路モデル図、第７図は第
５図の固体撮像素子の駆動パルスタイミング図を示す。 １……ホトダイオード、２……垂直走査回路、３……垂
直ゲート線、４……垂直スイツチ、６……水平スイツ
チ、８……垂直信号線、９……水平信号線、11……デユ
アルゲート縦型JFET、12……ソースフオロワー負荷、13
……書き込みスイツチ、14……読み出しスイツチ、15…
…メモリ容量、16……リセツトスイツチ、17……バツフ
アアンプ、21……Ｐ型基板、22……フローテイングn-型
不純物層、23……ｎ型不純物層、24……垂直ゲート線配
線電極、25……垂直信号線配線電極、26……Ｐ＋型不純
物層。
（Ｂ）は第１図の各画素を構成するデユアルゲート縦型
JFETの断面構造図と回路モデル図、第３図は第１図の固
体撮像素子の駆動パルスタイミング図、第４図は従来の
２次元固体撮像素子の回路構成図、第５図はデユアルゲ
ート縦型JFETを用いた固体撮像素子の回路構成図、第６
図（Ａ）（Ｂ）は第５図の各画素を構成するデユアルゲ
ート縦型JFETの断面構造図と回路モデル図、第７図は第
５図の固体撮像素子の駆動パルスタイミング図を示す。 １……ホトダイオード、２……垂直走査回路、３……垂
直ゲート線、４……垂直スイツチ、６……水平スイツ
チ、８……垂直信号線、９……水平信号線、11……デユ
アルゲート縦型JFET、12……ソースフオロワー負荷、13
……書き込みスイツチ、14……読み出しスイツチ、15…
…メモリ容量、16……リセツトスイツチ、17……バツフ
アアンプ、21……Ｐ型基板、22……フローテイングn-型
不純物層、23……ｎ型不純物層、24……垂直ゲート線配
線電極、25……垂直信号線配線電極、26……Ｐ＋型不純
物層。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 小野 秀行
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(72)発明者 中井 正章
国分寺市東恋ヶ窪１丁目280番地 株式
会社日立製作所中央研究所内
(56)参考文献 特開 昭58−48578（ＪＰ，Ａ)
特開 昭58−31670（ＪＰ，Ａ)
特開 昭62−104074（ＪＰ，Ａ)
特開 昭62−128679（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．光電変換された信号電荷を蓄積しかつリセット時に
空乏化する入力部を有するトランジスタを構成要素とす
る複数個の増幅器と、上記入力部をリセットするリセッ
ト手段と、上記複数個の増幅器の出力を直列に順次走査
するための水平走査手段とを同一半導体基板上に有する
固体撮像装置において、上記入力部に信号電荷が蓄積さ
れた第１の時刻の上記増幅器の出力を保持する第１の出
力保持手段と、上記入力部がリセットされた後の第２の
時刻の上記増幅器の出力を保持する第２の出力保持手段
と、上記第１の出力保持手段に保持された第１の出力と
上記第２の出力保持手段に保持された第２の出力との差
分処理を行う差分処理手段を有し、上記第１および第２
の出力保持手段は上記トランジスタの垂直方向の出力端
子の各々と上記水平走査手段との間に接続されているこ
とを特徴とする固体撮像装置。 ２．上記トランジスタは接合型ゲートFETであることを
特徴とする特許請求の範囲第１項記載の固体撮像装置。 ３．上記入力部は上記接合型ゲートFETの第１導電型を
有するフローティングゲート領域であり、上記接合型ゲ
ートFETは上記第１導電型を有する第１のゲート領域
と、上記第１のゲート領域と上記フローティングゲート
領域との間に設けられた上記第１導電型と逆の第２導電
型のチャネルを有しており、上記フローティングゲート
領域の空乏化電圧は、上記第１のゲート領域と上記フロ
ーティングゲート領域との間のパンチスルー電圧よりも
低いことを特徴とする特許請求の範囲第２項記載の固体
撮像装置。 ４．上記第１のゲート領域と上記フローティングゲート
領域とは上記第２導電型を呈する半導体基体表面に設け
られていることを特徴とする特許請求の範囲第３項記載
の固体撮像装置。 ５．上記接合ゲート型FETはマトリックス状に配置さ
れ、上記フローティングゲート領域は上記信号電荷を読
み出すものであることを特徴とする特許請求の範囲第３
項又は第４項に記載の固体撮像装置。 ６．上記トランジスタはCMDであることを特徴とする特
許請求の範囲第１項記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153292A JP2865663B2 (ja) | 1987-06-22 | 1987-06-22 | 固体撮像装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62153292A JP2865663B2 (ja) | 1987-06-22 | 1987-06-22 | 固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63318874A JPS63318874A (ja) | 1988-12-27 |
| JP2865663B2 true JP2865663B2 (ja) | 1999-03-08 |
Family
ID=15559287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62153292A Expired - Fee Related JP2865663B2 (ja) | 1987-06-22 | 1987-06-22 | 固体撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865663B2 (ja) |
-
1987
- 1987-06-22 JP JP62153292A patent/JP2865663B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63318874A (ja) | 1988-12-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |