JPH01292856A

JPH01292856A - 固体撮像装置

Info

Publication number: JPH01292856A
Application number: JP63121727A
Authority: JP
Inventors: Toshibumi Ozaki; 俊文尾崎; Norio Koike; 小池　紀雄
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-05-20
Filing date: 1988-05-20
Publication date: 1989-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、固体撮像装置に係り、特に高感度。

低スメアを実現するのに好適な固体撮像装置に関する。

〔従来の技術〕

従来、２次元面体撮像装置の代表的なものとしてＭＯ８
型固体撮像装置が知られている。（Ｍ。

Ａｏｋｉ　ａｔ　ａｌ　ニアイエスニスシーシー・ダイ
ジェスト・オブ・テクニカル・ペーパーズ、ｐ２６゜Ｆ
ｅｂ、１３．１９８０）。上記従来技術は第９図に示す
ような回路構成になっている。第９図において、１は２
次元状に配置されて光電変換を行う光電変換素子（ホト
ダイオード）、２は各行を選択する垂直走査回路、３は
垂直走査回路２からの選択信号を各垂直スイッチに導く
垂直ゲート線、４は垂直走査回路２からの選択信号によ
り開閉する垂直スイッチ、５は各行の選択を行う水平走
査回路、６は水平走査回路５からの選択信号により開閉
する水平スイッチ、７は素子外部に設けられた増幅回路
、８は垂直信号線、９は水平信号線である。上記回路は
つぎの動作を行う。まず、水平ブランキング期間中に、
垂直走査回路２により選択された行の垂直ゲート線３の
電圧が高くなり、垂直スイッチ４が開き、信号電荷がホ
トダイオード１から垂直信号線８に送られる。その後、
水平走査期間においては、水平走査回路５が動作し水平
スイッチ６が順次開閉し、信号電荷は順次水平信号線９
を経て素子外部の増幅回路７により増幅され出力される
。

〔発明が解決しようとする課題〕上記ＭＯ８型固体撮像素子は、水平スイッチ６が開閉す
る際に水平スイッチ６の熱雑音により発生するＫ　Ｔ　
Ｃ雑音、ならびに、高速の水平走査に伴い必要となる外
部広帯域増幅器７の雑音の２点についての配慮がされて
いない。その結果、雑音が大きく、信号対雑音比（以下
Ｓ／Ｎ比という）が低いという問題があった。さらに、
−水平走査期間中に光の漏れ込み等により垂直信号線８
内に発生する余剰電荷によるスメア現象に対しての考慮
がなされておらず、高照度撮像時、即ち、明るい被写体
を写したときに再生画の上下に白く尾を引いたような輝
線が発生し１画質を著しく劣化するという問題があった
。

これに対して、垂直信号線８ごとに垂直信号線８の電位
を検知し、増幅する増幅回路と、垂直信号線をリセット
するリセットスイッチを備え、リセット後の空の垂直信
号線８の電位と、信号がある場合の垂直信号線８の電位
との差を検知し真の信号成分だけを出力する手段（以下
相関２重サンプリング回路という）を設けることにより
、低雑音化と低スメア化を図った固体撮像素子を、本願
発明者等は提案している（特願昭６２−１２８１２３号
）。

第１０図から第１１図はこの種の固体撮像素子の一例の
動作を説明する図である。以下これを図に従って説明す
る。

第１０図は、固体撮像索子の実施例の回路構成図を示す
。図中１〜６，８及び９は第９図のものと同一のもので
ある。７１は各垂直信号線の電位を検知増幅するための
前置増幅回路、７２は前記増幅回路７１を高利得領域に
設定するための自己バイアススイッチ、７４はカップリ
ング容量。

７３は帰還容量、７５はクランプスイッチ、１２はユニ
イテイゲインバツファアンプ、１３〜１７はオフセット
をキャンセルしたユニイテイゲインバツファ（Ｙ、Ａ、
ＩＩＡＯＵＥｅｔ　ａｌ　：　　アイ・イー・イー・イ
ー・ジャーナル・オブ・ソリッドステイト・サーキット
　Ｖｏｌ、５Ｃ−１４，ＰＰ、９６１−９６９．Ｄｅｃ
、］、９７’１（ＩＥＥＥ　Ｊ、５ｏｌｉｄ−３ｔａｔ
ｅ　Ｃ１ｒｃｕｉｔｓ、　Ｖｏｌ、５Ｃ−１４゜ｐｐ、
９６１−９６９．Ｄｅｃ、１９７９）　）を構成してお
り、１３はメモリ容量、１４はメモリ容量１３への信号
書き込み用サンプルホールドスイッチ、１５は信号読み
出しスイッチ、１６はオフセットキャンセルのためのス
イッチ、１７は出力バッファアンプ、端子○ＵＴＩ、０
ＵＴ２は出力端子で端子Ｖｖにはユニイテイゲインパツ
ファアンプの動作に必要なバイアス電圧がかかる。また
、第１１図は第１０図の素子を駆動するためのパルスタ
イミングを示している。８１〜Ｓ５は第１１図の各端子
にかかる電圧である。なお１本実施例は、各スイッチが
Ｎチャネルの場合であり、Ｐチャネルの場合はクロック
信号の極性を反転したものとすれば良い。以下１本実施
例の動作を説明する。

水平ブランキング期間に入ると、まず、信号電荷がなく
、スメア電荷だけがある時の各行の直流出力電圧をユニ
イテイゲインバツファのメモリ容量１３−１に読み出す
、８１．Ｓ２．Ｓ３．Ｓ５の電位が高くなり、スイッチ
７２，７５．１４−１．１６が開く。このとき、垂直信
号線８はリセットされるとともに、前置増幅器７１は高
利得領域にバイアスされる。また、ユニイテイゲインバ
ソファアンプ１２の入力端子はバイアス電圧Ｖｖにリセ
ットされる。更に、出力バッファアンプ１７の入力端子
電圧は、出力バッファアンプ１７のオフセット電圧にな
る（第１１図のｔｚ）。つぎにスイッチ７２が閉じ、前
置増幅器７１が活性化される。この時、ＫＴＣ雑音によ
り垂直信号線はｖｎだけゆらぐが、スイッチ７５が開い
ているためにバッファアンプ１２以降にはこの雑音は伝
わらない（第１１図のｔ　ｚ　）　ａこの後スイッチ７
５が閉じユニイテイゲインバッファアンプ１２が活性化
され、この時刻以降の垂直信号線８の電位変動が前置増
幅器７１とカップリング容量７４゜ユニイテイゲインバ
ッファ１２を介して、メモリ容量１３−１に伝達される
（第１１図のｔｓ）。

この後、Ｔｓｚだけ時間が経過した後、スイッチ１４−
１が閉じ、信号電荷がなく、スメア電荷だけがある時の
バッファアンプ１２の直流出力電圧がメモリ容量１３−
１の片側の電極に保持されることになる（第１１図の１
４）。同様にして、信号電荷とスメア電荷のある時の直
流出力電圧をユニイテイゲインバツファのメモリ容量１
３−２に読み出す。すなわち、スイッチ７２，７５．１
４−２が開いて垂直信号１ｆＡ８およびバッファアンプ
１２の入力端がリセットされる。その後、スイッチ７２
．７５が順に閉じた後、垂直走査回路２により選択され
たある垂直ゲート線３の電位が高くなり、垂直スイッチ
４が開き、ホトダイオードより垂直信号線８に信号電荷
が送られる。スイッチ７５が閉じてから時間Ｔｓ２を経
過したのちスイッチ１４−２が閉じ、信号電荷とスメア
電荷のある時のユニイテイゲインバッファアンプ１２の
直流出力電圧が、メモリ容量１３−２の片側の電極に保
持されることになる。この後に、スイッチ１６が閉じ、
メモリ容量１３−１並びに１３−２のもう片側の電極に
は出力バッファアンプ１７のオフセット電圧が保持され
ることになる。

水平走査期間に入ると、各メモリ容量に保持されたユニ
イテイゲインバッファアンプ１２の信号とスメア電荷の
ある時と信号がなくスメア電荷だけがある時の直流出力
が順に読み出される。すなわち、水平走査回路により、
ある列が（ｎ列とする）選択されると、水平走査回路を
駆動する２相のパルスのうちの片方（φ工もしくはφ２
）に同期してｎ列の水平スイッチ６−２と読み出しスイ
ッチ１５−２が開き、端子０ＵＴ２にはｎ列のメモリ容
量１３−２に保持されたｎ列の信号のある時のバッファ
アンプ１２の直流出力電圧が表われる。

また、同時に、ｎ＋１列の水平スイッチ６−１と読み出
しスイッチ１５−１も開き、端子ＯＵＴ　１にはｎ＋１
列のメモリ容量１３−１に保持されたｎ＋１列の信号電
荷のない時のバッファアンプ１２の直流出力電圧が表わ
れる。そこで、素子外部で端子０ＵＴ１の出力電圧を１
クロック分遅延させ、端子０ＵＴ２の出力電圧との差を
とると、スメア電荷による垂直信号線の電位変動の混入
しない、真の信号成分を得ることができる。

本実施例によれば、垂直信号線８ごとに相関２重サンプ
リング回路を設けることにより、従来のＭＯ８型固体撮
像素子の一つの主雑音源であるＫＴＣ雑音の混入しない
信号出力を得ることができる。また、増幅回路を垂直信
号線８ごとに設けることにより、増幅回路の動作に必要
な帯域を従来素子の増幅回路に必要とされた帯域より低
くでき、従来素子のもう一つの主雑音源である増幅器の
雑音を大幅に低減できる。この結果、高Ｓ／Ｎ化を図る
ことができる。さらに、信号に混入する余剰電荷の発生
時間は自己バイアススイッチ７２が閉じてから、サンプ
ルホールドスイッチ１４が閉じるまでの時間となり、従
来の一水平走査期間に対し、大幅に低減でき、かつ、ス
メア電荷による垂直信号線の電位変動と、スメア電荷と
信号電荷による垂直信号線の電位変動を独立に読みだし
、その差をとることによりスメアの混合しない真の信号
を得ているので、低スメア化が可能となっている。

ところで、上記固体撮像素子においては、以下の２点に
ついての考慮がなされていなかった。以下、各点につい
て説明する。

第１に、上記固体撮像素子においては、垂直信号線８の
微小な電位変動を前置増幅器７］により検知増幅し、低
雑音化を図っている。したがって、前置増幅器７１以降
の信号電圧振幅が大きくなる。

このため、ユニイテイゲインバッファ１２の出力電圧が
高電圧となる場合に、ｎ　Ｍ　ＯＳで構成されるメモリ
容量への信号書き込みのためサンプルホールドスイッチ
１４．メモリ容量からの信号読み出しのための読み出し
スイッチ１５９行選択のための水平スイッチ６のオン抵
抗が高くなり、信号の読み出しが困難となる。特に、読
み出しスイッチ１５．水平スイッチ６のオン抵抗の増加
は、高速の水平走査の実現を防げていた。この結果、読
み出せる信号電圧振幅が小さくなり、素子のダイナミッ
クレンジが制限されるという問題があった。

なお、上記実施例ではスイッチがｎ　Ｍ　ＯＳの場合を
述べたが、ＰＭＯ８の場合は、ユニイテイゲインバツフ
ァ１２の出力電圧が低電圧となる時に、同様の問題が起
きる。

第２に、ユニイテイゲインバッファのメモリ容量１３−
１に保持されたスメア電荷の出力電圧と、メモリ容量１
３−２に保持されたスメア電荷の混入した信号電荷の出
力電圧を水平走査期間に読み出し、２つの差を取ること
により、真の信号成分、を得る際に、その差動回路は素
子外部にある。この結果、差動回路を構成するディスク
リートな電子回路部品の特性のばらつきならびに寄生容
量により、メモリ容量から差動回路までの出力信号の利
得が同一にできず高いスメア抑圧比を得ることが困難で
あった。なお、以上２つの問題点は、本願発明者等によ
る特願昭６２−１５３２９２号に記載の画素ごとに増幅
器を、各垂直信号線ごとにメモリ容量を設は信号電荷の
ある時の画素増幅器出力と信号電荷のない時の画素増幅
器出力を上記メモリ容量に保持した後、二つの差を取る
手段を設けることにより増幅器の直流出力のばらつきを
キャンセルした素子にも共通の課題である。

本発明の目的は、以下の２点である。第１に、垂直信号
線ごとにもしくは各画素ごとに増幅器を備え、各増幅器
の信号出力を一担、各垂直信号線ごとに設けられたメモ
リ容量に保持した後に、メモリ容量を順次選択し読み出
す固体撮像索子において、各メモリ容量への信号書き込
みのためのサンプルホールドスイッチ、各メモリ容量か
らの信号読み出しのための読み出しスイッチ、行選択の
ための水平スイッチのオン抵抗を下げ、信号の読み出し
を容易にし、素子のダイナミックレンジを拡大する。

第２に、垂直信号線ごとにもしくは各画素ごとに増幅器
を備え、信号のない時の各増幅器出力と信号のある時の
各増幅器出力を独立に読み出し。

その差を取ることにより、真の信号を得る固体撮像素子
において、差動能力を向上し、スメア抑圧能力もしくは
直流出力のばらつきのキャンセル効果を上げ、高画質化
を図ることにある。

（ｉ１題を解決するための手段〕上記第１の目的は、各メモリ容量への信号書き込みのた
めのサンプルホールドスイッチ、各メモリ容量からの信
号読み出しのための読み出しスイッチ、行選択のための
水平スイッチを構成するＭＯＳトランジスタのしきい電
圧を、撮像索子へ他の部分を構成するＭＯＳトランジス
タのしきい電圧より各スイッチがｎ　Ｍ　ＯＳの場合に
は低く、９ＭＯ８の場合は高くすることにより、達成さ
れる。

また、上記第２の目的は、増幅器出力の信号のない時と
信号のある時の差を取る差動回路を素子内部に設けるこ
とにより達成される。

〔作用〕

第１に、サンプルホールドスイッチ、読み出しスイッチ
ならびに水平スイッチは、スイッチがオン時には各スイ
ッチがｎ　Ｍ　ＯＳの場合にはしきい電圧が小さく、あ
るいはｐ、Ｍｏ２の場合には高いので小さなオン抵抗を
示す。また、オフ時においては、動作上、上記３つの各
スイッチのソース電圧はｎ　Ｍ　ＯＳの場合基板電圧・
より高く、あるいは９ＭＯ８の場合は低いので、充分に
オフ状態となり、誤動作することはない、一方、撮像素
子の他の部分のしきい電圧は従来通りの値とすることに
より、誤動作を防ぐことができる。これにより、撮像素
子を誤動作させることなく、サンプルホールドスイッチ
、読み出しスイッチならびに水平スインチのオン抵抗を
下げられるので、素子のダイナミックレンジを拡大でき
る。

第２に、素子内部に設けられた差動回路は、スメア電那
の出力電圧と、スメア電荷の混入した信号電荷の出力電
圧の差動時の利得を同一とする様に働ぐ。これによって
高いスメア抑圧比を得ることができ、高画質化を図るこ
とができる。

〔実施例〕

以下、第１の本発明の実施例を第１図により説明する。

第１図（ｂ）は、サンプルホールドスイッチ、読み出し
スイッチ、水平スイッチを構成するｎ　Ｍ　ＯＳの断面
構造図、同図（ａ）は撮像素子の他の部分のｎ　Ｍ　Ｏ
Ｓの断面構造図である。図中。

２１はｐ基板、２２はｎＭＯｓＭＯＳトランジスタス、
ドレインを形成するｎ中層、２３はｐ中層、２４はＭＯ
Ｓトランジスタの電極を構成する材料で、例えばポリシ
リコンゲートである１本実施例では、ｎＭＯ８のしきい
電圧を上げるために通例ゲート電極２４下に形成される
基板と同型かつ高濃度のｐ中層２３を、サンプルホール
ドスイッチ、読み出しスイッチ、水平スイッチのゲート
電極２４下には形成せず、上記各スイッチのしきい電圧
を低くしている。本実施例では、特別な不純物層を形成
することなく、各スイッチのしきい電圧を下げ、オン抵
抗を下げられるという利点を有している。

つぎに、第１の本発明の他の実施例を第２図により説明
する。第２図（ｂ）は、サンプルホールドスイッチ、読
み出しスイッチ、水平スイッチを構成するｎ　Ｍ　ＯＳ
の断面構造図、同図（ａ）は撮像素子の他の部分のｎ　
Ｍ　ＯＳの断面構造図である。

図中２１〜２４は第１図と同様である６本実施例では、
サンプルホールドスイッチ、読み出しスイッチ、水平ス
イッチのゲート電極２４下に、基板と反導電型の低濃度
ｎ−層２５を形成することにより、上記各スイッチのし
きい電圧を低くしている。本実施例では、ｎ−層２５の
濃度を適切に設定することにより、所望のしきい電圧を
得、スイッチのオン抵抗を低くできる。

さらに、第１の本発明の別の実施例を第３図により説明
する。第３図（ｂ）は、サンプルホールドスイッチ、読
み出しスイッチ、水平スイッチを構成するｎ　Ｍ　ＯＳ
の断面構造図、同図（ａ）は撮像素子の他の部分のｎ　
Ｍ　ＯＳの断面構造図である。

図中、２１〜２４は第１図と同様である。本実施例では
、サンプルホールドスイッチ、読み出しスイッチ、水平
スイッチのゲート電極２４下の酸化膜厚ｔ　ｏｘｓを他
の部分の酸化膜厚ｔ　ＯＸＮより薄くすることにより、
各スイッチのしきい電圧を低くしている。なお、本実施
例ではスイッチがｎ　Ｍ　ＯＳの場合を述べたが、２Ｍ
Ｏ８の場合も同様に本実施例は効果がある。

なお、上記３つの実施例を組み合わせて実施することも
可能である。

以上、各スイッチがｎ　Ｍ　ＯＳの場合の実施例を述べ
たが、９ＭＯ５の場合の実施例を第４図により説明する
。第４図（ｂ）は、サンプルホールドスイッチ、読み出
しスイッチ、水平スイッチを構成する２ＭＯ８の断面構
造図、同図（ａ）は撮像索子の他の部分の２ＭＯ８の断
面構造図である。

図中、２１，２３．２４は第１図と同様である。

２６はｐＭｏｓの形成されるｎウェル層、２７はｐＭｏ
Ｓトランジスタのソースドレインを形成するｐ＋十中層
２８はｐ中層である０本実施例では。

２ＭＯ８のしきい電圧を素子誤動作が起きない範囲まで
低くするために通例ポリシリコンゲート下に形成される
２層２３より更に高濃度の基板と反導電型のｐ÷十層８
を各スイッチのゲート電極２４下に形成することにより
、スイッチを構成する２ＭＯ８のしきい電圧を高くして
いる。本実施例では、ｐ中層２８の濃度を適切に設定す
ることにより所望のしきい電圧を得、オン抵抗を低くす
ることができる。

なお、ＭＯＳトランジスタのしきい電圧をさげる、もし
くはあげるには、各スイッチのトランジスタのチャネル
長を素子の他の部分より短くしてもよい。

さて、各スイッチのオン抵抗は、スイッチがｎ　Ｍ　Ｏ
Ｓの場合には各トランジスタのしきい電圧をさげるとと
もに、ユニイテイゲインバツファアンプ１２の直流出力
電圧を低くすることによっても小さくなる。第５図にこ
の様な実施例を示す。

同図（ａ）はユニイテイゲインバツファを構成するソー
スフォロワ−の回路構成図である０図中、２９はｐＭＯ
ｓドライバ、３０はｐＭＯ８負荷、ＶＤは電源電圧、Ｖ
ｓはグランド電圧＋　Ｖａは負荷バイアス電圧、ｖＸＮ
は入力電圧、Ｖｏυ丁は出力電圧を示す。また、第５図
（ｂ）は同図（ａ）のｐＭＯｓドライバの断面構造図で
、２１，２４゜２６．２７，２８は第４図（ｂ）と同様
である。第５図（ｃ）は、サンプルホールドスイッチ、
読み出しスイッチ、水平スイッチを構成するｎ　Ｍ　Ｏ
Ｓの断面構造図であり、２１，２２．２４は第１図（ｂ
）と同様である。本実施例では、第１図と同様にして、
各スイッチを構成するｎ　Ｍ　ＯＳのしきい電圧を下げ
るとともに、ソースフォロワ−のドライバを構成するｐ
ＭＯ８のしきい電圧を高くシ。

ユニイテイゲインバツファ１２の出力電圧を下げること
によりスイッチのオン抵抗を小さくできる。

なお、スイッチがｐＭＯ８の場合には、ドライバｐＭＯ
８のしきい電圧を低くし、ユニイテイゲインバツファの
出力電圧を上げればよい。

なお、以上、第１図から第５図の実施例においては、サ
ンプルホールドスイッチ、読み出しスイッチ、水平スイ
ッチのＭＯＳトランジスタのしきい電圧をすべて変化さ
せたが、他の機能との兼ね合いにより、いずれか１つも
しくは２つだけを変化させてもよい。

また、第１の本発明は、特願昭６２−１５３２９２号に
記載の画素ごとに増幅器を設けた撮像素子にも同様に適
用可能である。

第６図に第２の本発明の一実施例を示す。第６図におい
て、６１，６２．６６はサンプルホールドスイッチ、６
３はプランプスイツチ、６４は結合コンデンサ、６５は
ユニイテイゲインバツファ、６７は出力バッファである
。また、ＯＵＴ　１　。

０ＵＴ２は第１０図の○ＵＴＩ、０ＵＴＩ、−接続され
る。φ１．φ２は位相の１８０°異なる水平走査パルス
を示す、以下、本回路の動作を説明する。

水平走査期間に入ると、第１０図で説明した通りに、ｎ
列が例えばφ１に同期して選択されると、０ＵＴ２には
ｎ列のスメアの混入した信号のある時の出力電圧が、０
ＵＴ１にはｎ　＋１列の信号のない時のスメアの出力電
圧が表われる。この時、サンプルスイッチ６１−１なら
びにクランプスイッチ６３−１がオンし、結合コンデン
サ６４−２の両端には０ＵＴＩのｎ＋１列のスメア出力
電圧が保持される（　１　＝　１　、）、つぎに、ｎ　
＋　１列がφ２に同期して選択されると、０ＵＴ２には
ｎ＋１列の信号のある時の出力電圧が、０ＵＴ１にはｎ
＋２列の信号のない時のスメアの出力電圧が表われる。

この時、サンプルスイッチ６２−２がオンし、クランプ
スイッチ６３−１がオフしているので、時刻ｔｉにφ１
に同期して結合コンデンサ６４−２に保持されたｎ　＋
　１列のスメア出力電圧と、ＯＵＴ２のｎ　＋　１列の
スメアの混入した信号出力の差信号すなわち、ｎ　＋　
１列の真の信号出力がユニイテイゲインバツフ７６５−
２、サンプルスイッチ６６−２、外部出力バッファ６７
を介して素子外部に出力される。これと同時に、サンプ
ルスイッチ６１−２ならびにクランプスイッチ６３−２
がオンし、結合コンデンサ６４−１の両端には○ＵＴＩ
のｎ＋２列のスメア出力電圧が保持される（ｔ＝ｔｚ）
。その後、ｎ　＋　２列がφｌに同期して選択されると
、０ＵＴ２にはｎ＋２列の信号のある時の出力電圧が、
○ＵＴＩにはｎ＋３列の信号のない時の出力電圧が表わ
れる。この時、ｔ＝ｔｌと同様に０ＵＴ１のｎ＋２列の
スメア出力は結合コンデンサ６４−２の両端に保持され
る。

一方、サンプルスイッチ６２−１がオンし、クランプス
イッチ６３−２がオフして１時刻ｔＺにφ２に同期して
結合コンデンサ６４−１に保持されたｎ＋２列のスメア
出力電圧と、０ＵＴ２のｎ＋２列の信号出力の差信号、
すなわち、ｎ＋２列の真の信号出力がユニイテイゲイン
バツファ６５−１、サンプルスイッチ６６−１．外部出
力バッファ６７を介して素子外部に出力される（１＝ｔ
ｓ）。以降、同様にして、各列の真の信号出力が順次素
子外部に読み出される。本実施例によれば、差動による
抑圧比ＳＲは、近似的に式（１）で表わせる。

・・・（１）ここに、ＲＢは列ごとに設けられた出力バッファ１２の
出力抵抗、Ｒｓはクランプスイッチ６３−１．６３−２
のオン抵抗、Ｃｃは結合コンデンサ６４−１．６４−２
の容量値、ＣＨは水平信号線１８の容量値、ｔｃは各ス
イッチのオン時間である。また、第１項はクランプ誤差
を示し、第２項は信号出力とスメア出力時の出力バッフ
ァの負荷容量の相違による周波数特性の差による誤差を
示す。本実施例では、差動回路を内部に設けた結果、Ｃ
Ｈ，Ｃｃの値を小さくでき、充分な抑圧比を得ることが
できる。

さて、第６図の実施例においては、各列の出力バッファ
１２の出力抵抗が大きく、式（１）の第２項の誤差が大
きくなる場合がある。第７図の実施例においては、第６
図の各入力端にボルテージフォロワー６８を設けること
により、信号出力時とスメア出力時の出力バッファ１２
の負荷容量を同一とし、第２項の誤差を低減している。

以上の実施例においては、垂直方向の一画素の信号を読
み出す場合を述べた。一方、単板カラー固体撮像素子に
おいては、解像度の高い高画質を実現する方法として、
垂直と画素読み出し方式がある。本発明において、この
方式を実現するには、各列ごとに第２の信号を保持する
第３のメモリ容量を設け、同様の動作を行なえばよい。

ただし。

この際、第２の信号とスメア信号の差が２クロック分と
なるので、第２の信号とスメア信号の差を取る際、スメ
ア信号を１クロツク遅延させることが必要となる。第８
図に、垂直２画素読み出しを行なった実施例を示す０図
中、２６１〜６８φ工。

φ２は第７図と同様である。６９はサンプルスイッチ、
８１〜８５は、１クロツク遅延を実現するオフセットキ
ャンセルを行なったユニイテイゲインバツファを構成し
ており、８１は読み込みスイッチ、８２は読み出しスイ
ッチ、８３はサンプルスイッチ、８４はオフセットキャ
ンセルスイッチ。

８５はメモリ容量である。本回路の動作は、第２の信号
とスメア信号の差を取る際に、８１〜８５で構成される
ユニイテイゲインバッファでスメア信号を１クロック分
遅延させていること以外、第７図と同様である。

なお、第２の本発明は、差動を行なう回路の具体的形態
によらず実施できることは言うまでもない。

また、第２の本発明は、特願昭６２−１５３２９２号に
記載の画素ごとに増幅器を設けた撮像素子にも同様に適
用可能である。

〔発明の効果〕

本発明によれば、第１にメモリ容量への信号書き込みの
ためのサンプルホールドスイッチ、メモリ容量からの信
号読み出しのための読み出しスイッチ、行選択のための
水平スイッチのオン抵抗を低抵抗化できるので、素子の
ダイナミックレンジを拡大することができるという効果
がある。

また、第２にスメア抑圧比を高めることができるので、
高画素の固体撮像素子を実現できる。

【図面の簡単な説明】

第１図は第１の本発明の一実施例を示す図、第２図、第
３図及び第４図は、第１の本発明の他の実施例を示す図
、第５図（、）は第１の本発明の一実施例のユニイテイ
ゲインバッファを構成するソースフォロワ−の回路構成
を示す図、第５図（ｂ）はソースフォロワ−ドライバの
断面を示す図、第５図（ｃ）はスイッチの断面を示す図
、第６図、第７図及び第８図は第２の本発明の回路構成
を示す図、第９図、第１０図及び第１１図は従来のＭＯ
３型素子の回路構成を示す図である。６・・・水平スイッチ、１３・・・メモリ容量、１４・
・・サンプルホールドスイッチ、１５・・・信号読み出
しスイッチ、２１・・・ｐ基板、２２・・・ｎ＋十中層
２３・・・２層、２５・・・ｎ−層、２６・・・ｎウェ
ル層、２７・・・ｐ＋十中層２８・・・ｐ中層、６１，
６２．６６・・・サンプルスイッチ、６３・・・クラン
プスイッチ、６４・・・結合コンデンサ、６５・・・ユ
ニイテイゲインバッファ、６７・・・外部出力バッファ
、６８・・・ボルテージフォロワー、６９・・・サンプ
ルスイッチ、８１・・・読み込みスイッチ、８２・・・
読み出しスイッチ、８３・・・サンプルスイッチ、８４
・・・オフセットキャンセルスイッチ、８５・・・メモ
リ容量。

Claims

【特許請求の範囲】１、同一半導体基板上に配列された複数の光電変換素子
と、この光電変換素子の光電荷を検知し、信号電圧に変
換する複数の増幅器と、この増幅器の出力を１時保持す
るための複数のメモリ容量と、このメモリ容量への信号
書き込みのためのスイッチと、上記メモリ容量からの読
み出しスイッチと、上記メモリ容量を選択するための走
査回路と、この走査回路からの信号により開閉する選択
スイッチよりなる固体撮像素子において、上記メモリ容
量への信号書き込みのためのスイッチ、上記メモリ容量
からの読み出しスイッチ及び上記選択スイッチの少なく
とも１つを構成するＭＯＳトランジスタのしきい電圧が
、他の回路素子を構成するＭＯＳトランジスタのしきい
電圧と異なることを特徴とする固体撮像装置。２、同一半導体基板上に配列された複数の光電変換素子
と、この光電変換素子の光電荷を検知し、信号電圧の変
換するための複数の増幅器を有し、この増幅器の信号電
荷のある時の出力と、信号電荷のない時の出力を独立に
読み出し、２つの出力の差を得る手段を設けた固体撮像
装置において、上記２つの出力の差を得る手段が同一半
導体基板上に形成されていることを特徴とする固体撮像
装置。