JP2867585B2 - イベント検出回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロコンピュータ開発装置のイベント検
出回路に関し、特にあらかじめ読み出した初期値と書き
込み値を比較するライトイベント検出回路に関する。

〔従来の技術〕

マイクロコンピュータは近年ニーズの多様化・高機能
化に伴なってアプリケーションプログラムの開発効率化
が大きな課題となっている。従ってマイクロコンピュー
タ開発装置では、任意アドレス任意データに対してのよ
り厳密なイベント検出機能が要求されている。

従来のマイクロコンピュータ開発装置のライトイベン
ト検出回路は、第９図に示すようにライト命令によるア
ドレスバス信号32,データバス信号33及びライトステー
タス信号34のみをセレクタ10に入力してイベント検出対
象としている。

〔発明が解決しようとする課題〕 従来のマイクロコンピュータ開発装置のイベント検出
回路は、エミュレーションチップのアドレスバス，デー
タバス，ライトステータスをイベント検出対象としてい
る。このため、任意アドレスに対する書き込み命令によ
って書き込みアドレスの値が任意データから任意データ
に変化した事を検出できないという欠点がある。

例えば、任意アドレスの任意ビットが“0"から“1"に
変化した場合を検出したい場合において、検出ビットの
初期値が“1"であっても、該当ビットに対して“1"を書
き込む命令を実行するとイベント検出を行なってしま
う。

〔課題を解決するための手段〕

本発明のイベント検出回路は、エミュレーションの対
象とするプロセッサが特定のアドレスに対するライト命
令を実行する際に書き込み所定アドレスの初期値と書き
込み値を比較するために初期値とを保持しておくコピー
回路と、該コピー回路に対するリード信号を生成する回
路と、前記コピー回路に対し前記所定アドレスに対する
ライト命令を実行する際に書き込み値を前記コピー回路
の対応アドレスに書き込む回路と、前記コピー回路から
出力された初期値を保持するラッチと、該ラッチの出力
とデータバス上に出力される書き込み値を比較する回路
と、該比較回路の出力を選択的に出力する回路とを含ん
で構成されている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の第１の実施例のブロック図である。

イベント検出回路の構成で特許範囲に対応する初期値
を保持しておくコピー回路はコピーRAM5に対応し、コピ
ー回路に対するリード信号を生成する回路はインバータ
28に対応し、ライト命令を実行する際に書き込み値をコ
ピー回路の対応アドレスに書き込む回路の信号は特別な
回路によらずエミュレーションチップライト信号34を直
接入力している。

コピー回路から出力された初期値を保持するラッチは
リードデータラッチ16に対応し、ラッチの出力とデータ
バス上に出力される書き込み値を比較する回路はANDゲ
ート24,25に対応し、比較回路の出力を選択的に出力す
る回路はセットイベントイネーブル信号52,クリアイベ
ントイネーブル信号53,ANDゲート24,25及びラッチ８に
対応している。

第２図は第１図のブロックの動作を説明するためのプ
ロセッサのライト命令によるバスサイクルのタイミング
図である。

命令サイクルはT1,T2,T3の３サイクルにより構成さ
れ、アドレスバスA15−０にはT1からT3サイクルに書き
込みアドレスバス信号32が出力され、データバスD7−０
はT1,T2サイクルはハイインピーダンスとなりT3サイク
ルにライトデータが出力される。ライトステータス信号
34はT3サイクルにアクティブとなる。

第３図は第１図のブロックのライト命令実行によるイ
ベント検出動作を説明するための各部信号のタイミング
図である。

まずスーパーバイザプロセッサ２よりラッチ８を介し
て25ビットのイベント検出メモリ３に検出イベントデー
タを書き込み、検出したいビット条件としてセットイベ
ントイネーブル信号59又はクリアイベントイネーブル信
号60をアクティブとしておく。

ユーザモード中にエミュレーションチップ１がエミュ
レーションチップ内部ハードウェアに対するライト命令
を実行すると、T2サイクルにてコピーRAMアウトプット
イネーブル信号41がアクティブとなりコピーRAM5より初
期データがエミュレーションチップデータバス33に出力
され、リードデータラッチ16にラッチされる。

T3サイクルにてライト命令による書込みデータが出力
されライトラッチ16にラッチされ、同時にコピーRAM5に
もライトデータが書き込まれる。

クリアイベント検出信号49は、リードデータラッチ出
力信号45及びライトデータラッチ反転出力信号48がアク
ティブになった場合すなわち、初期データが“1"であり
書込みデータが“0"の場合T3サイクルにてアクティブと
なる。セットイベント検出信号50はリードデータラッチ
反転出力信号46及びライトデータラッチ出力信号47がア
クティブになった場合に、初期データが“0"であり書込
みデータが“1"の場合T3サイクルにてアクティブとな
る。

すなわち、ライト命令を実行する際にあらかじめイベ
ント検出アドレスの初期値をラッチしておき、ライト命
令による書込み値とラッチデータを比較してライトイベ
ント検出信号をアクティブにして、任意アドレスのアド
レス値が変化したことを検出できる。

第４図は本発明の第２の実施例のブロック図である。

特許請求の範囲におけるイベント検出回路のラッチの
出力とデータバス上に出力される書き込み値を比較する
回路及び比較回路の出力を選択的に出力する回路は33ビ
ット入力のイベント検出メモリ４に対応するこれ以外の
特許請求の範囲の対応回路は第１図のイベント検出回路
と同様である。

第１の実施例と動作上の差は、あらかじめスーパーバ
イザプロセッサ2aからイベント検出メモリ４に書き込み
命令によるイベント検出アドレスの初期値と書き込み値
を書き込んでおくことである。

本実施例では、第１の実施例のリード／ライトラッチ
ブロック12におけるライトデータラッチ及びリードデー
タラッチ出力信号45,47,ライドデータラッチ出力信号47
を入力するゲート回路24〜26が不要となってリード／ラ
イトラッチブロック12が簡単になる。

第５図に本発明の第３の実施例のブロック図を示す。

特許請求の範囲における初期値を保持しておくコピー
回路はコピーRAM5に対応し、コピー回路に対するリード
信号を生成する回路の信号として本実施例ではエミュレ
ーションチップライト信号34が対応している。

コピー回路に対し、所定アドレスに対するライト命令
を実行する際に書き込み値をコピー回路の対応アドレス
に書き込む回路は、データラッチ14とライトストローブ
ラッチ15に対応し、コピーRAM5から出力された初期値を
保持するラッチはリードデータラッチ16に対応し、ラッ
チの出力とデータバス上に出力される書き込み値を比較
する回路はANDゲート24,25に対応し、比較回路の出力を
選択的に出力する回路はセットイベントイネーブル信号
59,クリアイベントイネーブル信号60,ANDゲート24,25及
びラッチ８に対応している。

次に本実施例の対象とするプロセッサのライト命令に
よるバスサイクルを第６図に示す。命令サイクルは２ク
ロックサイクルにより構成され、エミュレーションチッ
プアドレスバス32にはライトサイクル中に書き込みアド
レスが出力され、エミュレーションチップデータバス33
は、ライトサイクルのうち第１クロックサイクルではハ
イインピーダンスとなり第２クロックサイクルでライト
データが出力される。エミュレーションチップライト信
号34は、第２クロックサイクルにアクティブとなる。

以下に第５図のブロックにおけるライト命令実行によ
るイベント検出動作を第７図のタイミング図を参照しな
がら説明する。

まずスーパーバイザプロセッサ２よりラッチ８を介し
て、イベント検出メモリ３にイベント検出用のデータを
書き込み、検出したいビット条件としてセットイベント
イネーブル信号59又はクリアイベントイネーブル信号60
をアクティブとしておく。

ユーザモード中にエミュレーションチップ１がエミュ
レーションチップ内部ハードウェアに対するライト命令
を実行すると、エミュレーションチップライト信号34が
アクティブとなるライトサイクルの第２のクロックサイ
クルにてエミュレーションチップ１からエミュレーショ
ンチップデータバス33に出力されたライトデータは、動
作タイミング信号37が“0"となるタイミングですなわ
ち、エミュレーションチップライトタイミング信号43の
立ち上りでデータラッチ14にラッチされる。

同様にライトサイクルの第２のクロックサイクルにて
コピーRAM5から初期データがイベント検出回路データバ
ス39に出力され動作タイミング信号37が“0"となるタイ
ミングで、すなわちエミュレーションチップライトタイ
ミング信号43の立ち上りでリードデータラッチ16にラッ
チされる。ここでコピーRAM5に対するアドレス（イベン
ト検出回路アドレスバス39）は、エミュレーションチッ
プアドレスバス32を動作タイミング信号37の立上りエッ
ジでラッチしたアドレスが供給される。

一方、ライトサイクルの次のクロックにて、イベント
検出回路ライト信号66がアクティブとなり、データラッ
チ14よりイベント検出回路データバス40に直前のライト
命令による書き込みデータが出力され、動作タイミング
信号37が“0"となるタイミングすなわちイベント検出回
路ライトタイミング信号44の立ち上りのタイミングでラ
イトデータラッチ17にラッチされる。

同様にライトサイクルの次のクロックにてイベント検
出回路ライト信号66がアクティブとなるタイミングで、
コピーRAM5にライトデータが書き込まれる。クリアイベ
ント検出信号49は、リードデータラッチ出力45及びライ
トデータラッチ反転出力信号48がアクティブになった場
合、すなわち初期データが“1"であり書き込みデータが
“0"の場合にライトサイクルの次のクロックの動作タイ
ミング信号37が“0"となるタイミングでアクティブとな
る。

セットイベント検出信号50はリードデータラッチ反転
出力信号46及びライトデータラッチ出力信号47がアクテ
ィブになった場合、すなわち初期データが“0"であり書
き込みデータが“1"の場合にライトサイクルの次のクロ
ックの動作タイミング信号37が“0"となるタイミングで
アクティブとなる。

第８図は本発明の第４の実施例のブロック図を示す。

特許請求の範囲におけるラッチの出力とデータバス上
に出力される書き込み値を比較する回路及び比較回路の
出力を選択的に出力する回路はイベント検出メモリ４に
対応する。これ以外の特許請求の範囲の対応回路は第３
の実施例と同じである。

第３の実施例と動作上の差は、あらかじめスーパーバ
イザプロセッサ2aから、イベント検出メモリ４に書き込
み命令によるイベント検出アドレスの初期値と書き込み
値を書き込んでおくことである。

本実施例では、第３の実施例におけるリード／ライト
ラッチブロック12が簡単になる。

〔実施例〕

次に、本発明の第５の実施例について説明する。

まず本実施例の対象とするプロセッサのライト命令に
よるバスサイクルを第12図に示す。命令サイクルは２ク
ロックサイクルにより構成され、エミュレーションチッ
プアドレスバス280にはライトサイクル中、書き込みア
ドレスが出力され、エミュレーションチップデータバス
290は、ライトサイクルのうち第１クロックサイクルで
はハイインピーダンスとなり第２クロックサイクルで書
き込みデータが出力される。エミュレーションチップラ
イト信号300は、第２クロックサイクルでアクティブと
なる。

第10図に本発明の第５の実施例のブロック図を示す。
コピー回路はコピーRAM500に対応し、コピー回路に対す
るリード信号を生成する回路はORゲート160に対応し、
コピー回路に対し特定アドレスに対するライト命令を実
行する際に書き込み値をコピー回路の対応アドレスに書
き込む回路は、本実施例では特別な回路はなく直接エミ
ュレーションチップデータバス290を接続している。コ
ピーRAMから出力された初期値を保持するラッチは、リ
ードデータラッチ130に対応し、ラッチの出力とデータ
バス上に出力される書き込み値を比較する回路は、AND
ゲート180,190に対応し、比較回路の出力を選択的に出
力する回路は、セットイベントネーブル回路51,クリア
イネーブル信号520,ANDゲート180,190及びラッチ800に
対応している。

以下に本実施例におけるライト命令実行によるイベン
ト検出動作を第13図のタイムチャートを参照しながら説
明する。

まずスーパーバイザモードステータス信号200が“1"
となるスーパーバイザモード中にスーパーバイザプロセ
ッサ200よりセレクタ110を介して、イベント検出メモリ
300にイベント検出用のデータを書き込み、検出したい
ビット条件としてセットイベトイネーブル信号510又は
クリアイベントイネーブル信号52をアクティブとしてお
く。

スーパーバイザモードステータス信号320が“0"とな
るユーザモード中にエミュレーションチップ100が、エ
ミュレーションチップ内部ハードウェアに対するライト
命令を実行すると、ライトサイクルの第１クロックサイ
クルのうち動作タイミング信号310が“0"となるタイミ
ングすなわちイベント検出回路リードタイミング反転信
号400が“1"となるタイミングで、コピーRAM500から初
期データがエミュレーションチップデータバス290に出
力され、イベント検出回路リードタイミング反転信号40
0の立ち下がりでリードデータラッチ130にラッチされ
る。

一方、ライトサイクルの第２クロックサイクルにて、
エミュレーションチップ100からエミュレーションチッ
プデータバス290にライト命令による書き込みデータが
出力される。ここで動作タイミング信号310が“0"すな
わちイベント検出回路ライトタイミング反転信号410が
“1"となると、エミュレーションチップデータバス290,
エミュレーションチップ反転データバス470,セットイベ
ントイネーブル信号510,クリアイベントイネーブル信号
520の状態により、クリアイベント検出信号480又はセッ
トイベント検出信号490が“1"となる。

同時にイベント検出回路ライトタイミング信号370が
アクティブとなるタイミングで、コピーRAM500にライト
データが書き込まれる。

クリアイベント検出信号480は、リードデータラッチ
出力450及びエミュレーションチップ反転データバス470
がアクティブになった場合、すなわち初期データが“1"
であり書き込みデータが“0"の場合、ライトサイクルの
第２クロックサイクルの動作タイミング信号30が“0"と
なるタイミングでアクティブとなる。

セットイベント検出信号490は、リードデータラッチ
反転出力460及びエミュレーションチップデータバス290
はアクティブになった場合、すなわち初期データが“0"
であり書き込みデータが“1"の場合、ライトサイクルの
第２クロックサイクルの動作タイミング信号300が“0"
となるタイミングでアクティブとなる。

第11図は本発明の第６の実施例のブロック図を示す。
ラッチ出力とデータバス上に出力される書き込み値を比
較する回路及び比較回路の出力を選択的に出力する回路
はイベント検出メモリ400に対応する。これ以外の対応
回路は第５の実施例と同じである。

第５の実施例と動作上の差は、あらかじめスーパーバ
イザプロセッサ２より、イベント検出メモリ４に書き込
み命令によるイベント検出アドレスの初期値と書き込み
値を書き込んでおくことである。

本実施例では、第５の実施例におけるライトラッチ及
びリードラッチ出力バス，ライトラッチ出力バスを入力
とするゲート回路が不要となる。

〔発明の効果〕

以上説明したように本発明は、イベント検出回路にお
いて、ライト命令を実行する際にあらかじめイベント検
出アドレスの初期値をラッチしておき、ライト命令によ
る書込み値とラッチデータを比較してライトイベント検
出信号をアクティブとすることにより、任意アドレスに
対する書き込み命令によって書き込みアドレスの値が任
意データから任意データに変化した事を検出できるとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例のブロック図、第２図及
び第３図は第１図のブロックの動作を説明するための各
部信号のタイミング図、第４図は本発明の第２の実施例
のブロック図、第５図は本発明の第３の実施例のブロッ
ク図、第６図及び第７図は第５図のブロックの動作を説
明するための各部信号のタイミング図、第８図は本発明
の第４の実施例のブロック図、第９図は従来のイベント
検出回路の一例のブロック図、第10図は本発明の第５の
実施例のブロック図、第11図は第６の実施例のブロック
図、第12図は第10図，第11図が対象とするプロセッサの
ライト命令タイムチャート、第13図は第5,第６の実施例
のライト命令タイムチャートである。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】エミュレーションの対象とするプロセッサ
   が特定のアドレスに対するライト命令を実行する際に書
   き込み所定アドレスの初期値と書き込み値を比較するた
   めに初期値とを保持しておくコピー回路と、該コピー回
   路に対するリード信号を生成する回路と、前記コピー回
   路に対し前記所定アドレスに対するライト命令を実行す
   る際に書き込み値を前記コピー回路の対応アドレスに書
   き込む回路と、前記コピー回路から出力された初期値を
   保持するラッチと、該ラッチの出力とデータバス上に出
   力される書き込み値を比較する回路と、該比較回路の出
   力を選択的に出力する回路とを含むことを特徴とするイ
   ベント検出回路。