JPH0337897A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0337897A JPH0337897A JP1174614A JP17461489A JPH0337897A JP H0337897 A JPH0337897 A JP H0337897A JP 1174614 A JP1174614 A JP 1174614A JP 17461489 A JP17461489 A JP 17461489A JP H0337897 A JPH0337897 A JP H0337897A
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- latch
- write
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 238000010586 diagram Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Microcomputers (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピュータ、特に、Ｅ２ＰＲＯＭを
内蔵するマイクロコンピュータに関する。
内蔵するマイクロコンピュータに関する。
従来の技術としては、例えば、特開昭６３−１１７３９
６号公報記載のマイクロコンピュータがある。
６号公報記載のマイクロコンピュータがある。
従来のマイクロコンピュータは、Ｅ２ ＰＲＯＭ書き込
み中に、そのアドレスをリードすることができないか、
あるいはリードできるとしても書き込み途中のセルを直
接リードする構成となっていた。
み中に、そのアドレスをリードすることができないか、
あるいはリードできるとしても書き込み途中のセルを直
接リードする構成となっていた。
〔発明が解決しようとするｉｉ！ｌ！題〕上述した従来
のマイクロコンピュータは、Ｅ２ＰＲＯＭ書き込み中の
アドレスをリードした場合、書き込み途中のセルを直接
リードするため、データが書き終らないうちにリードす
る可能性が高くなるので、リードデータを保証できない
という欠点があった。
のマイクロコンピュータは、Ｅ２ＰＲＯＭ書き込み中の
アドレスをリードした場合、書き込み途中のセルを直接
リードするため、データが書き終らないうちにリードす
る可能性が高くなるので、リードデータを保証できない
という欠点があった。
本発明のマイクロコンピュータは、Ｅ２ ＰＲＯＭ内蔵
のマイクロコンピュータにおいて、Ｅ２ ＰＲＯＭの書
き込みアドレスとデータを記憶する第１のアドレスラッ
チと、前記２２ ＦＲＯＭの読み出しを行なうアドレス
を記憶する第２のアドレスラッチと、前記第１と第２の
アドレスラッチのアドレス値を比較する回路と、データ
の入出力バッファを有し、前記Ｅ２ ＰＲＯＭ書き込み
命令の実行で書き込みアドレスとデータを前記第１のア
ドレスラッチとデータラッチにそれぞれラッチし、書き
込み中にＥ２ ＦＲＯＭ命令を実行した時に、前記第２
のアドレスラッチにアドレスをラッチし、前記アドレス
比較回路によってリードアドレスとライトアドレスの値
を比較し、一致した場合には前記データラッチに格納し
てあるデータを読み出し、一致しない場合には前記Ｅ２
ＰＲＯＭのセルデータを読み出す。
のマイクロコンピュータにおいて、Ｅ２ ＰＲＯＭの書
き込みアドレスとデータを記憶する第１のアドレスラッ
チと、前記２２ ＦＲＯＭの読み出しを行なうアドレス
を記憶する第２のアドレスラッチと、前記第１と第２の
アドレスラッチのアドレス値を比較する回路と、データ
の入出力バッファを有し、前記Ｅ２ ＰＲＯＭ書き込み
命令の実行で書き込みアドレスとデータを前記第１のア
ドレスラッチとデータラッチにそれぞれラッチし、書き
込み中にＥ２ ＦＲＯＭ命令を実行した時に、前記第２
のアドレスラッチにアドレスをラッチし、前記アドレス
比較回路によってリードアドレスとライトアドレスの値
を比較し、一致した場合には前記データラッチに格納し
てあるデータを読み出し、一致しない場合には前記Ｅ２
ＰＲＯＭのセルデータを読み出す。
〔実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。
第１図に示すマイクロコンピュータは、Ｅ２ ＰＲＯＭ
セレクタ２がバス１のデータをデコードし、Ｅ２ ＦＲ
ＯＭ領域のアドレスデータかどうかを判断し、セレクト
信号３を出力する。
セレクタ２がバス１のデータをデコードし、Ｅ２ ＦＲ
ＯＭ領域のアドレスデータかどうかを判断し、セレクト
信号３を出力する。
アドレスラッチ４は、セレクト信号３とＥ２ＰＲＯＭラ
イト信号１０を入力し、再入力信号がアクティブのとき
バス１のデータをラッチする。
イト信号１０を入力し、再入力信号がアクティブのとき
バス１のデータをラッチする。
アドレスラッチ５は、セレクト信号３とＥ２ＰＲＯＭリ
ード信号１１を入力し、再入力信号がアクティブのとき
バス１のデータをラッチする。
ード信号１１を入力し、再入力信号がアクティブのとき
バス１のデータをラッチする。
入出力バッファ６は、Ｅ２ ＦＲＯＭライト信号１０が
アクティブ時にセルアレイ８にライトするデータをデー
タラッチ２０からとりこむか、もしくはＥ２ＰＲＯＭリ
ード信号１１のアクティブ時にセルアレイ８からリード
したデータをバス１へ出力する回路である。
アクティブ時にセルアレイ８にライトするデータをデー
タラッチ２０からとりこむか、もしくはＥ２ＰＲＯＭリ
ード信号１１のアクティブ時にセルアレイ８からリード
したデータをバス１へ出力する回路である。
Ｘデコーダ・Ｙデコーダ７は、アドレスラッチ４もしく
はアドレスラッチ５の値をデコードする回路である。
はアドレスラッチ５の値をデコードする回路である。
セルアレイ８は、５１２Ｘ８ビツト楕戒のＥ２ＰＲＯＭ
セルである。
セルである。
モードレジスタ９は、Ｅ２ ＦＲＯＭの書き込みを制御
するレジスタでＣＰＵ （図示せず）からり一ド／ライ
ト可能である。また、書き込み許可信号１３を出力する
。
するレジスタでＣＰＵ （図示せず）からり一ド／ライ
ト可能である。また、書き込み許可信号１３を出力する
。
Ｅ” ＦＲＯＭライト信号１０．Ｅ２ＰＲＯＭリード信
号１１は、それぞれＥ２ ＰＲＯＭのライトもしくはリ
ード命令を実行した時に、ＣＰＵが出力する信号である
。
号１１は、それぞれＥ２ ＰＲＯＭのライトもしくはリ
ード命令を実行した時に、ＣＰＵが出力する信号である
。
高電圧発生回路１２は、Ｅ２ ＰＲＯＭ書き込み用の高
電圧を発生する回路で、書き込み許可信号１３がアクテ
ィブの時に、セルアレイ８に高電圧（約２０Ｖ）を印加
する。
電圧を発生する回路で、書き込み許可信号１３がアクテ
ィブの時に、セルアレイ８に高電圧（約２０Ｖ）を印加
する。
書き込み許可信号１３は、モードレジスタ９において、
書き込み許可を指定した時にアクティブとなる信号であ
る。
書き込み許可を指定した時にアクティブとなる信号であ
る。
書き込み専用タイマ１７は、Ｅ２ＰＲＯｉｌ／１書き込
み時間（約１０ｍ５）を確保するタイマで、Ｅ２ ＦＲ
ＯＭライト信号１０．Ｅ２ＰＲＯＭリード信号１１．お
よびクロック１８を入力し、書き込みサイクル信号１４
を出力する。
み時間（約１０ｍ５）を確保するタイマで、Ｅ２ ＦＲ
ＯＭライト信号１０．Ｅ２ＰＲＯＭリード信号１１．お
よびクロック１８を入力し、書き込みサイクル信号１４
を出力する。
ＡＮＤゲート１５は、書き込みサイクル信号工４とＥ２
ＰＲＯＭリード信号１１を入力とする２人力ＡＮＤゲー
トで、比較開始信号１６を出力する。
ＰＲＯＭリード信号１１を入力とする２人力ＡＮＤゲー
トで、比較開始信号１６を出力する。
アドレス比較回路２１は、比較開始信号１６を入力し、
アドレスラッチ４のデータとアドレスラッチ５のデータ
を比較する回路で、データ出力信号１９を出力する。
アドレスラッチ４のデータとアドレスラッチ５のデータ
を比較する回路で、データ出力信号１９を出力する。
次に動作について説明する。
書き込み許可時にＥ２ ＰＲＯＭへのライト命令を実行
すると、ＣＰＵはバス１にアドレスデータを出力し、次
にライトデータを出力する。
すると、ＣＰＵはバス１にアドレスデータを出力し、次
にライトデータを出力する。
そして、Ｅ２ＰＲＯＭセレクタがＥ２ ＰＲＯＭ領域の
空間であることを検知して、セレクト信号３をアドレス
ラッチ４，５に出力する。
空間であることを検知して、セレクト信号３をアドレス
ラッチ４，５に出力する。
この時、Ｅ２ＰＲＯＭライト信号１０がアクティブとな
るため、アドレスラッチ４がアドレスデータをラッチし
、Ｘデコーダ・Ｙデコーダ７にアドレスデータを出力す
る。
るため、アドレスラッチ４がアドレスデータをラッチし
、Ｘデコーダ・Ｙデコーダ７にアドレスデータを出力す
る。
また、データラッチ２０は、ライトデータをラッチし、
入出力バッファ６にデータを格納する。
入出力バッファ６にデータを格納する。
Ｘデコーダ・Ｙデコーダ７は、アドレスデータの値にし
たがってセルアレイ８のアドレスを選択する。
たがってセルアレイ８のアドレスを選択する。
このとき、高電圧発生回路１２は、高電圧をセルアレイ
８に印加し、入出力バッファ６のデータを選択したアド
レスに書き込む。
８に印加し、入出力バッファ６のデータを選択したアド
レスに書き込む。
書き込み専用タイマ１７は、Ｅ２ＰＲＯＭライト信号１
０によってカウントを開始し、書き込みサイクル信号１
４を出力する。
０によってカウントを開始し、書き込みサイクル信号１
４を出力する。
Ｅ２ ＰＲＯＭのリード命令を実行した場合について説
明する。
明する。
Ｅ２ ＦＲＯＭの書き込みを行なっている間、ＣＰＵが
別のリード命令を実行した場合、まずＥ２Ｆ ＲＯＭセ
レクタ２がセレクト信号３を出力し、Ｅ２ＰＲＯＭリー
ド信号もアクティブになることから、アドレスラッチ５
はリードするアドレスデータをラッチする。
別のリード命令を実行した場合、まずＥ２Ｆ ＲＯＭセ
レクタ２がセレクト信号３を出力し、Ｅ２ＰＲＯＭリー
ド信号もアクティブになることから、アドレスラッチ５
はリードするアドレスデータをラッチする。
このとき、書き込みサイクル信号１４は論理１“である
から、ＡＮＤゲート１５の出力すなわち比較開始信号１
６は論理１′°となる。
から、ＡＮＤゲート１５の出力すなわち比較開始信号１
６は論理１′°となる。
その結果、アドレスラッチ５はアドレスラッチ４のデー
タすなわち書き込み中のアドレスとアドレスラッチ５の
データの比較を開始する。この場合、アドレスの値は異
なるため、データ出力信号１つは出力しない。
タすなわち書き込み中のアドレスとアドレスラッチ５の
データの比較を開始する。この場合、アドレスの値は異
なるため、データ出力信号１つは出力しない。
したがって、アドレスラッチ５のデータで選択したセル
アレイ８のデータを入出力バツファ６からバス１に出力
し、リード動作は終了する。
アレイ８のデータを入出力バツファ６からバス１に出力
し、リード動作は終了する。
次に、Ｅ２ ＰＲＯＭの書き込み中に同じアドレスをリ
ードした場合について説明する。
ードした場合について説明する。
アドレス比較回路２１がアドレスラッチ４とアドレスラ
ッチ５とのデータを比較するところまでは、別のアドレ
スをリードする場合と同じである。
ッチ５とのデータを比較するところまでは、別のアドレ
スをリードする場合と同じである。
同じアドレスであるから、アドレス比較回路２１によっ
て比較した結果、等しいデータと判断し、データ出力信
号１つを出力する。
て比較した結果、等しいデータと判断し、データ出力信
号１つを出力する。
データ出力信号１９によって入出力バッファ６からバス
１へのデータ転送を禁止し、データラッチ２０に格納さ
れているライトデータをバス１に出力する。この時、入
出力バッファ６には、書き込み途中の不定値がリードさ
れ、格納されている。
１へのデータ転送を禁止し、データラッチ２０に格納さ
れているライトデータをバス１に出力する。この時、入
出力バッファ６には、書き込み途中の不定値がリードさ
れ、格納されている。
〔発明の効果〕
本発明のマイクロコンピュータは、アドレス比較回路に
よって書き込みい中のアドレス値と、書き込み中に発生
１−だリード命令のアドレス値を比較し、等しいか否か
を判断することにより、等しいアドレスからリードする
場合に、害き込み中のセルからでなく、書き込みデータ
をラッチから直接リードできるので、書き込み中に同じ
アドレスをリードしても確実で最新な値をリードできる
という効果がある。
よって書き込みい中のアドレス値と、書き込み中に発生
１−だリード命令のアドレス値を比較し、等しいか否か
を判断することにより、等しいアドレスからリードする
場合に、害き込み中のセルからでなく、書き込みデータ
をラッチから直接リードできるので、書き込み中に同じ
アドレスをリードしても確実で最新な値をリードできる
という効果がある。
第１図は本発明の一実施例を示すブロック図である。
１・・・・・・バス、２・・・・・・Ｅ２ ＰＲＯＭセ
レクタ、３・・・・・・セレクト信号、４．５・・・・
・・アドレスラッチ、６・・・・・・入出力バッファ、
７・・・・・・Ｘデコーダ・Ｙデコーダ、８・・・・・
・セルアレイ、９・・・・・・モードレジスタ、１０＝
−１−９Ｅ２ ＰＲＯＭライト信号、１］・・・・・・
Ｅ２ ＰＲＯＭリード信号、１２・・・・・・高電圧発
生回路、１３・・・・・・書き込み許可信号、１４・・
・・・・書き込みサイクル信号、１５・・・・・・ＡＮ
Ｄゲート、１６・・・・・・比較開始信号、１７・・・
・・・書き込み専用タイマ、１８・・・・・・クロック
、１９・・・・・・データ出力信号、２０・・・・・・
データラッチ、２１・・・・・・アドレス比較口” ’
（ｔＦｌ！Ａ−よいわ 。
レクタ、３・・・・・・セレクト信号、４．５・・・・
・・アドレスラッチ、６・・・・・・入出力バッファ、
７・・・・・・Ｘデコーダ・Ｙデコーダ、８・・・・・
・セルアレイ、９・・・・・・モードレジスタ、１０＝
−１−９Ｅ２ ＰＲＯＭライト信号、１］・・・・・・
Ｅ２ ＰＲＯＭリード信号、１２・・・・・・高電圧発
生回路、１３・・・・・・書き込み許可信号、１４・・
・・・・書き込みサイクル信号、１５・・・・・・ＡＮ
Ｄゲート、１６・・・・・・比較開始信号、１７・・・
・・・書き込み専用タイマ、１８・・・・・・クロック
、１９・・・・・・データ出力信号、２０・・・・・・
データラッチ、２１・・・・・・アドレス比較口” ’
（ｔＦｌ！Ａ−よいわ 。
Claims (1)
- Ｅ＾２ＰＲＯＭ内蔵のマイクロコンピュータにおいて、
Ｅ＾２ＰＲＯＭの書き込みアドレスとデータを記憶する
第１のアドレスラッチと、前記Ｅ＾２ＰＲＯＭの読み出
しを行なうアドレスを記憶する第２のアドレスラッチと
、前記第１と第２のアドレスラッチのアドレス値を比較
する回路と、データの入出力バッファを有し、前記Ｅ＾
２ＰＲＯＭ書き込み命令の実行で書き込みアドレスとデ
ータを前記第１のアドレスラッチとデータラッチにそれ
ぞれラッチし、書き込み中にＥ＾２ＰＲＯＭ命令を実行
した時に、前記第２のアドレスラッチにアドレスをラッ
チし、前記アドレス比較回路によつてリードアドレスと
ライトアドレスの値を比較し、一致した場合には前記デ
ータラッチに格納してあるデータを読み出し、一致しな
い場合には前記Ｅ＾２ＰＲＯＭのセルデータを読み出す
ことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174614A JPH0337897A (ja) | 1989-07-05 | 1989-07-05 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1174614A JPH0337897A (ja) | 1989-07-05 | 1989-07-05 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0337897A true JPH0337897A (ja) | 1991-02-19 |
Family
ID=15981672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1174614A Pending JPH0337897A (ja) | 1989-07-05 | 1989-07-05 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0337897A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09198880A (ja) * | 1996-01-22 | 1997-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
| US5834257A (en) * | 1995-11-06 | 1998-11-10 | Japan Tobacco Inc. | α-agarase and production process of oligosaccharides and monosaccharides |
| JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2009266315A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
| JP2016536732A (ja) * | 2013-09-30 | 2016-11-24 | マイクロン テクノロジー， インク． | 不揮発性メモリデバイスにおける揮発性メモリアーキテクチャ及び関連コントローラ |
| JP2018206378A (ja) * | 2017-05-30 | 2018-12-27 | シーゲイト テクノロジー エルエルシーＳｅａｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ＬＬＣ | 書き換え可能なインプレースメモリを有するデータ記憶装置 |
-
1989
- 1989-07-05 JP JP1174614A patent/JPH0337897A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834257A (en) * | 1995-11-06 | 1998-11-10 | Japan Tobacco Inc. | α-agarase and production process of oligosaccharides and monosaccharides |
| JPH09198880A (ja) * | 1996-01-22 | 1997-07-31 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2001266580A (ja) * | 2000-01-26 | 2001-09-28 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2009266315A (ja) * | 2008-04-25 | 2009-11-12 | Elpida Memory Inc | 半導体記憶装置及びその制御方法 |
| JP2016536732A (ja) * | 2013-09-30 | 2016-11-24 | マイクロン テクノロジー， インク． | 不揮発性メモリデバイスにおける揮発性メモリアーキテクチャ及び関連コントローラ |
| JP2018206378A (ja) * | 2017-05-30 | 2018-12-27 | シーゲイト テクノロジー エルエルシーＳｅａｇａｔｅ Ｔｅｃｈｎｏｌｏｇｙ ＬＬＣ | 書き換え可能なインプレースメモリを有するデータ記憶装置 |
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