JP2874875B2 - アナログ信号遅延回路 - Google Patents
アナログ信号遅延回路Info
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- JP2874875B2 JP2874875B2 JP19068488A JP19068488A JP2874875B2 JP 2874875 B2 JP2874875 B2 JP 2874875B2 JP 19068488 A JP19068488 A JP 19068488A JP 19068488 A JP19068488 A JP 19068488A JP 2874875 B2 JP2874875 B2 JP 2874875B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アナログ信号遅延回路に関するものであ
る。
る。
［従来の技術］ 従来のアナログ信号遅延回路としては、アナログ信号
を、BBD（バケットブリゲート形素子）などを用いた電
荷転送素子に書き込み、書き込みよりＴ時間遅れたタイ
ミングで読み出した出力によりＴ時間遅延したアナログ
信号を取り出す方式をとっている。
を、BBD（バケットブリゲート形素子）などを用いた電
荷転送素子に書き込み、書き込みよりＴ時間遅れたタイ
ミングで読み出した出力によりＴ時間遅延したアナログ
信号を取り出す方式をとっている。
［発明が解決しようとする課題］ この場合周波数特性やS/N比の点に問題があり、加え
て、回路をMOS−LSI化することも困難で、しかも高価で
ある。
て、回路をMOS−LSI化することも困難で、しかも高価で
ある。
そこで、本発明の目的は、アナログ入力信号のダイナ
ミックレンジを大きくとることができ、ノイズの影響を
受けにくく、MOS−LSI化に好適でしかも安価なアナログ
遅延回路を提供することにある。
ミックレンジを大きくとることができ、ノイズの影響を
受けにくく、MOS−LSI化に好適でしかも安価なアナログ
遅延回路を提供することにある。
［課題を解決するための手段］ このような目的を達成するために、本発明は、アナロ
グ信号を、アナログ信号の周波数の数十倍以上の周波数
fsでサンプリングして１ビットのディジタル信号を形成
するΔΣ型ADコンバータ手段と、ΔΣ型ADコンバータ手
段により形成され出力される一連の１ビットのディジタ
ル信号について、周波数fsと同じ周波数でメモリに書き
込み、一時保持し、読み出しを行なうメモリ制御手段
と、読み出された一連の１ビットのディジタル信号の２
値化を行なう２値化手段と、２値化手段からの出力の高
周波成分を除去し、１ビットのディジタル信号のメモリ
制御手段における書き込みと読み出しの時間差分だけ遅
延したアナログ信号を取り出すフィルタ手段とを具えた
ことを特徴とする。
グ信号を、アナログ信号の周波数の数十倍以上の周波数
fsでサンプリングして１ビットのディジタル信号を形成
するΔΣ型ADコンバータ手段と、ΔΣ型ADコンバータ手
段により形成され出力される一連の１ビットのディジタ
ル信号について、周波数fsと同じ周波数でメモリに書き
込み、一時保持し、読み出しを行なうメモリ制御手段
と、読み出された一連の１ビットのディジタル信号の２
値化を行なう２値化手段と、２値化手段からの出力の高
周波成分を除去し、１ビットのディジタル信号のメモリ
制御手段における書き込みと読み出しの時間差分だけ遅
延したアナログ信号を取り出すフィルタ手段とを具えた
ことを特徴とする。
［作用］ 本発明によれば、ΔΣ型ADコンバータを用いることに
よって、ノイズの影響を受けにくく、回路全体をMOS LS
I化するのにも好適である。
よって、ノイズの影響を受けにくく、回路全体をMOS LS
I化するのにも好適である。
［実施例］ 以下に、図面を参照して太発明の実施例を詳細に説明
する。
する。
本発明の一実施例を第１図に示し、その各部の信号波
形の一例を第２図（Ａ）〜（Ｄ）に示す。
形の一例を第２図（Ａ）〜（Ｄ）に示す。
第１図において、10はΔΣ型ADコンバータであり、た
とえば第２図（Ａ）に示すようなアナログ入力信号
（Ａ）を受けて、第２図（Ｂ）に示すように、アナログ
入力信号（Ａ）の振幅に比例したデューテイ・レシオの
パルス信号（Ｂ）を得る。
とえば第２図（Ａ）に示すようなアナログ入力信号
（Ａ）を受けて、第２図（Ｂ）に示すように、アナログ
入力信号（Ａ）の振幅に比例したデューテイ・レシオの
パルス信号（Ｂ）を得る。
ΔΣ型ADコンバータ10自体は公知の構成であり、ここ
で、11および12は演算増幅器、13および14は加算器、15
および16は各演算増幅器11および12の帰還用コンデン
サ、17はコンパレータ、18はＤ型フリップフロップ、19
は１ビットDAコンバータである。
で、11および12は演算増幅器、13および14は加算器、15
および16は各演算増幅器11および12の帰還用コンデン
サ、17はコンパレータ、18はＤ型フリップフロップ、19
は１ビットDAコンバータである。
加算器13には入力アナログ信号（Ａ）とDAコンバータ
19からの出力とを供給し、その加算出力を演算増幅器11
の負側入力端子に供給する。加算器14には演算増幅器11
の出力とDAコンバータ19からの出力とを供給し、その加
算出力を演算増幅器12の負側入力端子に供給する。演算
増幅器11および12の各正側入力端子をアナログ大地電位
に接続する。コンパレータ17では、演算増幅器12からの
出力をアナログ大地電位と比較し、その出力がアナログ
大地電位より大きいときに“1",その他のときに“0"を
出力する。フリップフロップ18のデータ入力端子にはコ
ンパレータ17からの２値出力“0"または“1"を供給し、
同じくクロック入力端子には入力アナログ信号（Ａ）の
周波数の数十倍以上の周波数をもつクロックパルスfsを
供給し、そのクロックパルスの立上りでコンパレータ17
からのデータ“0"または“1"を取り込む。フリップフロ
ップ18の出力を１ビットDAコンバータ19に供給し、ここ
で、“1"に対しては例えば−1V,“0"に対しては例えば
＋1Vというように所定の電圧を発生させて、そのアナロ
グ出力を加算器13,14を介して、演算増幅器11,12にそれ
ぞれ差分としてフイードバックする。それにより、新た
に入来するアナログ信号に対して、その直前のディジタ
ルデータに対応するアナログ量だけ差をとってから、積
分を行う。
19からの出力とを供給し、その加算出力を演算増幅器11
の負側入力端子に供給する。加算器14には演算増幅器11
の出力とDAコンバータ19からの出力とを供給し、その加
算出力を演算増幅器12の負側入力端子に供給する。演算
増幅器11および12の各正側入力端子をアナログ大地電位
に接続する。コンパレータ17では、演算増幅器12からの
出力をアナログ大地電位と比較し、その出力がアナログ
大地電位より大きいときに“1",その他のときに“0"を
出力する。フリップフロップ18のデータ入力端子にはコ
ンパレータ17からの２値出力“0"または“1"を供給し、
同じくクロック入力端子には入力アナログ信号（Ａ）の
周波数の数十倍以上の周波数をもつクロックパルスfsを
供給し、そのクロックパルスの立上りでコンパレータ17
からのデータ“0"または“1"を取り込む。フリップフロ
ップ18の出力を１ビットDAコンバータ19に供給し、ここ
で、“1"に対しては例えば−1V,“0"に対しては例えば
＋1Vというように所定の電圧を発生させて、そのアナロ
グ出力を加算器13,14を介して、演算増幅器11,12にそれ
ぞれ差分としてフイードバックする。それにより、新た
に入来するアナログ信号に対して、その直前のディジタ
ルデータに対応するアナログ量だけ差をとってから、積
分を行う。
このようにして、第１入力アナログ信号（Ａ）は、ク
ロックパルスfsで高速サンプリングされて、第２図
（Ｂ）に示すように、１ビットのディジタル出力（Ｂ）
に変換されて取り出される。
ロックパルスfsで高速サンプリングされて、第２図
（Ｂ）に示すように、１ビットのディジタル出力（Ｂ）
に変換されて取り出される。
このディジタル信号（Ｂ）はアナログ信号（Ａ）の振
幅に比例したデューティ・レシオのパルス列となる。た
だし、フリップフロップ18がクロックパルスfsで動作す
るので、かかるディジタル出力のパルス幅は1/fs（秒）
の整数倍の値をとるのみであって、ディジタル的に離散
的な量となる。すなわち、第２図（Ａ）に示すように、
アナログ信号（Ａ）の振幅および極性に応じてデューテ
ィ・レシオは変化し、正方向の入力のときに比べて、負
方向の入力のときの方がデューテイ・レシオは低い。ま
た、振幅が零、すなわち無信号のときに、デューティ・
レシオは50％である。
幅に比例したデューティ・レシオのパルス列となる。た
だし、フリップフロップ18がクロックパルスfsで動作す
るので、かかるディジタル出力のパルス幅は1/fs（秒）
の整数倍の値をとるのみであって、ディジタル的に離散
的な量となる。すなわち、第２図（Ａ）に示すように、
アナログ信号（Ａ）の振幅および極性に応じてデューテ
ィ・レシオは変化し、正方向の入力のときに比べて、負
方向の入力のときの方がデューテイ・レシオは低い。ま
た、振幅が零、すなわち無信号のときに、デューティ・
レシオは50％である。
以上のように、入力アナログ信号をΔΣ型ADコンバー
タ10により１ビットディジタル信号に変換して得られた
ディジタル出力を、本発明では、コントロールロジック
回路40の制御の下で、ΔΣ型ADコンバータ10のサンプリ
ング周波数fsと同じ周波数でアドレスを変化させて、メ
モリ41に書き込み、一時保持したうえで、書き込みより
Ｔ時間遅れたタイミングで読み出しを行う（第２図
（Ｂ）および第２図（Ｃ）参照）。メモリ41は通常のRA
M、FIFO（ファーストインファーストアウト）レジスタ
またはシフトレジスタで構成することができる。
タ10により１ビットディジタル信号に変換して得られた
ディジタル出力を、本発明では、コントロールロジック
回路40の制御の下で、ΔΣ型ADコンバータ10のサンプリ
ング周波数fsと同じ周波数でアドレスを変化させて、メ
モリ41に書き込み、一時保持したうえで、書き込みより
Ｔ時間遅れたタイミングで読み出しを行う（第２図
（Ｂ）および第２図（Ｃ）参照）。メモリ41は通常のRA
M、FIFO（ファーストインファーストアウト）レジスタ
またはシフトレジスタで構成することができる。
遅延時間Ｔは、RAMを使用した場合にはメモリアドレ
スを０からＮ−１までを順次読み出しを行い、その後書
き込みを行うよう循環させた場合、Ｔ＝N/fsとなり、Ｎ
を変化させることにより任意の遅延時間を得ることがで
きる。
スを０からＮ−１までを順次読み出しを行い、その後書
き込みを行うよう循環させた場合、Ｔ＝N/fsとなり、Ｎ
を変化させることにより任意の遅延時間を得ることがで
きる。
FIFOレジスタまたはシフトレジスタを使用した場合に
は、それらの深さとサンプリング周波数fsにより、遅延
時間が決定される。
は、それらの深さとサンプリング周波数fsにより、遅延
時間が決定される。
コントロールロジック回路40の制御の下にＴ時間遅れ
たタイミングで読み出されるディジタル出力は、２値化
回路20を通して２値化したのち、ローパスフィルタ30を
通過させ高周波成分を除去することにより第２図（Ｄ）
に示すように最初の入力アナログ信号を再生することが
できる。
たタイミングで読み出されるディジタル出力は、２値化
回路20を通して２値化したのち、ローパスフィルタ30を
通過させ高周波成分を除去することにより第２図（Ｄ）
に示すように最初の入力アナログ信号を再生することが
できる。
このローパスフィルタ30を、CRによるバッシブフィル
タまたはCRと演算増幅器を用いたアクティブフィルタで
構成することもできる。
タまたはCRと演算増幅器を用いたアクティブフィルタで
構成することもできる。
さらに、本発明の特徴として、このローパスフィルタ
を、折り返し防止フィルタを挿入することなく、直接ス
イッチト・キャパシタ・フィルタで構成することができ
る。
を、折り返し防止フィルタを挿入することなく、直接ス
イッチト・キャパシタ・フィルタで構成することができ
る。
スイッチト・キャパシタ・フィルタは、そのサンプリ
ングクロックfCLKにより入力データをサンプリングして
処理するので、（fCLKの整数倍）±（フィルタの通過帯
域）の周波数帯域の信号はそのまま通過帯域に折り返さ
れる。そこで、従来の電荷転送素子を使用した方式では
その出力パルスの幅が任意であることから、その周波数
スペクトルは全帯域に広がる可能性があり、その全帯域
の成分が折り返されるので、その折り返しを防止するた
めのローパスフィルタをスイッチト・キャパシタ・フィ
ルタの前段に挿入して、通過帯域より高域側を遮断す
る。これに対して、本発明では、ADコンバータ10のサン
プリングクロックの周波数fsとスイッチト・キャパシタ
・フィルタのサンプリングクロックfCLKとを等しく定
め、かつその周波数を通過帯域に対して十分に高く定め
る。ADコンバータ10の出力（Ｂ）の周波数スペクトル
は、周波数fs,すなわちfCLKの整数倍付近においてエネ
ルギーをもたないので、本発明では、折り返しフィルタ
を前置する必要がない。
ングクロックfCLKにより入力データをサンプリングして
処理するので、（fCLKの整数倍）±（フィルタの通過帯
域）の周波数帯域の信号はそのまま通過帯域に折り返さ
れる。そこで、従来の電荷転送素子を使用した方式では
その出力パルスの幅が任意であることから、その周波数
スペクトルは全帯域に広がる可能性があり、その全帯域
の成分が折り返されるので、その折り返しを防止するた
めのローパスフィルタをスイッチト・キャパシタ・フィ
ルタの前段に挿入して、通過帯域より高域側を遮断す
る。これに対して、本発明では、ADコンバータ10のサン
プリングクロックの周波数fsとスイッチト・キャパシタ
・フィルタのサンプリングクロックfCLKとを等しく定
め、かつその周波数を通過帯域に対して十分に高く定め
る。ADコンバータ10の出力（Ｂ）の周波数スペクトル
は、周波数fs,すなわちfCLKの整数倍付近においてエネ
ルギーをもたないので、本発明では、折り返しフィルタ
を前置する必要がない。
［発明の効果］ 以上から明らかなように、本発明はΔΣ型ADコンバー
タを用いることによって、従来の電荷転送素子を使用し
た方式とは異なり、ノイズの影響を受けにくく、回路全
体をMOS LSI化するのにも好適で、しかも安価である。
タを用いることによって、従来の電荷転送素子を使用し
た方式とは異なり、ノイズの影響を受けにくく、回路全
体をMOS LSI化するのにも好適で、しかも安価である。
第１図は本発明の一実施例を示すブロック図、 第２図はその動作説明用の各部信号波形図である。 10……ΔΣ型ADコンバータ、11,12……演算増幅器、13,
14……加算器、15,16……コンデンサ、17……コンパレ
ータ、18……Ｄ型フリップフロップ、19……DAコンバー
タ、20……２値化回路、30……ローパスフィルタ、40…
…コントロールロジック回路、41……メモリ。
14……加算器、15,16……コンデンサ、17……コンパレ
ータ、18……Ｄ型フリップフロップ、19……DAコンバー
タ、20……２値化回路、30……ローパスフィルタ、40…
…コントロールロジック回路、41……メモリ。
Claims (1)
- 【請求項１】アナログ信号を、当該アナログ信号の周波
数の数十倍以上の周波数fsでサンプリングして１ビット
のディジタル信号を形成するΔΣ型ADコンバータ手段
と、 前記ΔΣ型ADコンバータ手段により形成され出力される
一連の前記１ビットのディジタル信号について、前記周
波数fsと同じ周波数でメモリに書き込み、一時保持し、
読み出しを行なうメモリ制御手段と、 前記読み出された一連の前記１ビットのディジタル信号
の２値化を行なう２値化手段と、 前記２値化手段からの出力の高周波成分を除去し、前記
１ビットのディジタル信号の前記メモリ制御手段におけ
る書き込みと読み出しの時間差分だけ遅延した前記アナ
ログ信号を取り出すフィルタ手段と を具えたことを特徴とするアナログ信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068488A JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068488A JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241012A JPH0241012A (ja) | 1990-02-09 |
| JP2874875B2 true JP2874875B2 (ja) | 1999-03-24 |
Family
ID=16262156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19068488A Expired - Lifetime JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874875B2 (ja) |
-
1988
- 1988-08-01 JP JP19068488A patent/JP2874875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0241012A (ja) | 1990-02-09 |
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Legal Events
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