JPH0241012A - アナログ信号遅延回路 - Google Patents
アナログ信号遅延回路Info
- Publication number
- JPH0241012A JPH0241012A JP19068488A JP19068488A JPH0241012A JP H0241012 A JPH0241012 A JP H0241012A JP 19068488 A JP19068488 A JP 19068488A JP 19068488 A JP19068488 A JP 19068488A JP H0241012 A JPH0241012 A JP H0241012A
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- analog signal
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- converter
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、アナログ信号遅延回路に関するものである。
［従来の技術］
従来のアナログ信号遅延回路としては、アナログ信号を
、ＢＢＤ（パケットプリゲート形素子）などを用いた電
荷転送素子に書き込み、書き込みよりＴ時間遅れたタイ
ミングで読み出した出力により１時間遅延したアナログ
信号を取り出す方式をとっている。
、ＢＢＤ（パケットプリゲート形素子）などを用いた電
荷転送素子に書き込み、書き込みよりＴ時間遅れたタイ
ミングで読み出した出力により１時間遅延したアナログ
信号を取り出す方式をとっている。
［発明が解決しようとする課題］
この場合周波数特性やＳ／Ｎ比の点に問題があり、加え
て、回路をＭＯＳ−ＬＳＩ化することも困難で、しかも
高価である。
て、回路をＭＯＳ−ＬＳＩ化することも困難で、しかも
高価である。
そこで、本発明の目的は、アナログ人力信号のダイナミ
ックレンジを大きくとることができ、ノイズの影響を受
けにくく、ＭＯＳ−ＬＳＩ化に好適でしかも安価なアナ
ログ遅延回路を提供することにある。
ックレンジを大きくとることができ、ノイズの影響を受
けにくく、ＭＯＳ−ＬＳＩ化に好適でしかも安価なアナ
ログ遅延回路を提供することにある。
［課題を解決するための手段］
このような目的を達成するために、本発明は、アナログ
信号を、アナログ信号の周波数の数十倍以上の周波数ｆ
ｓでサンプリングして１ビットのディジタル信号を形成
するΔΣ型ＡＤコンバータ手段と、ΔΣ型ＡＤコンバー
タ手段により形成され出力される一連の１ビットのディ
ジタル１３号について、周波数ｆｓと同じ周波数でメモ
リに書き込み、一時保持し、読み出しを行なうメモリ制
御手段と、読み出された一連の１ビットのディジタル信
号の２値化を行なう２値化手段と、２値化手段からの出
力の高周波成分を除去し、１ビットのディジタル信号の
メモリ制御手段における書き込みと読み出しの時間差分
だけ遅延したアナログ信号を取り出すフィルタ手段とを
具えたことを特徴とする。
信号を、アナログ信号の周波数の数十倍以上の周波数ｆ
ｓでサンプリングして１ビットのディジタル信号を形成
するΔΣ型ＡＤコンバータ手段と、ΔΣ型ＡＤコンバー
タ手段により形成され出力される一連の１ビットのディ
ジタル１３号について、周波数ｆｓと同じ周波数でメモ
リに書き込み、一時保持し、読み出しを行なうメモリ制
御手段と、読み出された一連の１ビットのディジタル信
号の２値化を行なう２値化手段と、２値化手段からの出
力の高周波成分を除去し、１ビットのディジタル信号の
メモリ制御手段における書き込みと読み出しの時間差分
だけ遅延したアナログ信号を取り出すフィルタ手段とを
具えたことを特徴とする。
［作 用］
本発明によれば、ΔΣ型八へコンバータを用いることに
よって、ノイズの影響を受けにくく、回路全体をＭＯＳ
ＬＳＩ化するのにも好適である。
よって、ノイズの影響を受けにくく、回路全体をＭＯＳ
ＬＳＩ化するのにも好適である。
［実施例］
以下に、図面を参照して本発明の実施例を詳細に説明す
る。
る。
本発明の一実施例を第１図に示し、その各部の信号波形
の一例を第２図（Ａ）〜（Ｄ）°に示す。
の一例を第２図（Ａ）〜（Ｄ）°に示す。
第１図において、ｌＯはΔΣ型ＡＤコンバータであり、
たとえば第２図（Ａ） に示すようなアナログ入力信号
（Ａ）を受けて、第２図（Ｂ）に示すように、アナログ
人力信号（Ａ）の振幅に比例したデユーティ・レシオの
パルス信号（Ｂ）を得る。
たとえば第２図（Ａ） に示すようなアナログ入力信号
（Ａ）を受けて、第２図（Ｂ）に示すように、アナログ
人力信号（Ａ）の振幅に比例したデユーティ・レシオの
パルス信号（Ｂ）を得る。
ΔΣ型ＡＤコンバータｌＯ自体は公知の構成であり、こ
こで、１１および１２は演算増幅器、１３および１４は
加算器、１５および１６は各演算増幅器１１および１２
の帰還用コンデンサ、１７はコンパレータ、１８はＤ型
フリップフロップ、１９は１ビットＤＡコンバータであ
る。
こで、１１および１２は演算増幅器、１３および１４は
加算器、１５および１６は各演算増幅器１１および１２
の帰還用コンデンサ、１７はコンパレータ、１８はＤ型
フリップフロップ、１９は１ビットＤＡコンバータであ
る。
加算器１３には人力アナログ信号（Ａ） とＤＡ’コ
ンバータ１９からの出力とを供給し、その加算出力を演
算増幅器１１の負側入力端子に供給する。加算器１４に
は演算増幅器１１の出力とＤＡコンバータ１９からの出
力とを供給し、その加算出力を演算増幅器１２の負側入
力端子に供給する。演算増幅器１１および１２の各正側
入力端子をアナログ大地電位に接続する。コンパレータ
１７では、演算増幅器１２からの出力をアナログ大地電
位と比較し、その出力がアナログ大地電位より大きいと
きに１”、その他のときに“０”を出力する。フリップ
フロップ１８のデータ入力端子にはコンパレータ１７か
らの２値出力“０“または“１”を供給し、同じくクロ
ック入力端子には人力アナログ信号（Ａ）の周波数の数
十倍以上の周波数をもつクロックパルスｆＳを供給し、
そのクロックパルスの立上りでコンパレータ１７からの
データ″０”または“１″を取り込む。
ンバータ１９からの出力とを供給し、その加算出力を演
算増幅器１１の負側入力端子に供給する。加算器１４に
は演算増幅器１１の出力とＤＡコンバータ１９からの出
力とを供給し、その加算出力を演算増幅器１２の負側入
力端子に供給する。演算増幅器１１および１２の各正側
入力端子をアナログ大地電位に接続する。コンパレータ
１７では、演算増幅器１２からの出力をアナログ大地電
位と比較し、その出力がアナログ大地電位より大きいと
きに１”、その他のときに“０”を出力する。フリップ
フロップ１８のデータ入力端子にはコンパレータ１７か
らの２値出力“０“または“１”を供給し、同じくクロ
ック入力端子には人力アナログ信号（Ａ）の周波数の数
十倍以上の周波数をもつクロックパルスｆＳを供給し、
そのクロックパルスの立上りでコンパレータ１７からの
データ″０”または“１″を取り込む。
フリップフロップ１８の出力を１ビットＯＡコンバータ
１９に供給し、ここで、“１”に対しては例えば−ＩＶ
、“０”に対しては例えば＋１ｖというように所定の電
圧を発生させて、そのアナログ出力を加算器１３．１４
を介して、演算増幅器１１．１２にそれぞれ差分として
フィードバックする。それにより、新たに入来するアナ
ログ信号に対して、その直前のディジタルデータに対応
するアナログ量だけ差をとってから、積分を行う。
１９に供給し、ここで、“１”に対しては例えば−ＩＶ
、“０”に対しては例えば＋１ｖというように所定の電
圧を発生させて、そのアナログ出力を加算器１３．１４
を介して、演算増幅器１１．１２にそれぞれ差分として
フィードバックする。それにより、新たに入来するアナ
ログ信号に対して、その直前のディジタルデータに対応
するアナログ量だけ差をとってから、積分を行う。
このようにして、第１人力アナログ信号（Ａ）は、クロ
ックパルスｆ５で高速サンプリングされて、第２図（Ｂ
）に示すように、１ビットのディジタル出力（Ｂ）に変
換されて取り出される。
ックパルスｆ５で高速サンプリングされて、第２図（Ｂ
）に示すように、１ビットのディジタル出力（Ｂ）に変
換されて取り出される。
このディジタル信号（Ｂ）はアナログ信号（Ａ）の振幅
に比例したデユーティ・レシオのパルス列となる。ただ
し、フリップフロップ１ＢがクロックパルスｆＳで動作
するので、かかるディジタル出力のパルス幅は１ａｔｓ
（秒）の整数倍の値をとるのみであって、ディジタル
的に離散的な量となる。すなわち、第２図（Ａ）に示す
ように、アナログ信号（Ａ）の振幅および極性に応じて
デユーティ・レシオは変化し、正方向の入力のときに比
べて、負方向の入力のときの方がデユーティ・レシオは
低い。また、振幅が零、すなわち無信号のときに、デユ
ーティ・レシオは５０零である。
に比例したデユーティ・レシオのパルス列となる。ただ
し、フリップフロップ１ＢがクロックパルスｆＳで動作
するので、かかるディジタル出力のパルス幅は１ａｔｓ
（秒）の整数倍の値をとるのみであって、ディジタル
的に離散的な量となる。すなわち、第２図（Ａ）に示す
ように、アナログ信号（Ａ）の振幅および極性に応じて
デユーティ・レシオは変化し、正方向の入力のときに比
べて、負方向の入力のときの方がデユーティ・レシオは
低い。また、振幅が零、すなわち無信号のときに、デユ
ーティ・レシオは５０零である。
以上のように、入力アナログ信号をΔΣ型ＡＤコンバー
タｌＯにより１ビットディジタル信号に変換して得られ
たディジタル出力を、本発明では、コントロールロジッ
ク回路４０の制御の下で、ΔΣ型ＡＤコンバータ１０の
サンプリング周波数ｆ８と同じ周波数でアドレスを変化
させて、メモリ４１に書き込み、一時保持したうえで、
書き込みよりＴ時間遅れたタイミングで読み出しを行う
（第２図（Ｂ）および第２図（Ｃ）参照）。メモリ４１
は通常のＲＡＭ 。
タｌＯにより１ビットディジタル信号に変換して得られ
たディジタル出力を、本発明では、コントロールロジッ
ク回路４０の制御の下で、ΔΣ型ＡＤコンバータ１０の
サンプリング周波数ｆ８と同じ周波数でアドレスを変化
させて、メモリ４１に書き込み、一時保持したうえで、
書き込みよりＴ時間遅れたタイミングで読み出しを行う
（第２図（Ｂ）および第２図（Ｃ）参照）。メモリ４１
は通常のＲＡＭ 。
ＦＩＦＯ（ファーストインファーストアウト）レジスタ
またはシフトレジスタで構成することができる。
またはシフトレジスタで構成することができる。
遅延時間Ｔは、ＲＡＭを使用した場合にはメモリアドレ
スをＯからＮ−１までを順次読み出しを行い、その後書
き込みを行うよう循環させた場合、Ｔ−Ｎ／ｆＳとなり
、Ｎを変化させることにより任意の遅延時間を得ること
ができる。
スをＯからＮ−１までを順次読み出しを行い、その後書
き込みを行うよう循環させた場合、Ｔ−Ｎ／ｆＳとなり
、Ｎを変化させることにより任意の遅延時間を得ること
ができる。
ＦＩＦＯレジスタまたはシフトレジスタを使用した場合
には、それらの深さとサンプリング周波数ｆｓにより、
遅延時間が決定される。
には、それらの深さとサンプリング周波数ｆｓにより、
遅延時間が決定される。
コントロールロジック回路４０の制御の下にＴ時間遅れ
たタイミングで読み出されるディジタル出力は、２値化
回路２０を通して２値化したのち、ローパスフィルタ３
０を通過させ高周波成分を除去することにより第２図（
Ｄ）に示すように最初の人力アナログ信号を再生するこ
とができる。
たタイミングで読み出されるディジタル出力は、２値化
回路２０を通して２値化したのち、ローパスフィルタ３
０を通過させ高周波成分を除去することにより第２図（
Ｄ）に示すように最初の人力アナログ信号を再生するこ
とができる。
このローパスフィルタ３０を、ＣＲによるパッシブフィ
ルタまたはＣＲと演算増幅器を用いたアクティブフィル
タで構成することもできる。
ルタまたはＣＲと演算増幅器を用いたアクティブフィル
タで構成することもできる。
サラに、本発明の特徴として、このローパスフィルタを
、折り返し防止フィルタを挿入することなく、直接スイ
ッチト・キャパシタ・フィルタで構成することができる
。
、折り返し防止フィルタを挿入することなく、直接スイ
ッチト・キャパシタ・フィルタで構成することができる
。
スイッチト・キャパシタ・フィルタは、そのサンプリン
グクロックｆ＋：ＬＫにより入力データをサンプリング
して処理するので、Ｃｆｃ＋、にの整数倍）±（フィル
タの通過帯域）の周波数帯域の信号はそのまま通過帯域
に折り返される。そこで、従来の電荷転送素子を使用し
た方式ではその出力パルスの幅が任意であることから、
その周波数スペクトルは全帯域に広がる可能性があり、
その全帯域の成分が折り返されるので、その折り返しを
防止するためのローパスフィルタをスイッチト・キャパ
シタ・フィルタの前段に挿入して、通過帯域より高域側
を遮断する。これに対して、本発明では、ＡＤコンバー
タｌＯのサンプリングクロックの周波数ｆＳとスイッチ
ト・キャパシタ・フィルタのサンプリングクロックｆＣ
ＬＫとを等しく定め、かつその周波数を通過帯域に対し
て十分に高く定める。へ〇コンバータ１０の出力（Ｂ）
の周波数スペクトルは、周波数ｆｓ、すなわちｆｃＬに
の整数倍付近においてエネルギーをもたないので、本発
明では、折り返しフィルタを前置する必要がない。
グクロックｆ＋：ＬＫにより入力データをサンプリング
して処理するので、Ｃｆｃ＋、にの整数倍）±（フィル
タの通過帯域）の周波数帯域の信号はそのまま通過帯域
に折り返される。そこで、従来の電荷転送素子を使用し
た方式ではその出力パルスの幅が任意であることから、
その周波数スペクトルは全帯域に広がる可能性があり、
その全帯域の成分が折り返されるので、その折り返しを
防止するためのローパスフィルタをスイッチト・キャパ
シタ・フィルタの前段に挿入して、通過帯域より高域側
を遮断する。これに対して、本発明では、ＡＤコンバー
タｌＯのサンプリングクロックの周波数ｆＳとスイッチ
ト・キャパシタ・フィルタのサンプリングクロックｆＣ
ＬＫとを等しく定め、かつその周波数を通過帯域に対し
て十分に高く定める。へ〇コンバータ１０の出力（Ｂ）
の周波数スペクトルは、周波数ｆｓ、すなわちｆｃＬに
の整数倍付近においてエネルギーをもたないので、本発
明では、折り返しフィルタを前置する必要がない。
［発明の効果］
以上から明らかなように、本発明はΔΣ型ＡＤコンバー
タを用いることによって、従来の電荷転送素子を使用し
た方式とは異なり、ノイズの９２９を受けにくく、回路
全体をＭＯＳ ＬＳＩ化するのにも好適で、しかも安価
である。
タを用いることによって、従来の電荷転送素子を使用し
た方式とは異なり、ノイズの９２９を受けにくく、回路
全体をＭＯＳ ＬＳＩ化するのにも好適で、しかも安価
である。
第１図は本発明の一実施例を示すブロック図、第２図は
その動作説明用の各部信号波形図である。 ｌＯ・・・ΔΣ型ＡＤコンバータ、 １１．１２・・・演算増幅器、 １３．１４・・・加算器、 １５．１６・・・コンデンサ、 １７・・・コンパレータ、 】８・・・Ｄ型フリップフロップ、 １９・・・ＤＡコンバータ、 ２０・・・２値化回路、 ３０・・・ローパスフィルタ、 ４０・・・コントロールロジック回路、４１・・・メモ
リ。
その動作説明用の各部信号波形図である。 ｌＯ・・・ΔΣ型ＡＤコンバータ、 １１．１２・・・演算増幅器、 １３．１４・・・加算器、 １５．１６・・・コンデンサ、 １７・・・コンパレータ、 】８・・・Ｄ型フリップフロップ、 １９・・・ＤＡコンバータ、 ２０・・・２値化回路、 ３０・・・ローパスフィルタ、 ４０・・・コントロールロジック回路、４１・・・メモ
リ。
Claims (1)
- 【特許請求の範囲】 １）アナログ信号を、当該アナログ信号の周波数の数十
倍以上の周波数ｆ＿ｓでサンプリングして１ビットのデ
ィジタル信号を形成するΔΣ型ＡＤコンバータ手段と、 前記ΔΣ型ＡＤコンバータ手段により形成され出力され
る一連の前記１ビットのディジタル信号について、前記
周波数ｆ＿ｓと同じ周波数でメモリに書き込み、一時保
持し、読み出しを行なうメモリ制御手段と、 前記読み出された一連の前記１ビットのディジタル信号
の２値化を行なう２値化手段と、 前記２値化手段からの出力の高周波成分を除去し、前記
１ビットのディジタル信号の前記メモリ制御手段におけ
る書き込みと読み出しの時間差分だけ遅延した前記アナ
ログ信号を取り出すフィルタ手段と を具えたことを特徴とするアナログ信号遅延回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068488A JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19068488A JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0241012A true JPH0241012A (ja) | 1990-02-09 |
| JP2874875B2 JP2874875B2 (ja) | 1999-03-24 |
Family
ID=16262156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19068488A Expired - Lifetime JP2874875B2 (ja) | 1988-08-01 | 1988-08-01 | アナログ信号遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2874875B2 (ja) |
-
1988
- 1988-08-01 JP JP19068488A patent/JP2874875B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2874875B2 (ja) | 1999-03-24 |
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