JP2896207B2 - Ａ／ｄ変換装置 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明はA/D（アナログ・デジタル）変換装置に関す
るものである。

（従来の技術） 従来、各種要求要因により発生するA/D変換要求をそ
の優先順位に従って処理するA/D変換装置がある。

第３図はその従来例を示すものである。

この図において、１はA/D変換制御回路、２はアナロ
グ入力チャネルマルチプレクサ、３はA/Dコンバータ、
４は読出し・書込み（以下、R/Wという。）制御回路、
５はデータ格納レジストである。

図外のCPUからのA/D変換要求はA/D変換制御回路１に
より受付けられ、このA/D変換制御回路１からマルチプ
レクサ２にチャネル選択信号が与えられ、A/Dコンバー
タ３にA/D変換開始信号が与えられ、しかもR/W制御回路
４に書込み制御信号が与えられる。

すると、マルチプレクサ２はチャネル選択信号で指示
されているチャネルの入力アナログ信号をA/Dコンバー
タ３に与え、このA/Dコンバータ３はA/D変換開始信号に
応答して入力アナログ信号のA/D変換を行う。

そのデジタルデータはR/W制御回路４に与えられ、こ
のR/W制御回路４は書込み制御信号に応答してA/Dコンバ
ータ３からのデジタルデータをレジスタ５に書込む。

A/Dコンバータ３はそのA/D変換処理が完了するとA/D
変換完了信号をA/D変換制御回路１に与える。これを受
けたA/D変換制御回路１は上記CPUに終了通知を送る。こ
れにより一つのA/D変換処理が完了することになる。

このCPUは、かかるA/D変換装置を用いて上記優先度制
御を達成すべく、あるA/D変換要求についてのA/D変換中
に他のA/D変換要求が発生した場合、両者の優先度に従
って、現在実行中のA/D変換を打ち切り新たなA/D変換要
求について上記A/D変換制御を行うか、あるいは新たなA
/D変換要求は覚えておいて現在実行中のA/D変換が終了
した後に行うようにする。

実行中のA/D変換処理を途中で打切った場合には、打
切ったA/D変換要求を覚えておき、割込んだA/D変換処理
の処理が完了した後に、上記の制御をその打切ったA/D
変換要求に対して行うことによりその処理を再開する。

このように上記従来の装置によっても、CPUの制御の
下で、A/D変換処理の優先度制御を達成することができ
る。

しかしながら、優先度の制御はCPUにより行うから、
優先度による変換の順序や変換開始命令を出すタイミン
グはソフトウエアにより管理しなければならず、その間
はCPUの処理が妨げられ、この問題は変換要求の種類に
よっては深刻なものとなる。

つまり、一つの変換処理はマルチプレクサ２の一のチ
ャネルの電圧信号を変換せよ、という形で成されるが、
各種変換要求の中には一つの要求でその変換処理を複数
行うものがある。このような場合、その分、長くCPUの
制御を仰がなければならないのである。

また、一の変換要求の処理を打切って他の変換要求の
処理を開始する場合にはレジスタ５から一の変換要求の
処理によるデータを退避させ、そのA/D変換を再開する
ときには、再度最初からその処理を行なわなければなら
ないため、中断前に済んでいた途中までの処理は無駄に
なるという問題がある。

すなわち、上記のような複数の変換処理を行う要求
で、処理が済んでいる幾つかの変換処理は無効となるの
である。

（発明が解決しようとする課題） このように上述のA/D変換装置は、変換要求が多いほ
どCPUが専有されて他の処理が停滞するという問題があ
るとともに、中断したA/D変換を再開するときには、再
度最初からその処理を行なわなければならないため、中
断前に済んでいた途中までの処理は無駄になるという問
題があった。

本発明は、上記問題点に鑑みてなされたもので、その
目的とするところは、ハードウエアによる優先制御を可
能としたA/D変換装置を提供することにある。

さらに本発明は、中断した処理を再開する場合に、あ
る変換要求の処理を中断した場合でも処理済みのデータ
は無駄にすることなくその要求に対する処理を再開させ
ることができるA/D変換装置を提供することにある。

〔発明の構成〕

（課題を解決するための手段） 本発明に係るA/D変換装置は、複数のチャネルからア
ナログ信号が入力され、これら複数のチャネルのうちの
１つのチャネルをチャネル選択信号に基づいて選択し、
この選択したチャネルのアナログ信号を入力アナログ信
号として出力するチャネル選択手段と、複数の変換要求
各々に対設され、各々対応する変換要求を受信保持する
複数の変換要求記憶手段であって、変換要求を処理する
ための優先順位がそれぞれ異なる複数の変換要求記憶手
段と、前記複数の変換要求記憶手段各々に対設され、前
記チャネル選択手段で選択するチャネルを記憶し、前記
チャネル選択手段へ前記チャネル選択信号として出力す
る、複数の変換チャネル記憶手段と、前記チャネル選択
手段から前記入力アナログ信号が入力されるとともに、
変換開始信号に応答して入力アナログ信号をデジタル信
号に変換してデータとして出力する、変換手段と、この
デジタル信号に変換されたデータを格納するためのデー
タ格納手段と、前記複数の変換要求記憶手段のうち１以
上に変換要求が保持され且つ前記複数の要求記憶手段の
うちのいずれか１つの状態が更新されたとき、前記複数
の変換要求記憶手段のうち最も優先順位の高い変換要求
記憶手段に記憶されている変換要求を処理すべく、最も
優先順位の高い変換要求記憶手段に対設した変換チャネ
ル記憶手段を選択し、この選択した変換チャネル記憶手
段に記憶されているチャネルを前記チャネル選択信号と
して前記チャネル選択手段へ出力するように制御する、
優先制御手段と、この優先制御手段により選択したチャ
ネルのアナログ信号をデジタル信号に変換するための処
理を開始する信号である前記変換開始信号を前記変換手
段へ出力する開始制御手段と、前記変換手段により１つ
の変換要求の処理が終了したときに、前記複数の変換要
求記憶手段のうちの該当する変換要求をクリアする、終
了制御手段と、を備えていることを特徴とする。

また、請求項２に係るA/D変換装置は、デジタル信号
に変換されたデータを格納する前記データ格納手段は、
前記複数の変換要求記憶手段に対設して複数設けられて
おり、変換された前記データを格納する際には、変換要
求の処理をしている前記変換要求記憶手段に対設する前
記データ格納手段に格納する、ことを特徴とする。

（作 用） 本発明によれば、A/D変換装置に、変換要求を処理す
るための優先順位がそれぞれ異なる複数の変換要求記憶
手段と、これら複数の変換要求記憶手段に１以上の変換
要求が保持された場合にその優先順位を制御して、優先
順位の高い変換要求から変換処理を開始する優先制御手
段とを設けたので、CPUは変換要求を出力しておくだけ
で良くなり、その後は他の処理を実行することができる
ようになり、変換要求の優先制御のために生ずる他の処
理の停滞が防止される。

また、デジタル信号に変換されたデータを格納するデ
ータ格納手段を、複数の変換要求記憶手段に対設して複
数設け、変換されたデータを格納する際には、変換要求
の処理をしている変換要求記憶手段に対設するデータ格
納手段に格納することとしたので、ある変換要求の処理
を中断したときでも、中断した処理を再開する場合に、
処理済みのデータは無駄にすることなくその要求に対す
る処理を再開する。

（実施例） 以下に本発明の実施例について図面を参照しつつ説明
する。

第１図は本発明の一実施例に係るA/D変換装置を示す
もので、ここでは、３個のA/D変換要求〜を取扱う
ものとして構成している。

この図において、６はR/W制御回路、71〜73はデータ
格納レジスタであり、レジスタ71〜73は各A/D変換要求
（〜）に対応して設けられているもので、A/Dコン
バータ３からのデジタルデータはR/W制御回路６によっ
て各A/D変換要求（〜）に対応するレジスタ71（〜7
3）に書込まれるようになっている。

81〜83はステータス回路であり、これらステータス回
路81〜83は各A/D変換要求S1〜S3に対設されているもの
で、その各々は変換要求記憶部81a（83a）と変換チャネ
ル記憶部81b（〜83b）とを有する。各ステータス回路81
（〜83）は、対応するA/D変換要求信号S1（〜S3）を受
けると変換要求記憶部81a（〜83a）に変換要求フラッグ
F1（〜F3）をセットし、この変換要求記憶部81a（〜83
a）から“H"を出力するようになる。また各ステータス
回路81（〜83）はそのチャネル記憶部81b（〜83b）にマ
ルチプレクサ２における変換チャネルをBCDコードとし
て保持し、これをトライステートバッファ91（〜93）を
介してそのマルチプレクサ２に出力する。

101（〜103）は変換要求ゲート回路であり、変換要求
記憶部81a〜83a各々に対設され、変換要求入力端にフラ
ッグ信号F1（〜F3）としての“H"を受け且つ実行許可入
力端にイネーブル信号E1（〜E3）ととしての“H"を受け
たときのみ対応する変換要求について変換要求信号S1′
（〜S3′）としての“H"をA/D変換制御回路11に供給す
る。

この変換要求ゲート回路101〜103の出力は、対応する
トライステートバッファ91（〜93）にオン・オフ制御信
号として供給されており、変換要求信号S1′（〜３′）
の変換チャネルがマルチプレクサ２に供給されるように
なっている。

12は最上位検出回路であり、この最上位検出回路12に
はフラッグ信号F1〜F3が入力されるようになっている。
この最上位検出回路12は３つのA/D変換要求〜につ
いて定められている優先順位データを保持し、変換要求
記憶部81a〜83aに新たにフラッグがセットされる、つま
り新たな変換要求を受けるか、あるいは後述するA/D変
換制御回路11からの終了通知信号を受けると、現在受け
ている変換要求が一つの場合にはその変換要求に対応す
る変換要求ゲート回路101（〜103）にイネーブル信号E1
（〜E3）を出力し、現在受けている変換要求が複数の場
合にはその複数の変換要求について優先順位の比較を行
い、その優先順位が最上位の変換要求に対応する変換要
求ゲート回路101（〜103）にイネーブル信号E1（〜E3）
を出力する。

A/D変換制御回路11には変換要求ゲート回路101〜103
からのA/D変換要求信号S1′〜S3′が入力され、このA/D
変換制御回路11は、A/D変換要求信号S1′〜S3′のいず
れかを受付けると、A/D変換モードとなって、A/D変換開
始信号をA/Dコンバータ３に与え、かつ、チャネル書替
え信号d1（〜d3）を変換チャネル記憶部81b（〜83b）に
与え、しかも書込み開始信号及び書込みレジスタ選択信
号をR/W制御回路６に与える。チャネル書替え信号d1
（〜d3）は、対応するチャネル記憶部81b（〜83b）に変
換チャネルを書込む信号であり、一の変換要求で複数チ
ャネルを変換する場合には、１回の変換が終ると、チャ
ネルデータを書替え、マルチプレクサ２へ入力する変換
チャネルを切換えるようになっている。A/Dコンバータ
３は、変換開始信号に応答して入力されるアナログ信号
についてA/D変換を行なう。書込み開始信号を受けて起
動しているR/W制御回路６は書込みレジスタ選択信号に
より指定されるレジスタ71（〜73）にA/Dコンバータ３
から送られてくるデジタルデータを書込むようになって
おり、このときのA/D変換要求が複数の変換処理を連続
して行うものの場合、一つの処理毎に逐次書込むように
なっている。

また、A/D変換制御回路11は、ある変換要求についてA
/D変換モード中に他のA/D変換要求信号S1′（〜S3′）
を受けると、この新たな変換要求に応答して、改めてA/
D変換モードとなる。

すなわち、変換開始信号、書込み開始信号が新たなA/
D変換要求S1′（〜S3′）について改めて出力されると
共に、チャネル書替え信号d1（〜d3）及び書込みレジス
タ選択信号を新たなA/D変換要求S1′（〜S3′）に対し
てのものに切換えるようになっている。

次に、上記のように構成されたA/D変換装置の動作に
ついて第２図をも参照しつつ説明する。

まず、同図（イ）に示すように時刻t1において変換要
求のフラッグF1がセットされたとする。すると、これ
が最上位検出回路12によって検出され、このとき他の要
求，のフラッグF2,F3はセットされていないため、
ゲート回路101にイネーブル信号E1が入力され、このゲ
ート回路101から変換要求S1′がA/D変換制御回路11に供
給される。そして、これを受けたA/D変換制御回路11は
同図（ト）に示すように変換開始信号を出力するととも
に、チャネル書替え信号d1をチャネル記憶部81bに入力
し、書込み開始信号及びレジスタ選択信号をR/W制御回
路６に入力する。また、変換要求S1′はトライステート
バッファ91にも与えられているため、これがオンとなっ
て、変換チャネル記憶部81bからのチャネルデータがマ
ルチプレクサ２に与えられる。

これにより、マルチプレクサ２からA/Dコンバータ３
に変換要求の指定するチャネルの信号が供給され、A/
Dコンバータ３はその信号をデジタル信号に変換する。R
/W制御回路６はそのデジタル信号をレジスタ選択信号の
指定するレジスタ71に書込む。

この変換処理途中の時刻t2において、第２図（ハ）に
示すように変換要求より優先度の低い変換要求のフ
ラッグF3がセットされたとする。これは最上位検出回路
12により検出され、変換要求との優先度比較が行われ
るが、変換要求の優先度の方が高いため、イネーブル
信号E3は発生されない。したがって、変換要求につい
ての処理が続行され、変換要求については保留とな
る。

やがて、時刻t3において、その変換要求のA/D変換
処理が終了し、第２図（チ）に示すようにコンバータ３
から完了信号が変換制御回路11に与えられると、この変
換制御回路11は当該完了信号の立下がり時である時刻t4
においてクリア信号c1を出力することによりフラッグF1
をクリアする。

最上位検出回路12は、このフラッグF1のクリアを検出
し、フラッグF3のみセットされている状態となるため、
イネーブル信号E3が出力され、A/D変換要求信号S3′が
変換制御回路11に入力される。すると、第２図（ト）に
示すように、この変換制御回路11から変換開始信号が発
生されるとともに、チャネル書替え信号d3がチャネル記
憶部83bに入力され、書込み開始信号及び書込みレジス
タ選択信号がR/W制御回路６に与えられる。また、変換
要求信号S3′によりトライステートバッファ93がオンと
なる。

これにより、変換要求の変換チャネルの指定するア
ナログ信号がマルチプレクサ２からA/Dコンバータ３に
与えられ、その変換データがレジスタ73に書込まれるこ
ととなる。

この変換要求の変換処理途中の時刻t5において第２
図（ロ）に示すように、変換要求よりも優先度の高い
変換要求のフラッグF2がセットされたとする。する
と、最上位検出回路12では変換要求の方が優先度が高
いためにイネーブル信号をE3からE2へ切換える。これに
より、変換制御回路11への変換要求信号もS3′からS2′
に切換わり、この制御回路11から変換要求についての
A/D変換開始信号、書込み開始信号、チャネル書替え信
号d2及びレジスタ選択信号が出力され、またトライステ
ートバッファ93がオフ、92がオンとなって、変換要求
の変換処理が開始される。このとき、変換要求の途中
までのデータはレジスタ73に保持されたままとなるとと
もに、チャネル書替え信号d3の出力停止によりチャネル
記憶部83bの出力チャネルはその許可信号出力停止時の
状態に保持される。

そして、この変換要求の処理が終了し、第２図
（チ）に示すようにA/Dコンバータ３からその完了信号
が時刻t6において発生されると、その立下がり時である
時刻t7においてクリア信号c2を出力することによりフラ
ッグF2をクリアする。

最上位検出回路12は、このフラッグF2のクリアを検出
し、フラッグF3のみセットされている状態となるため、
イネーブル信号E3が出力され、A/D変換要求信号S3′が
変換制御回路11に入力される。すると、第２図（ト）に
示すように、この変換制御回路11から変換開始信号が発
生されるとともに、書込み開始信号及び書込みレジスタ
選択信号がR/W制御回路６に与えられ、しかもチャネル
書替え信号d3がチャネル記憶部83bに与えられる。ま
た、変換要求信号S3′によりトライステートバッファ93
がオンとなる。

これにより、変換要求についての変換が再開される
こととなる。

このとき、レジスタ73には中断前に済んでいる処理分
のデータが確保され、かつ変換チャネル記憶部83bは中
断時の状態に保持されていたため、その時の変換チャネ
ルからA/D変換処理が開始されることとなる。

上述したように、本実施例によれば、ハードウエアに
よる優先制御を達成しているとともに、中断した処理を
再開する場合に、ある変換要求の処理を中断した場合で
も処理済みのデータは無駄にすることなくその要求に対
する処理を再開させることができる。

〔発明の効果〕

以上説明したように本発明によれば、A/D変換装置
に、変換要求を処理するための優先順位がそれぞれ異な
る複数の変換要求記憶手段と、これら複数の変換要求記
憶手段に１以上の変換要求が保持された場合にその優先
順位を制御して、優先順位の高い変換要求から変換処理
を開始する優先制御手段とを設けたので、CPUは変換要
求を出力しておくだけで良く、その後は他の処理を実行
することができ、変換要求の優先制御のために生ずる他
の処理の停滞を防止することができる。

また、デジタル信号に変換されたデータを格納するデ
ータ格納手段を、複数の変換要求記憶手段に対設して複
数設け、変換されたデータを格納する際には、変換要求
の処理をしている変換要求記憶手段に対設するデータ格
納手段に格納することとしたので、ある変換要求の処理
を中断したときでも、中断した処理を再開する場合に、
処理済みのデータは無駄にすることなくその要求に対す
る処理を再開することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るA/D変換装置のブロッ
ク図、第２図はその動作タイミングチャート、第３図は
従来のA/D変換装置のブロック図である。 ２……アナログ入力チャネルマルチプレクサ、３……A/
Dコンバータ、６……R/W制御回路、71〜73……データ格
納レジスタ、81〜83……A/Dステータス回路、91〜93…
…トライステートバッファ、101〜103……変換要求ゲー
ト回路、11……A/D変換制御回路、12……最上位検出回
路、E1〜E3……イネーブル信号（実行許可）、F1〜F3…
…変換要求フラッグ、S1〜S3……A/D変換要求信号、S
1′〜S3′……A/D変換要求信号（実行指令）。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−147618（ＪＰ，Ａ) 特開 昭62−133（ＪＰ，Ａ) 特開 平２−166549（ＪＰ，Ａ) 特開 平３−134782（ＪＰ，Ａ) 特開 昭63−225821（ＪＰ，Ａ) 特開 昭62−204305（ＪＰ，Ａ) 実開 昭61−60340（ＪＰ，Ｕ) 特表 昭63−500341（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 3/05 H03M 1/12

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のチャネルからアナログ信号が入力さ
   れ、これら複数のチャネルのうちの１つのチャネルをチ
   ャネル選択信号に基づいて選択し、この選択したチャネ
   ルのアナログ信号を入力アナログ信号として出力するチ
   ャネル選択手段と、 複数の変換要求各々に対設され、各々対応する変換要求
   を受信保持する複数の変換要求記憶手段であって、変換
   要求を処理するための優先順位がそれぞれ異なる複数の
   変換要求記憶手段と、 前記複数の変換要求記憶手段各々に対設され、前記チャ
   ネル選択手段で選択するチャネルを記憶し、前記チャネ
   ル選択手段へ前記チャネル選択信号として出力する、複
   数の変換チャネル記憶手段と、 前記チャネル選択手段から前記入力アナログ信号が入力
   されるとともに、変換開始信号に応答して入力アナログ
   信号をデジタル信号に変換してデータとして出力する、
   変換手段と、 このデジタル信号に変換されたデータを格納するための
   データ格納手段と、 前記複数の変換要求記憶手段のうち１以上に変換要求が
   保持され且つ前記複数の要求記憶手段のうちのいずれか
   １つの状態が更新されたとき、前記複数の変換要求記憶
   手段のうち最も優先順位の高い変換要求記憶手段に記憶
   されている変換要求を処理すべく、最も優先順位の高い
   変換要求記憶手段に対設した変換チャネル記憶手段を選
   択し、この選択した変換チャネル記憶手段に記憶されて
   いるチャネルを前記チャネル選択信号として前記チャネ
   ル選択手段へ出力するように制御する、優先制御手段
   と、 この優先制御手段により選択したチャネルのアナログ信
   号をデジタル信号に変換するための処理を開始する信号
   である前記変換開始信号を前記変換手段へ出力する開始
   制御手段と、 前記変換手段により１つの変換要求の処理が終了したと
   きに、前記複数の変換要求記憶手段のうちの該当する変
   換要求をクリアする、終了制御手段と、 を備えていることを特徴とするA/D変換装置。
2. 【請求項２】デジタル信号に変換されたデータを格納す
   る前記データ格納手段は、前記複数の変換要求記憶手段
   に対設して複数設けられており、変換された前記データ
   を格納する際には、変換要求の処理をしている前記変換
   要求記憶手段に対設する前記データ格納手段に格納す
   る、ことを特徴とする請求項１に記載のA/D変換装置。