JPH0449654A - 半導体メモリ - Google Patents

半導体メモリ

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JPH0449654A
JPH0449654A JP2160192A JP16019290A JPH0449654A JP H0449654 A JPH0449654 A JP H0449654A JP 2160192 A JP2160192 A JP 2160192A JP 16019290 A JP16019290 A JP 16019290A JP H0449654 A JPH0449654 A JP H0449654A
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JP
Japan
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barrier material
diffusion layer
electrode
film
impurities
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Pending
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JP2160192A
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English (en)
Inventor
Kaoru Narita
薫 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to KR1019910010177A priority patent/KR950014538B1/ko
Publication of JPH0449654A publication Critical patent/JPH0449654A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はＤ　ＲＡ　Ｍ　（Ｄｙｎａｍｉｃ　Ｒａｎｄｏ
ｉ＋　Ａｃｃｅｓｓ　Ｍｅ■ｏｒｙ　）の１トランジス
タ型メモリセルに関し、特にスタック型容量素子を用い
たメモリセルに関するものである。
〔従来の技術〕
従来技術によるスタック型容量素子を用いた１トランジ
スタ型ＤＲＡＭセルについて、第３図を参照して説明す
る。
半導体基板１に素子分離用のフィールド酸化膜２が形成
され、ゲート酸化膜２ａを介してワード線となるゲート
電極３が形成されている。
第１の眉間絶縁１！５ａを介して第１の拡散層４と電気
的に接続された蓄積電極６が形成され、容量絶縁膜６ａ
を介して容量電極８が形成されている。
ここで第２の拡散層７は、ポリシリコンからなる蓄積電
極６に導電性を与えるために、不純物を拡散するときに
不可避的に形成される拡散層である。
さらに第２の眉間絶縁膜９を介して第１の拡散層４と電
気的に接続されたデイジット線１０が形成されている。
〔発明が解決しようとする課題〕
従来技術によるスタック型メモリセルでは、蓄積電極の
ポリシリコンに不純物を拡散するとき、半導体基板にも
拡散して、必然的に第２の拡散層が形成される。
このとき拡散した不純物がフィールド酸化膜付近の寄生
トランジスタのしきい値を低下させ、素子分離機能を損
なう。
またワード線のトランジスタのしきい値電圧を変動させ
る。
この影響はメモリの容量が増し、セルサイズを縮小した
とき特に顕著となるため、微細化に不利である。
また蓄積電極へ拡散する不純物の濃度は低く抑えられて
いた。
〔課題を解決するための手段〕
本発明の半導体メモリは、ＭＯＳＦＥＴのソース−ドレ
イン拡散層と蓄積電極との接合部において、蓄積電極か
ら拡散層への不純物の拡散を抑える障壁材の層を有する
ものである。
〔実施例〕
本発明の第１の実施例について、第１図を参照して説明
する。
Ｐ型シリコン基板１にＬＯＣＯＳ法による素子分離用の
フィールド酸化膜２が形成され、ゲート酸化膜２ａを介
してポリシリコンからなるゲート電極３が形成されてい
る。
ゲート電極３にセルファライン的に形成された第１の拡
散層４が形成され、第１の拡散層４に対して障壁（バリ
ア）材１１を介して厚さ２０００人のポリシリコンから
なる蓄積電極６が形成されている。
バリア材１１は第１の眉間絶縁膜５ａに開口を形成した
あと、ＮＨＳ雰囲気で加熱する熱窒化法により厚さ４０
人の窒化シリコン膜である。
このバリア材１１を挟むことによって、蓄積電極６に不
純物としてたとえば燐を層抵抗が２０Ω／口となるまで
十分拡散しても、Ｐ型シリコン基板１まで拡散すること
はない。
しかも厚さ４０人の窒化シリコン膜は電気的に十分な導
電性を示している。
バリア材としてはここで用いた窒化シリコン膜のほか、
酸化シリコン膜、窒化チタン膜など不純物拡散の障壁に
なるものを用いることができる。
蓄積電極１１は、容量絶縁膜６ａを介してポリシリコン
膜からなる容量電極８で覆われている。
さらに第２の眉間絶縁膜９を介してタングステンシイサ
イドからなるデイジット線１０が形成されている。
つぎに本発明の第２の実施例として、溝スタック型容量
素子を用いたメモリセルについて、第２図を参照して説
明する。
ここでは蓄積電極６と容量電極８とが溝に埋め込まれて
いるので、蓄積電極８の電荷がシリコン基板に逃げない
ように酸化シリコン膜からなる溝内絶縁膜１２によって
絶縁されている。
バリア材１１があるので、蓄積電極６からの不純物が素
子分離用のフィールド酸化膜２の下に拡散層が拡がるこ
とがない。
隣接する蓄積電極どうしがショートすることなく、蓄積
電極に十分な濃度の不純物を拡散することができ、メモ
リセルの微細化を計ることができる。
〔発明の効果〕
拡散層と蓄積電極との間にバリア材の薄膜を形成するこ
とにより、蓄積電極から拡散層への不純物の拡散を防止
することができた。
素子分離帯の寄生トランジスタのしきい値電圧を下げる
ことなく、ワード線のトランジスタのしきい値電圧を変
動させることなく、蓄ｍｔ極に不純物を十分拡散するこ
とができる。
こうして素子分離帯、蓄積電極、トランジスタ間の距離
を縮めることが可能になり、高速化、高集積化のための
微細化に有効である。
【図面の簡単な説明】
第１図は本発明の第１の実施例であるスタック型容量素
子を用いたメモリセルの断面図、第２図は本発明の第２
の実施例である溝スタック型容量素子を用いたメモリセ
ルの断面図、第３図は従来技術によるスタック型容量素
子を用いたメモリセルの断面図である。 １・・・半導体基板、１ａ・・・Ｐ型シリコン基板、２
・・・フィールド酸化層、２ａ・・・ゲート酸化膜、３
・・・ゲート電極、４・・・第１の拡散層、５・・・層
間絶縁膜、５ａ・・・第１の眉間絶縁膜、６・・・蓄積
電極、６ａ・・・容量絶縁膜、７・・・第２の拡散層、
８・・・容量電極、９・・・第２の眉間絶縁膜、１０・
・・デイジット線、１１・・・バリア材、１２・・・溝
内絶縁膜。

Claims (1)

  1. 【特許請求の範囲】 １、半導体基板の一主面にＭＯＳＦＥＴが形成され、該
    ＭＯＳＦＥＴのソース−ドレイン拡散層に障壁材の薄層
    を介して接続された電荷蓄積電極を有する半導体メモリ
    。 ２、障壁材を窒化シリコンとする請求項１記載の半導体
    メモリ。 ３、障壁材を酸化シリコンとする請求項１記載の半導体
    メモリ。 ４、障壁材を窒化チタンとする請求項１記載の半導体メ
    モリ。
JP2160192A 1990-06-19 1990-06-19 半導体メモリ Pending JPH0449654A (ja)

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DE69106231T DE69106231T2 (de) 1990-06-19 1991-06-18 DRAM mit Sperrschicht.
US07/717,601 US5859451A (en) 1990-06-19 1991-06-19 Semiconductor memory having storage capacitor connected to diffusion region through barrier layer
KR1019910010177A KR950014538B1 (ko) 1990-06-19 1991-06-19 장벽층을 통해 확산 영역에 접속된 기억 캐패시터를 갖고 있는 반도체 메모리

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