JPS63207169A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPS63207169A JPS63207169A JP62039022A JP3902287A JPS63207169A JP S63207169 A JPS63207169 A JP S63207169A JP 62039022 A JP62039022 A JP 62039022A JP 3902287 A JP3902287 A JP 3902287A JP S63207169 A JPS63207169 A JP S63207169A
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- trench
- insulating film
- memory device
- film
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、ＭＯＳトランジスタとＭＯＳキャパシタによ
りメモリセルを構成した半導体記憶装置及びその製造方
法に関する。
りメモリセルを構成した半導体記憶装置及びその製造方
法に関する。
（従来の技術）
近年、ＭＯ８型ｄＲＡＭは高集積化及び素子の微細化が
著しく進んでいるが、一つのメモリセル面積の縮小はキ
ャパシタ容量の低下をもたらし、これがｄＲＡＭの信頼
性を損う要因となる。そこで最近、キャパシタ容量を小
さくすることなくメモリセル占有面積を縮小するために
、種々のメモリセル構造が提案されている。
著しく進んでいるが、一つのメモリセル面積の縮小はキ
ャパシタ容量の低下をもたらし、これがｄＲＡＭの信頼
性を損う要因となる。そこで最近、キャパシタ容量を小
さくすることなくメモリセル占有面積を縮小するために
、種々のメモリセル構造が提案されている。
代表的なものとしては、第４図に示す如く基板４１の表
面に溝４２を掘り、この溝４２の底部を素子分離領域と
し、溝４２の側壁を利用してキャパシタを形成するＦ
ＣＣ（Ｆ ｏｌｄｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ
）が知られており、これによって平面的なセル面積を増
大することなく、キャパシタ容量を太き（することが可
能となっている。なお、第４図中４３は素子分離用酸化
膜、４４はキャパシタ用酸化膜、４５はキャパシタ電極
、４６はゲート電極を示している。
面に溝４２を掘り、この溝４２の底部を素子分離領域と
し、溝４２の側壁を利用してキャパシタを形成するＦ
ＣＣ（Ｆ ｏｌｄｅｄ ＣａｐａｃｉｔｏｒＣｅｌｌ
）が知られており、これによって平面的なセル面積を増
大することなく、キャパシタ容量を太き（することが可
能となっている。なお、第４図中４３は素子分離用酸化
膜、４４はキャパシタ用酸化膜、４５はキャパシタ電極
、４６はゲート電極を示している。
しかしながら、この積の構造にあっては次のような問題
があった。即ち、キャパシタ形成領域以外の溝内及びキ
ャパシタ形成領域の溝底部に酸化膜を埋込んでいるため
、基板シリコンと埋込み酸化膜との熱膨張率の違いによ
るストレスによって、シリコン基板に結晶欠陥が発生す
る。また、酸化膜をエッチバックにより溝の底部に残す
工程において、基板が露出し溝の側壁の上部がエツチン
グされて溝の幅が広がってしまうので、溝幅の増大を招
くことなく溝の底部に酸化膜を残すことは困難である。
があった。即ち、キャパシタ形成領域以外の溝内及びキ
ャパシタ形成領域の溝底部に酸化膜を埋込んでいるため
、基板シリコンと埋込み酸化膜との熱膨張率の違いによ
るストレスによって、シリコン基板に結晶欠陥が発生す
る。また、酸化膜をエッチバックにより溝の底部に残す
工程において、基板が露出し溝の側壁の上部がエツチン
グされて溝の幅が広がってしまうので、溝幅の増大を招
くことなく溝の底部に酸化膜を残すことは困難である。
（発明が解決しようとする問題点）
このように従来、ＦＣＣ構造においては、シリコン基板
の結晶欠陥の発生や溝幅の広がりを招いた。そして、結
晶欠陥及び溝の広がりは、ジャンクションリークの増大
及びキャパシタ面積の減少を招き、ｄＲＡＭの性能劣化
の原因となっていた。
の結晶欠陥の発生や溝幅の広がりを招いた。そして、結
晶欠陥及び溝の広がりは、ジャンクションリークの増大
及びキャパシタ面積の減少を招き、ｄＲＡＭの性能劣化
の原因となっていた。
本発明は上記事情を考慮してなされたもので、その目的
とするところは、素子分離用溝に埋込む材料をポリシリ
コン等のキャパシタ電極のみとし、酸化膜の埋込みやエ
ッチバックをなくし、結晶欠陥の発生及び溝幅の広がり
を抑えることができ、メモリセルの信頼性向上をはかり
得る半導体記憶装置を提供することにある。
とするところは、素子分離用溝に埋込む材料をポリシリ
コン等のキャパシタ電極のみとし、酸化膜の埋込みやエ
ッチバックをなくし、結晶欠陥の発生及び溝幅の広がり
を抑えることができ、メモリセルの信頼性向上をはかり
得る半導体記憶装置を提供することにある。
また本発明の他の目的は、上記結晶欠陥の発生及び溝幅
の広がりを抑えることのできる半導体記憶装置の製造方
法を提供することにある。
の広がりを抑えることのできる半導体記憶装置の製造方
法を提供することにある。
［発明の構成］
（問題点を解決するための手段）
本発明の骨子は、溝内に埋込む材料を酸化膜を用いずポ
リシリコンのみとし、この状態でも確実な素子分離が行
えるよう絶縁膜の厚さを場所に応じて選択することにあ
る。
リシリコンのみとし、この状態でも確実な素子分離が行
えるよう絶縁膜の厚さを場所に応じて選択することにあ
る。
即ち本発明は、ＭｏＳトランジスタ及びＭＯＳキャパシ
タからメモリセルを構成してなり、半導体基板の表面に
設けられた素子分離用溝の一部に上記キャパシタを形成
した半導体記憶装置において、前記溝内の全てに該溝の
壁面に形成された絶縁膜を介してキャパシタ電極を埋込
むと共に、上記絶縁膜をキャパシタ形成領域における溝
の底部側を除く部分では薄く、且つキャパシタ形ｔｃ領
域における溝の底部及びキャパシタ形成領域以外の溝で
は厚く形成するようにしたものである。
タからメモリセルを構成してなり、半導体基板の表面に
設けられた素子分離用溝の一部に上記キャパシタを形成
した半導体記憶装置において、前記溝内の全てに該溝の
壁面に形成された絶縁膜を介してキャパシタ電極を埋込
むと共に、上記絶縁膜をキャパシタ形成領域における溝
の底部側を除く部分では薄く、且つキャパシタ形ｔｃ領
域における溝の底部及びキャパシタ形成領域以外の溝で
は厚く形成するようにしたものである。
また本発明は、上記半導体記憶装置の製造方法において
、シリコン等の半導体基板の表面に素子分離のための溝
を形成したのち、この溝の壁面全面に第１の絶ｌｉ膜を
形成し、次いで前記溝のキャパシタ形成領域において上
記第１の絶縁膜を選択エツチングして該絶縁膜を前記溝
の底面及び底面から所定の高さまでの側面に残存せしめ
、次いで上記第１の絶縁膜の選択エツチングにより露出
した溝の側面に第１の絶縁膜よりも薄い第２の絶縁膜を
形成し、しかるのち全ての溝内にポリシリコン等のキャ
パシタ電極を埋込むようにした方法である。
、シリコン等の半導体基板の表面に素子分離のための溝
を形成したのち、この溝の壁面全面に第１の絶ｌｉ膜を
形成し、次いで前記溝のキャパシタ形成領域において上
記第１の絶縁膜を選択エツチングして該絶縁膜を前記溝
の底面及び底面から所定の高さまでの側面に残存せしめ
、次いで上記第１の絶縁膜の選択エツチングにより露出
した溝の側面に第１の絶縁膜よりも薄い第２の絶縁膜を
形成し、しかるのち全ての溝内にポリシリコン等のキャ
パシタ電極を埋込むようにした方法である。
（作用）
本発明によれば、ＭＯＳキャパシタが溝の側壁を利用し
て形成され、溝内は全て絶縁膜を介してポリシリコン等
のキャパシタ電極が埋込まれるので、基板シリコンと溝
内の埋込み材料との熱膨張率差を小さくすることができ
、これによりシリコン基板の結晶欠陥の発生が抑制され
る。また、上記絶縁膜は、キャパシタを形成する部分で
薄く、ＭＯＳトランジスタを形成している側壁と溝の底
部とで厚くなるので、キャパシタ電極に電圧を加えても
、セル間リーク及び奇生トランジスタの発生を抑制する
ことが可能である。
て形成され、溝内は全て絶縁膜を介してポリシリコン等
のキャパシタ電極が埋込まれるので、基板シリコンと溝
内の埋込み材料との熱膨張率差を小さくすることができ
、これによりシリコン基板の結晶欠陥の発生が抑制され
る。また、上記絶縁膜は、キャパシタを形成する部分で
薄く、ＭＯＳトランジスタを形成している側壁と溝の底
部とで厚くなるので、キャパシタ電極に電圧を加えても
、セル間リーク及び奇生トランジスタの発生を抑制する
ことが可能である。
（実施例）
以下、本発明の詳細を図示の実施例によって説明する。
第１図は本発明の一実施例に係わるｄＲＡＭのメモリセ
ル部の構成を説明するためのもので、（ａ）は平面図、
（ｂ）は（ａ＞の矢視Ａ−Ａ断面図である。なお、この
メモリセルは１トランジスタ／１キヤパシタからなるも
のである。
ル部の構成を説明するためのもので、（ａ）は平面図、
（ｂ）は（ａ＞の矢視Ａ−Ａ断面図である。なお、この
メモリセルは１トランジスタ／１キヤパシタからなるも
のである。
ｐ−型３ｉ基板１１上にｐウェル１２が形成され、この
ｐウェル１２に設けられた溝１３により素子形成領域が
島状に分割されている。溝１３内には第１及び第２の絶
縁膜１４．１５を介してポリＳｉからなるキャパシタ電
極１６が埋込まれている。そして、この電極１６と溝１
３の側壁に拡散により形成されたｎ−１１７からＭＯＳ
キャパシタが構成されている。
ｐウェル１２に設けられた溝１３により素子形成領域が
島状に分割されている。溝１３内には第１及び第２の絶
縁膜１４．１５を介してポリＳｉからなるキャパシタ電
極１６が埋込まれている。そして、この電極１６と溝１
３の側壁に拡散により形成されたｎ−１１７からＭＯＳ
キャパシタが構成されている。
一方、前記溝１３により分割された島状領域（トランジ
スタ形成領域）には、ゲート酸化膜１８を介してワード
線となるゲート電極１９が形成され、さらにｎ１層２１
．２２を形成してＭＯＳトランジスタが構成されている
。そして、この基板上に局間絶縁膜２３を介してビット
線となるＡ２２層１８２４が形成されている。
スタ形成領域）には、ゲート酸化膜１８を介してワード
線となるゲート電極１９が形成され、さらにｎ１層２１
．２２を形成してＭＯＳトランジスタが構成されている
。そして、この基板上に局間絶縁膜２３を介してビット
線となるＡ２２層１８２４が形成されている。
ここで、第１の絶縁膜１４の厚みは５００〜１０００人
であり、第２の絶縁１１！１５の厚みはそれより十分薄
い１００人程程度なっている。また、基板１１の不純物
濃度は２ ×１Ｑ ｌａ ロー３であり、ｐウェル１２
の不純物濃度は１ｘｉｏｔ’α”３である。
であり、第２の絶縁１１！１５の厚みはそれより十分薄
い１００人程程度なっている。また、基板１１の不純物
濃度は２ ×１Ｑ ｌａ ロー３であり、ｐウェル１２
の不純物濃度は１ｘｉｏｔ’α”３である。
さらに、キャパシタ電極１６には＋２Ｖ％ｐウェル１２
には一２ｖが印加されるものとなっている。
には一２ｖが印加されるものとなっている。
次に、上記素子の製造工程について、第２図を参照して
説明する。
説明する。
まず、第２図（ａ）に示す如く、ｐ−型３ｉ基板１１上
のｐウェル１２上に５ｉＯｚｌｌ１３１゜Ｓ ｉ Ｎ１
１３２及びＣＶＤ−８ｉ０２膜３３を形成し、これらを
溝を形成すべき領域に応じて選択的にエツチングし、さ
らに拡散によりｎ一層１７を形成する。次いで、第２図
（ｂ）に示す如く、５ｉ０２Ｎ１３１．ＳｉＮ膜３２及
び ＣＶＤ−３ｉ０２１１ｕ３３をマスクとしてｐウェ
ル１２を選択的にエツチングし、素子分離用の溝１３を
形成し、ざらにＣＶＤ−８ｉ０２膜３３を除去する。
のｐウェル１２上に５ｉＯｚｌｌ１３１゜Ｓ ｉ Ｎ１
１３２及びＣＶＤ−８ｉ０２膜３３を形成し、これらを
溝を形成すべき領域に応じて選択的にエツチングし、さ
らに拡散によりｎ一層１７を形成する。次いで、第２図
（ｂ）に示す如く、５ｉ０２Ｎ１３１．ＳｉＮ膜３２及
び ＣＶＤ−３ｉ０２１１ｕ３３をマスクとしてｐウェ
ル１２を選択的にエツチングし、素子分離用の溝１３を
形成し、ざらにＣＶＤ−８ｉ０２膜３３を除去する。
この溝１３によって、トランジスタ形成＠域は島状に分
割されることになる。
割されることになる。
次いで、第２図（Ｃ）に示す如く、溝１３の壁面全面に
厚さ５００〜１０００人のＳｉＯ２膜（第１の絶縁ＩＩ
）１４をＣＶＤ法或いは熱酸化により形成したのち、全
面にレジスト３４（例えば０ＦＰＲ８００Ｈｓ ：東京
応化製）を塗布し、このレジスト３４で溝１３を埋込む
と共に表面平坦化する。次いで、第２図（ｄ）に示す如
く、全面に５ＯＧ（スピンオンガラス）膜３５及びレジ
スト３６を塗布し、これらのｎ−）１１７上に位置する
部分を除去する。この状態で、ＳＯＧ膜３５をマスクと
してレジスト３４．３６をエツチングして、第２図（ｅ
）に示す如く溝１３の底部にレジスト３４を所望の膜厚
だけ残す。続いて、レジスト３４をマスクとして、弗化
アンモニウム溶液を用いて３ｉ０２膜１４を部分的にエ
ツチングし、溝１３の底部にＳ ｉ ０２膜１４を残し
た。なお、上記レジストの選択エツチングには、０２Ｒ
ＩＥ（圧力１０Ｐａ、０２ガス雰囲気３００Ｗ ’）を
用いた。
厚さ５００〜１０００人のＳｉＯ２膜（第１の絶縁ＩＩ
）１４をＣＶＤ法或いは熱酸化により形成したのち、全
面にレジスト３４（例えば０ＦＰＲ８００Ｈｓ ：東京
応化製）を塗布し、このレジスト３４で溝１３を埋込む
と共に表面平坦化する。次いで、第２図（ｄ）に示す如
く、全面に５ＯＧ（スピンオンガラス）膜３５及びレジ
スト３６を塗布し、これらのｎ−）１１７上に位置する
部分を除去する。この状態で、ＳＯＧ膜３５をマスクと
してレジスト３４．３６をエツチングして、第２図（ｅ
）に示す如く溝１３の底部にレジスト３４を所望の膜厚
だけ残す。続いて、レジスト３４をマスクとして、弗化
アンモニウム溶液を用いて３ｉ０２膜１４を部分的にエ
ツチングし、溝１３の底部にＳ ｉ ０２膜１４を残し
た。なお、上記レジストの選択エツチングには、０２Ｒ
ＩＥ（圧力１０Ｐａ、０２ガス雰囲気３００Ｗ ’）を
用いた。
次いで、ＳＯＧ膜３５を除去し、レジスト３４を０２ア
ッシャ−で除去したのち、第２図（ｆ）に示す如く、全
面にＡｓ５Ｇｌ！１３７を堆積する。
ッシャ−で除去したのち、第２図（ｆ）に示す如く、全
面にＡｓ５Ｇｌ！１３７を堆積する。
この状態で熱処理し、拡散により溝１３の側壁に再びｎ
一層１７を形成した。
一層１７を形成した。
次いで、Ａｓ５Ｇ膜３７．８ｉＮ膜３２及び５ｉＯ２１
！３１を除去シタノチ、第２図（ｇ）に示す如く厚さ１
００人の５ｉ０２１Ｉ（第２の絶縁ＷＡ）１５を熱酸化
により形成し、さらに全面にポリ３ｉをＣＶＤ法で堆積
し、基板表面上の部分についてキャパシタ部を除いてバ
ターニングすることによって、溝１３内にポリＳｉから
なるキャパシタ電極１６を埋込んだ。これ以降は、通常
の工程と同様に、ＭＯＳトランジスタ形成のためのゲー
ト酸化膜、ゲート電極、ソース・ドレインとなるｎ＋層
の形成、さらに層間絶縁膜を介してビット線となるＡ２
配線等を形成することによって、前記第１図に示す構造
が実現されることになる。
！３１を除去シタノチ、第２図（ｇ）に示す如く厚さ１
００人の５ｉ０２１Ｉ（第２の絶縁ＷＡ）１５を熱酸化
により形成し、さらに全面にポリ３ｉをＣＶＤ法で堆積
し、基板表面上の部分についてキャパシタ部を除いてバ
ターニングすることによって、溝１３内にポリＳｉから
なるキャパシタ電極１６を埋込んだ。これ以降は、通常
の工程と同様に、ＭＯＳトランジスタ形成のためのゲー
ト酸化膜、ゲート電極、ソース・ドレインとなるｎ＋層
の形成、さらに層間絶縁膜を介してビット線となるＡ２
配線等を形成することによって、前記第１図に示す構造
が実現されることになる。
かくして形成されたメモリセルにおいては、溝１３内に
埋込まれた材料がキャパシタ電極１６となるポリＳ１膜
のみであるから、溝１３内の埋込み材料〈ポリＳｉ）と
８１基板（ｐウェル）との熱膨張率は近いものとなり、
これらの熱膨張率差により基板に結晶欠陥が発生する等
の不都合を避けることができる。そしてこの場合、第１
の絶縁９１１４が５００〜１０００人と比較的厚く、第
２の絶縁ｆｉ！１５が１００人と十分薄いので、確実な
素子分離を行うと共に、キャパシタ容量の増大をはかる
ことができる。さらに、酸化膜埋込みのエッチバックを
行う必要もないので、溝の広がりを防止することができ
る。このため、ｄＲＡＭのメモリセルの信頼性向上をは
かり得、高集積化にも極めて有効である。
埋込まれた材料がキャパシタ電極１６となるポリＳ１膜
のみであるから、溝１３内の埋込み材料〈ポリＳｉ）と
８１基板（ｐウェル）との熱膨張率は近いものとなり、
これらの熱膨張率差により基板に結晶欠陥が発生する等
の不都合を避けることができる。そしてこの場合、第１
の絶縁９１１４が５００〜１０００人と比較的厚く、第
２の絶縁ｆｉ！１５が１００人と十分薄いので、確実な
素子分離を行うと共に、キャパシタ容量の増大をはかる
ことができる。さらに、酸化膜埋込みのエッチバックを
行う必要もないので、溝の広がりを防止することができ
る。このため、ｄＲＡＭのメモリセルの信頼性向上をは
かり得、高集積化にも極めて有効である。
なお、本発明は上述した実施例に限定されるものではな
い。実施例ではｐウェルに溝を形成しているが、基板に
直接溝を形成する場合、第３図に示す如く第１の絶縁膜
１４を２０００〜３０００人と厚くすればよい。ざらに
、第１の絶縁ｇ１１４を先の実施例と同様の厚みとする
場合、基板側に与える電位を例えばＯ■とし、キャパシ
タ／基板間の電位差を小さくすればよい。また、第１の
絶縁膜をＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉ○２の３層構造に
し、キャパシタ容量の増大をはかることも可能である。
い。実施例ではｐウェルに溝を形成しているが、基板に
直接溝を形成する場合、第３図に示す如く第１の絶縁膜
１４を２０００〜３０００人と厚くすればよい。ざらに
、第１の絶縁ｇ１１４を先の実施例と同様の厚みとする
場合、基板側に与える電位を例えばＯ■とし、キャパシ
タ／基板間の電位差を小さくすればよい。また、第１の
絶縁膜をＳｉＯ２／Ｓｉ３Ｎ４／Ｓｉ○２の３層構造に
し、キャパシタ容量の増大をはかることも可能である。
なお、第２図の実施例ではレジスト３４をＳＯＧ膜３５
をマスクにして０２ＲＩＥでエツチングするようにした
が、５ＯＧＩＩの代りに異種のレジストをマスクとする
こともできる。例えば、埋込みレジスト３４としてＰＭ
ＭＡを用い、Ｓ ＯＧ ＩＩの代りとして例えばＲＤ
２００ＯＮ （日立製）を用い、これをＰＭＭＡが感光
しない３３０ｎｌｌｌの光で露光・現像してバターニン
グされたマスクを得、０２ＲＩＥ時のエツチング選択性
によって第２図（ｅ）と同様、埋込みレジストを溝底部
のみに残すことができる。この際、第２図（ｄ）に示さ
れたバターニングマスクとなっていたレジスト層３６は
不要となる。更に、ＳＯＧ膜の代りに異種のレジ−スト
例えばＲＤ ２００ＯＮ 、埋込みレジストとしてＰＭ
ＭＡを用いる際、ＲＤ ２００ＯＮを３３０ｎＩＩｌの
光露光・現像でバターニングした後、これをマスクにし
て０２ＲＩＥの代りに２２０ｎｗの光でＰＭＭＡを所望
の深さまで露光・現像することにより、ＰＭＭＡを溝の
底部に残すこともできる。
をマスクにして０２ＲＩＥでエツチングするようにした
が、５ＯＧＩＩの代りに異種のレジストをマスクとする
こともできる。例えば、埋込みレジスト３４としてＰＭ
ＭＡを用い、Ｓ ＯＧ ＩＩの代りとして例えばＲＤ
２００ＯＮ （日立製）を用い、これをＰＭＭＡが感光
しない３３０ｎｌｌｌの光で露光・現像してバターニン
グされたマスクを得、０２ＲＩＥ時のエツチング選択性
によって第２図（ｅ）と同様、埋込みレジストを溝底部
のみに残すことができる。この際、第２図（ｄ）に示さ
れたバターニングマスクとなっていたレジスト層３６は
不要となる。更に、ＳＯＧ膜の代りに異種のレジ−スト
例えばＲＤ ２００ＯＮ 、埋込みレジストとしてＰＭ
ＭＡを用いる際、ＲＤ ２００ＯＮを３３０ｎＩＩｌの
光露光・現像でバターニングした後、これをマスクにし
て０２ＲＩＥの代りに２２０ｎｗの光でＰＭＭＡを所望
の深さまで露光・現像することにより、ＰＭＭＡを溝の
底部に残すこともできる。
また、第２図の実施例では、同図（ｄ）（ｅ）の工程で
レジスト３４を埋込みエツチングする際、＄１０２膜３
１．ＳｉＮ膜３２が基板表面を保護していたが、更にＳ
ｉＮ膜３膜上２上ＶＤ−８ｉＯ２膜を乗せたＳｉＯ２／
Ｓ ｉ Ｎ／ＣＶＤ−８ｉｏ２構造としてもよいし、Ｓ
ｉＯ２とＳｉＮとの間にポリＳｉを挟んだＳ ｉ ０２
／ポリＳｉ／ＳｉＮ／ＣＶＤ−８ｉ ０２ Ｍ４造ト
シテモヨイ。マタ、ＳｉＮ或いはＳｉＯ２の単層構造と
してもよい。
レジスト３４を埋込みエツチングする際、＄１０２膜３
１．ＳｉＮ膜３２が基板表面を保護していたが、更にＳ
ｉＮ膜３膜上２上ＶＤ−８ｉＯ２膜を乗せたＳｉＯ２／
Ｓ ｉ Ｎ／ＣＶＤ−８ｉｏ２構造としてもよいし、Ｓ
ｉＯ２とＳｉＮとの間にポリＳｉを挟んだＳ ｉ ０２
／ポリＳｉ／ＳｉＮ／ＣＶＤ−８ｉ ０２ Ｍ４造ト
シテモヨイ。マタ、ＳｉＮ或いはＳｉＯ２の単層構造と
してもよい。
上ｅａｓ ｉ ０２ ／Ｓ ｉ Ｎ／ＣＶＤ−８ｉ ０
２’構造は、第２図（ａ）から同図（ｂ）に移る際、Ｃ
ＶＤ−８ｉＯ２膜３３を予め十分厚く形成することによ
って、第２図（ｂ）の工程でＳｉＯ２膜３１／ＳｉＮ膜
３２の構造上に残すようにすることによって達成できる
。ＳｉＯ２／ポリＳｉ／ＳｉＮ／ＣＶＤ−８ｉ０２構造
についても同様である。即ち、予めポリＳｉ層を挟んで
おけばよい。ＳｉＮ又はＳｉＯ２単層とする場合も、第
２図（ａ）における層３１．３２．３３を所望厚のＳｉ
Ｎ又は３ｉ０２層とすることにより対処すればよい。
２’構造は、第２図（ａ）から同図（ｂ）に移る際、Ｃ
ＶＤ−８ｉＯ２膜３３を予め十分厚く形成することによ
って、第２図（ｂ）の工程でＳｉＯ２膜３１／ＳｉＮ膜
３２の構造上に残すようにすることによって達成できる
。ＳｉＯ２／ポリＳｉ／ＳｉＮ／ＣＶＤ−８ｉ０２構造
についても同様である。即ち、予めポリＳｉ層を挟んで
おけばよい。ＳｉＮ又はＳｉＯ２単層とする場合も、第
２図（ａ）における層３１．３２．３３を所望厚のＳｉ
Ｎ又は３ｉ０２層とすることにより対処すればよい。
また、第２図の実施例では、溝底部の絶縁膜１４として
熱酸化或いはＣＶＤによるＳｉＯ２膜を用いたが、これ
はＳｉＮ膜やＳ ｉ ０２１！上に５ｉＮｌｌが形成さ
れているＳｉＯ２／ＳｉＮ構造、！ＧＣハｓ ｉ ０２
／Ｓ ｉ Ｎ／Ｓ ｔ ０２構造や３ｉ０２／ポリＳ
ｉ（アンドープ又はＰ、ＡＳがドープされたポリシリコ
ン）／ＳｉＯ２構造とした絶縁膜でもよい。何れにして
も、その厚みはキャパシタ部の絶縁膜より厚くできる。
熱酸化或いはＣＶＤによるＳｉＯ２膜を用いたが、これ
はＳｉＮ膜やＳ ｉ ０２１！上に５ｉＮｌｌが形成さ
れているＳｉＯ２／ＳｉＮ構造、！ＧＣハｓ ｉ ０２
／Ｓ ｉ Ｎ／Ｓ ｔ ０２構造や３ｉ０２／ポリＳ
ｉ（アンドープ又はＰ、ＡＳがドープされたポリシリコ
ン）／ＳｉＯ２構造とした絶縁膜でもよい。何れにして
も、その厚みはキャパシタ部の絶縁膜より厚くできる。
また、キャパシタ電極となるポリ３ｉも単層のみならず
、相互間に酸化薄膜を介して２層構造として設けてもよ
い。その場合の埋込まれたキャパシタ電極のポリ３ｉ間
の境界を第２図（Ｑ）に破線で示す。
、相互間に酸化薄膜を介して２層構造として設けてもよ
い。その場合の埋込まれたキャパシタ電極のポリ３ｉ間
の境界を第２図（Ｑ）に破線で示す。
また、実施例ではｎ−領域をＡｓ５Ｇからの拡散によっ
て形成しているが、ＰＳＧ或いはイオン注入によって形
成することも可能である。さらに、実施例ではキャパシ
タ電極は平面部も使用しているが、これを溝の側壁のみ
利用するようにしてもよい。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
て形成しているが、ＰＳＧ或いはイオン注入によって形
成することも可能である。さらに、実施例ではキャパシ
タ電極は平面部も使用しているが、これを溝の側壁のみ
利用するようにしてもよい。その他、本発明の要旨を逸
脱しない範囲で、種々変形して実施することができる。
［発明の効果］
以上詳述したように本発明によれば、結晶欠陥及び溝幅
の広がりを抑えることができ、ジャンクションリークや
キャパシタ面積の減少を防止でき、信頼性の高いメモリ
セルを実現することができる。
の広がりを抑えることができ、ジャンクションリークや
キャパシタ面積の減少を防止でき、信頼性の高いメモリ
セルを実現することができる。
第１図は本発明の一実施例に係わるｄＲＡＭのメモリセ
ル構造を示す平面図及び断面図、第２図は上記メモリセ
ルの製造工程を示す断面図、第３図は変形例を説明する
ための断面図、第４図は従来のメモリセル構造を示す断
面図である。 １１・・・３ｉ基板、１２・・・ｐウェル、１３・・・
素子分離用溝、１４・・・ＳｉＯ２膜（第１の絶縁膜）
、１５・・・５ｉ０２１１１（第２の絶縁１）、１６・
・・キャパシタ電極、１７・・・ｎ一層、１８・・・ゲ
ート酸化膜、１９・・・ゲート電極（ワード線）、２１
．２２・・・ｎ＋層、２３・・・層間絶縁膜、２４・・
・へ２配線層（ビット線＞、３４．３６・・・レジスト
、３５・・・Ｓ ＯＧ ｌ！ｌ、３７−Ａ Ｓ Ｓ Ｇ
膜。 （ｑ （Ｎｍ２図（２
） 第２図（３）
ル構造を示す平面図及び断面図、第２図は上記メモリセ
ルの製造工程を示す断面図、第３図は変形例を説明する
ための断面図、第４図は従来のメモリセル構造を示す断
面図である。 １１・・・３ｉ基板、１２・・・ｐウェル、１３・・・
素子分離用溝、１４・・・ＳｉＯ２膜（第１の絶縁膜）
、１５・・・５ｉ０２１１１（第２の絶縁１）、１６・
・・キャパシタ電極、１７・・・ｎ一層、１８・・・ゲ
ート酸化膜、１９・・・ゲート電極（ワード線）、２１
．２２・・・ｎ＋層、２３・・・層間絶縁膜、２４・・
・へ２配線層（ビット線＞、３４．３６・・・レジスト
、３５・・・Ｓ ＯＧ ｌ！ｌ、３７−Ａ Ｓ Ｓ Ｇ
膜。 （ｑ （Ｎｍ２図（２
） 第２図（３）
Claims (5)
- （１）ＭＯＳトランジスタ及びＭＯＳキャパシタからメ
モリセルを構成してなり、半導体基板の表面に設けられ
た素子分離用溝の一部に上記キャパシタを形成した半導
体記憶装置において、前記溝内の全てに該溝の壁面に形
成された絶縁膜を介してキャパシタ電極を埋込むと共に
、上記絶縁膜をキャパシタ形成領域における溝の底部側
を除く部分では薄く、且つキャパシタ形成領域における
溝の底部側及びキャパシタ形成領域以外の溝では厚く形
成してなることを特徴とする半導体記憶装置。 - （２）前記半導体基板はシリコン基板であり、前記キャ
パシタ電極はポリシリコン膜であることを特徴とする特
許請求の範囲第１項記載の半導体記憶装置。 - （３）ＭＯＳトランジスタ及びＭＯＳキャパシタからメ
モリセルを構成した半導体記憶装置の製造方法において
、半導体基板の表面に素子分離のための溝を形成する工
程と、上記溝の壁面全面に第１の絶縁膜を形成する工程
と、前記溝のキャパシタ形成領域において上記第１の絶
縁膜を選択エッチングして該絶縁膜を前記溝の底面及び
底面から所定の高さまでの側面に残存せしめる工程と、
前記第１の絶縁膜の選択エッチングにより露出した溝の
側面に第１の絶縁膜よりも薄い第２の絶縁膜を形成する
工程と、次いで全ての溝内にキャパシタ電極を埋込む工
程とを含むことを特徴とする半導体記憶装置の製造方法
。 - （４）前記半導体基板としてシリコン基板を用い、前記
キャパシタ電極としてポリシリコン膜を用いたことを特
徴とする特許請求の範囲第３項記載の半導体記憶装置の
製造方法。 - （５）前記キャパシタ形成領域における溝の底部側に第
１の絶縁膜を残存せしめる工程として、前記溝内の全て
のレジストを埋込んだのち、キャパシタ形成領域におけ
る溝内のレジストを途中までエッチング除去し、次いで
該レジストをマスクとして第１の絶縁膜をその途中まで
エッチングすることを特徴とする特許請求の範囲第３項
記載の半導体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039022A JPS63207169A (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置及びその製造方法 |
| KR1019880001884A KR910009617B1 (ko) | 1987-02-24 | 1988-02-24 | 반도체기억장치 및 그 제조방법 |
| US07/159,597 US4897702A (en) | 1987-02-24 | 1988-02-24 | Semiconductor memory device and manufacturing method for the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62039022A JPS63207169A (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63207169A true JPS63207169A (ja) | 1988-08-26 |
Family
ID=12541485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62039022A Pending JPS63207169A (ja) | 1987-02-24 | 1987-02-24 | 半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4897702A (ja) |
| JP (1) | JPS63207169A (ja) |
| KR (1) | KR910009617B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272137B1 (ko) * | 1995-03-14 | 2000-11-15 | 니시무로 타이죠 | 반도체장치 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH081930B2 (ja) * | 1989-09-11 | 1996-01-10 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3326267B2 (ja) * | 1994-03-01 | 2002-09-17 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE19937504A1 (de) * | 1999-08-09 | 2001-03-15 | Infineon Technologies Ag | Verfahren zur Herstellung einer Isolation |
| TWI323498B (en) * | 2006-04-20 | 2010-04-11 | Nanya Technology Corp | Recessed gate mos transistor device and method of making the same |
| US10106705B1 (en) | 2017-03-29 | 2018-10-23 | Fujifilm Planar Solutions, LLC | Polishing compositions and methods of use thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0612804B2 (ja) * | 1982-06-02 | 1994-02-16 | 株式会社東芝 | 半導体記憶装置 |
| JPS6012752A (ja) * | 1983-07-01 | 1985-01-23 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置およびその製造方法 |
| JPS61156859A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 半導体記憶装置の製造方法 |
| JPS61234067A (ja) * | 1985-04-10 | 1986-10-18 | Oki Electric Ind Co Ltd | 高密度型ｄｒａｍセル |
| JPS61240672A (ja) * | 1985-04-18 | 1986-10-25 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US4643804A (en) * | 1985-07-25 | 1987-02-17 | At&T Bell Laboratories | Forming thick dielectric at the bottoms of trenches utilized in integrated-circuit devices |
-
1987
- 1987-02-24 JP JP62039022A patent/JPS63207169A/ja active Pending
-
1988
- 1988-02-24 KR KR1019880001884A patent/KR910009617B1/ko not_active Expired
- 1988-02-24 US US07/159,597 patent/US4897702A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272137B1 (ko) * | 1995-03-14 | 2000-11-15 | 니시무로 타이죠 | 반도체장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4897702A (en) | 1990-01-30 |
| KR880010501A (ko) | 1988-10-10 |
| KR910009617B1 (ko) | 1991-11-23 |
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