JP2995254B2 - 半導体素子及びその形成方法 - Google Patents

Description

【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、スタック形式メモリセル構造を有するDR
AMやSRAMなどのコンデンサを形成する半導体素子及びそ
の形成方法に関するものである。

＜従来の技術＞ DRAMのスタック形式のメモリセルパターンを第５図に
示すレイアウトパターン図により説明する。

図に示すように、DRAMのスタック形式のメモリセルパ
ターンは、半導体基板501に形成した下地層502と下地層
502上に設けたコンデンサ503とにより成る。

前記下地層502は、半導体基板501上に設けた複数の素
子領域505と各素子領域505に対して２本ずつをほぼ直交
させて設けたワード線506とにより構成される。

前記コンデンサ503は、メモリ電荷を蓄えるもので、
前記素子領域505上でその両側上に設けた蓄積電極511
と、少なくとも各蓄積電極511上を覆うように設けた絶
縁膜（図示せず）と、絶縁膜上に形成したプレート電極
（図示せず）とにより構成される。

また、前記素子領域505上には、この素子領域505をま
たぐ２本のワード線506の間にビットコンタクト形成領
域504が設けられる。さらに、前記素子領域505の両側上
には、前記蓄積電極511に接続されるセルコンタクト507
が設けられる。

次に、前記メモリセルパターンのコンデンサ503の形
成方法を説明する。

コンデンサ503を形成するには、まず下地層502上の全
面に蓄積電極材料を形成する。次に、ホトリソグラフィ
ー技術とエッチング技術とによって蓄積電極材料をエッ
チングする。そして、蓄積電極511を形成する。

その後に、蓄積電極511を含む下地層502上に絶縁膜材
料を形成する。さらに絶縁膜材料上にプレート電極材料
を形成する。次に、ホトリソグラフィー技術とエッチン
グ技術とによってプレート電極材料と絶縁膜材料とをエ
ッチング除去する。そして、蓄積電極511上に絶縁膜と
プレート電極とを形成する。

上記したメモリセルパターンでは、集積度を高めるた
めに、蓄積電極511をできる限り接近させて形成する。
また、ソフトエラーを防止するために、またはビット線
からの信号を対応したセンスアンプ回路の動作感度を向
上させるために、蓄積電極511の面積をできる限り大き
く形成する。

＜発明が解決しようとする課題＞ しかしながら、従来のメモリセルパターンでは、絶縁
膜およびプレート電極が、ビットコンタクト形成領域に
対するマスク合わせ余裕を考慮して設計されるのと同時
に蓄積電極をもビットコンタクト形成領域に対するマス
ク合わせ余裕を考慮して設計される。そのために、蓄積
電極の面積が、ビットコンタクト領域に蓄積電極を合わ
せるためのマスク合わせ余裕分だけ小さくなる。

また、集積度を高めるために、蓄積電極を互いに接近
させて形成した場合には、蓄積電極を形成するためのレ
ジストパターン形成時に、ワード線が接近している部分
の段差底部（前述した第５図中の斜線部）にレジスト残
りを発生する。この状態でエッチングを行うと、隣接す
る蓄積電極どうしが短絡する。この短絡を解消するに
は、レジストパターン形成時にオーバ露光を行う。また
は、エッチング時にオーバエッチングを行う。

この場合には、第６図に示すように、ホトマスクパタ
ーン512の大きさに対して、形成される蓄積電極511の大
きさが小さくなる。

上記したように、従来のメモリセルパターンでは、蓄
積電極の面積が小さくなるので、蓄積電極上の絶縁膜に
蓄えられるメモリ電荷が少なくなり、ソフトエラーが発
生する。そのために信頼性が大幅に低下する。

この発明は、上記した課題を解決するためになされた
もので、信頼性に優れた半導体素子及びその形成方法を
提供することを目的とする。

＜課題を解決するための手段＞ この発明は、上記目的を達成するために成されたもの
であり、半導体素子の形成方法は、互いの間隔が広まっ
たり狭まったりしつつ所定の方向に延在する第１及び第
２のワード線と、前記第１及び第２のワード線を間に挟
んで対向する二つのセルコンタクトとを有する半導体基
板上にキャパシタを形成する半導体素子の形成方法であ
って、前記二つのセルコンタクト上及び前記第１及び第
２のワード線上に蓄積電極を形成する工程と、前記蓄積
電極上にキャパシタ絶縁膜、プレート電極及びエッチン
グマスクを順次形成する工程と、前記プレート電極上、
かつ互いの間隔が広がっている箇所の前記第１及び第２
のワード線間の前記エッチングマスクに開口部を形成す
る工程と、前記開口部が形成されたエッチングマスクを
マスクとして、前記プレート電極、前記キャパシタ絶縁
膜及び前記蓄積電極を順次エッチングすることにより、
互いの間隔が広がっている箇所の前記第１及び第２のワ
ード線間で、前記蓄積電極を分割する工程とを有するこ
とを特徴とする。

半導体装置は、素子形成領域を有する半導体基板と、
互いの間隔が広まったり狭まったりしつつ、前記素子形
成領域を含む半導体基板上を所定の方向に延在する第１
及び第２のワード線と、前記素子形成領域、前記第１の
ワード線及び第２のワード線を含む前記半導体基板上に
形成され、前記第１及び第２のワード線を間に挟んだ前
記素子形成領域上に２つのセルコンタクトを有する中間
絶縁膜と、前記二つのセルコンタクトを含む前記中間絶
縁膜上に夫々形成された蓄積電極と、前記蓄積電極上に
形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜
上に形成されたプレート電極とを有し、互いの間隔が広
がっている箇所の前記第１及び第２のワード線間にビッ
トコンタクト形成領域を配置し、前記ビットコンタクト
形成領域に面するところの、前記蓄積電極及び前記キャ
パシタ絶縁膜及び前記プレート電極のそれぞれの側面は
連続した面を形成するように構成されることを特徴とす
る。

＜作用＞ 上記構成の半導体素子及びその形成方法では、開口部
を設けた一層のエッチングマスクを用いて、プレート電
極、キャパシタ絶縁膜および蓄積電極をエッチングする
ことにより、第１及び第２のワード線間の間隔が広い箇
所に対応する領域、例えばビットコンタクト形成領域に
面するところの、蓄積電極の側面、キャパシタ絶縁膜の
側面およびプレート電極の側面のそれぞれは、連続した
面を形成する状態に配置される。

また、第１及び第２のワード線の間隔が大きいビット
コンタクト形成領域で蓄積電極を分離形成した場合に
は、窓パターン（開口部）形成時に、蓄積電極間のワー
ド線が接近している部分の段差底部（前記第５図中の斜
線部）よりも窓パターン（後述する第２図中の127で指
し示す部分）の領域の方が広いこともあり、ワード線に
よる段差の影響を受けないので、オーバ露光量やオーバ
エッチング量が低減される。

よって、従来第７図（ａ）に示すホトリソマスク512
で蓄積電極511を形成しているのに対し、本発明では第
７図（ｂ）に示すようにホトリソマスク128と窓パター
ンマスク129により蓄積電極111を形成するため斜線領域
130の面積分だけ、蓄積電極を大きく形成することが可
能になる。

その結果、蓄積電極の面積が十分な大きさに確保され
る。

＜実施例＞ この発明の半導体素子に係わる実施例の構造を、まず
第１図（ａ）に示す平面図と第１図（ｂ）に示すＡ−Ａ
線断面図により説明する。

図に示すように、メモリセルパターン100は、半導体
基板（図示せず）上に設けた下地層102とコンデンサ103
とにより成る。

前記下地層102上には、ビットコンタクト形成領域104
が設けられる。

前記コンデンサ103は、前記下地層102上に形成した蓄
積電極111と、少なくとも蓄積電極111上に形成したキャ
パシタ絶縁膜112と、キャパシタ絶縁膜112上に形成した
プレート電極113とにより構成される。

さらに、前記ビットコンタクト形成領域104に面する
ことろの、前記蓄積電極111の側面111a,前記キャパシタ
絶縁膜112の側面112aおよび前記プレート電極113の側面
113aのそれぞれは、連続した面を形成する状態に配置さ
れる。しかも、前記各側面111a,112a,113aのそれぞれ
は、下地層102に対してほぼ垂直に形成される。

また、前記蓄積電極111は、多結晶シリコン膜で、ほ
ぼ長方形の島状パターンに形成される。前記キャパシタ
絶縁膜112は、酸化ケイ素や窒化ケイ素などの比誘電率
が高い材料で形成される。前記プレート電極113は、多
結晶シリコン膜で形成される。

次に、上記コンデンサ103の形成方法を第２図乃至
により説明する。

第２図に示すように、下地層（図示せず）状の全面
に蓄積電極材料121を形成する、さらに、蓄積電極材料1
21状に、ホトリソグラフィー技術によって、エッチング
マスクパターン124を形成する。このエッチングマスク
パターン124は、後述する蓄積電極を長手方向に二連結
した形状を有するもので、レジストで形成される。

続いて、エッチング技術によって、露出している蓄積
電極材料121をエッチング除去する。さらにエッチング
マスクパターン124を除去する。そして、第２図に示
す蓄積電極材料パターン125を得る。

次に、第１図に示すように、蓄積電極材料パターン
125側の全面に、キャパシタ絶縁膜材料（図示せず）を
形成する。さらにキャパシタ絶縁膜材料上にプレート電
極材料123（図中の×印領域）を形成する。続いて、プ
レート電極材料123上にレジストで形成したエッチング
マスク126（図中の斜線領域）を設ける。このエッチン
グマスク126には、ホトリソグラフィー技術によって、
窓パターン127が設けられる。窓パターン127は、蓄積電
極材料パターン125の中央部で、蓄積電極材料パターン1
25の幅よりも大きく形成される。

続いて、エッチング技術によって、窓パターン127よ
り露出しているプレート電極材料123をエッチング除去
する。さらに、エッチングによって露出するキャパシタ
絶縁膜材料と、蓄積電極材料パターン125とをエッチン
グ除去する。その後にエッチングマスク126を除去す
る。そして、第２図に示すように、蓄積電極111と、
プレート電極113と、プレート電極113と同形状のキャパ
シタ絶縁膜（図示せず）とを得る。

しかも、前述した第１図（ｂ）に示すように、各側面
（111a），（112a），（113a）のそれぞれは、連続した
面を形成する状態に配置される。

上記形成方法では、窓パターン127の形状がほぼ正方
形状であったが、第３図（Ａ）に示すように、窓パター
ン127を八角形状に形成しても良く、また第３図（Ｂ）
に示すように、窓パターン127を、第２図で示した正方
形状を45゜回転させた形状に形成しても良い。

これらの場合には、前記蓄積電極111の面積をさらに
大きく形成できる。

よって、蓄積電極111よりキャパシタ絶縁膜に蓄える
ことができるメモリ電荷量が増加する。

次に、上記形成方法を用いて、スタック形式のメモリ
セル構造を有する半導体素子の形成方法を第４図（ｉ）
乃至（iv）に示すレイアウトパターン図により説明す
る。

第４図（ｉ）に示すように、半導体基板（図示せず）
上には、前述した従来の技術と同様に、複数の素子領域
105、第１及び第２のワード線106,106及びそれらを被覆
する中間絶縁膜（図示せず）により形成される下地層10
2が設けられている。さらに、各素子領域105上の第１及
び第２のワード線106,106の間隔が広い部分には、ビッ
トコンタクト形成領域が設けられる。また、素子領域10
5の両側における中間絶縁膜には、セルコンタクト107が
設けられる。

まず、前記下地層102（中間絶縁膜）上の全面に、蓄
積電極材料121を形成する。そして、前記第２図で説
明したのと同様に、エッチングマスクパターン124（図
中の斜線領域）を形成する。このエッチングマスクパタ
ーン124は、前記素子領域105上を覆うようにして形成さ
れる。

続いて、露出している蓄積電極材料121をエッチング
除去する。さらにエッチングマスクパターン124を除去
する。そして第４図（ii）に示す蓄積電極材料パターン
125を得る。

次に、前記第２図で説明したと同様にして、第４図
（iii）に示すように、蓄積電極材料パターン125側の全
面に、キャパシタ絶縁膜材料（図示せず）とプレート電
極材料123（図中の×印領域）とエッチングマスク126
（図中の斜線領域）とを順に形成する。そして、ビット
コンタクト形成領域104を含む蓄積電極材料パターン125
の中央部のエッチングマスク126に、窓パターン127を設
ける。この窓パターン127は、蓄積電極材料パターン125
の幅よりも大きく形成される。

このように窓パターン127を、第１及び第２のワード
線106,106の間隔が広い部分に形成したことにより、窓
パターン127を形成する時には、蓄積電極間のワード線
が接近している部分の段差底部（前記第５図中の斜線
部）よりも窓パターン127の領域の方が広いこともあ
り、第１及び第２のワード線106,106による段差の影響
を受けない。そのために、窓パターン127内部にはパタ
ーン残りが発生しない。

続いて、窓パターン127より露出しているプレート電
極材料123をエッチングする。さらに、窓パターン127を
用いて、キャパシタ絶縁膜材料（図示せず）と蓄積電極
材料パターン125とをエッチング除去する。その後に、
エッチングマスク126を除去する。そして、第４図（i
v）に示すように、蓄積電極111と、プレート電極113
と、プレート電極113と同形状のキャパシタ絶縁膜（図
示せず）とを得る。

よって、ビットコンタクト形成領域104に面するとこ
ろの蓄積電極111の側面、キャパシタ絶縁膜の側面およ
びプレート電極113の側面のそれぞれは、同一平面を形
成する状態に配置される。

＜発明の効果＞ 以上、説明したようにこの発明によれば、ビットコン
タクト形成領域に面するところの、蓄積電極の側面，キ
ャパシタ絶縁膜の側面およびプレート電極の側面のそれ
ぞれは、連続した同一面を形成する状態に配置される。
そのために、蓄積電極の面積を大きく設計できる。

また、第１及び第２のワード線の間隔が大きいビット
コンタクト形成領域で、蓄積電極材料パターンを分離し
て蓄積電極を形成したので、蓄積電極間のワード線が接
近している部分の段差底部（例えば前記第５図中の斜線
部）よりも窓パターン（例えば前記第２図中の127で指
し示す部分）の領域の方が広いこともあり、ワード線に
よる段差の影響を受けないので窓パターン形成時にパタ
ーン残りを生じない。そのために、オーバ露光量または
オーバエッチング量が大幅に低減されるので、蓄積電極
の縮小が低減される。

よって、蓄積電極の面積が十分な大きさに確保できる
ので、キャパシタ絶縁膜にメモリ電荷を十分に蓄えるこ
とができる。そのためにソフトエラーの発生が防止で
き、信頼性の著しい向上が図れる。

【図面の簡単な説明】

第１図（ａ）は、実施例の平面図、 第１図（ｂ）は、第１図中Ａ−Ａ線縦断面図、 第２図乃至は、実施例の形成方法の説明図、 第３図（Ａ）および（Ｂ）は、窓パターンの説明図、 第４図（ｉ）乃至（iv）は、実施例の形成方法のレイア
ウトパターン図、 第５図は、従来のレイアウトパターン図、 第６図は、課題の説明図、 第７図は、作用の説明図である。 100……メモリセルパターン,102……下地層， 103……コンデンサ， 104……ビットコンタクト形成領域， 111……蓄積電極,111a……（蓄積電極の）側面， 112……キャパシタ絶縁膜， 112a……（キャパシタ絶縁膜の）側面， 113……プレート電極， 113a……（プレート電極の）側面， 121……蓄積電極材料， 123……プレート電極材料， 124……エッチングマスクパターン， 125……蓄積電極材料パターン， 126……エッチングマスク， 127……窓パターン。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】互いの間隔が広まったり狭まったりしつつ
   所定の方向に延在する第１及び第２のワード線と、前記
   第１及び第２のワード線を間に挟んで対向する二つのセ
   ルコンタクトとを有する半導体基板上にキャパシタを形
   成する半導体素子の形成方法であって、 前記二つのセルコンタクト上及び前記第１及び第２のワ
   ード線上に蓄積電極を形成する工程と、 前記蓄積電極上にキャパシタ絶縁膜、プレート電極及び
   エッチングマスクを順次形成する工程と、 前記プレート電極上、かつ互いの間隔が広がっている箇
   所の前記第１及び第２のワード線間の前記エッチングマ
   スクに開口部を形成する工程と、 前記開口部が形成されたエッチングマスクをマスクとし
   て、前記プレート電極、前記キャパシタ絶縁膜及び前記
   蓄積電極を順次エッチングすることにより、互いの間隔
   が広がっている箇所の前記第１及び第２のワード線間
   で、前記蓄積電極を分割する工程とを有することを特徴
   とする半導体素子の形成方法。
2. 【請求項２】素子形成領域を有する半導体基板と、 互いの間隔が広まったり狭まったりしつつ、前記素子形
   成領域を含む半導体基板上を所定の方向に延在する第１
   及び第２のワード線と、 前記素子形成領域、前記第１のワード線及び第２のワー
   ド線を含む前記半導体基板上に形成され、前記第１及び
   第２のワード線を間に挟んだ前記素子形成領域上に二つ
   のセルコンタクトを有する中間絶縁膜と、 前記二つのセルコンタクトを含む前記中間絶縁膜上に夫
   々形成された蓄積電極と、 前記蓄積電極上に形成されたキャパシタ絶縁膜と、 前記キャパシタ絶縁膜上に形成されたプレート電極とを
   有し、 互いの間隔が広がっている箇所の前記第１及び第２のワ
   ード線間にビットコンタクト形成領域を配置し、前記ビ
   ットコンタクト形成領域に面するところの、前記蓄積電
   極及び前記シャパシタ絶縁膜及び前記プレート電極のそ
   れぞれの側面は連続した面を形成するように構成される
   ことを特徴とする半導体素子。