JP3052019B2 - 集積回路装置 - Google Patents
集積回路装置Info
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- JP3052019B2 JP3052019B2 JP4063486A JP6348692A JP3052019B2 JP 3052019 B2 JP3052019 B2 JP 3052019B2 JP 4063486 A JP4063486 A JP 4063486A JP 6348692 A JP6348692 A JP 6348692A JP 3052019 B2 JP3052019 B2 JP 3052019B2
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- Japan
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- insulating layer
- mos transistor
- gate electrode
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- Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、集積回路装置に係わる
ものである。
ものである。
【０００２】
【従来の技術】シリコン集積回路内に抵抗を形成する場
合、ＭＯＳトランジスタのオン抵抗を利用する場合があ
る。この場合、抵抗値を高くするためには、ＭＯＳトラ
ンジスタのチャネル幅Ｗを狭くするとともにチャネル長
Ｌを長くする必要がある。チャネル長Ｌを長くするため
には、一般的にゲート電極の平面形状を凸凹状に形成し
ている。
合、ＭＯＳトランジスタのオン抵抗を利用する場合があ
る。この場合、抵抗値を高くするためには、ＭＯＳトラ
ンジスタのチャネル幅Ｗを狭くするとともにチャネル長
Ｌを長くする必要がある。チャネル長Ｌを長くするため
には、一般的にゲート電極の平面形状を凸凹状に形成し
ている。
【０００３】図２は、従来のシリコン集積回路の一部を
示したものであり、上記構成に係わる箇所を示したもの
である。図２（Ｂ）はその平面図であり、図２（Ａ）は
図２（Ｂ）のIIＡ−IIＡ線における断面図である。製造
方法としては、いわゆるＳＡＧ（セルフアラインゲー
ト）プロセスが採用されている。４１はシリコン基板、
４２はゲート絶縁層、４３はＬＯＣＯＳ構造のフィール
ド絶縁層、４４（粗ドットで示した部分）はＮ型の不純
物をドーピングしたフィールド拡散層、４５（密ドット
で示した部分）はＰ型の不純物をドーピングしたソース
／ドレイン拡散層、４６はゲート電極、４７は窒化シリ
コン層、４８はＮＳＧ層（窒素を添加したシリケートガ
ラス層）、４９はソース／ドレイン用のコンタクトホー
ル、５０はソース／ドレイン電極である。このように、
ゲート電極４６の周囲はフィールド絶縁層４３およびフ
ィールド拡散層４４で完全に包囲され、フィールド絶縁
層４３およびフィールド拡散層４４により素子分離を行
っている。
示したものであり、上記構成に係わる箇所を示したもの
である。図２（Ｂ）はその平面図であり、図２（Ａ）は
図２（Ｂ）のIIＡ−IIＡ線における断面図である。製造
方法としては、いわゆるＳＡＧ（セルフアラインゲー
ト）プロセスが採用されている。４１はシリコン基板、
４２はゲート絶縁層、４３はＬＯＣＯＳ構造のフィール
ド絶縁層、４４（粗ドットで示した部分）はＮ型の不純
物をドーピングしたフィールド拡散層、４５（密ドット
で示した部分）はＰ型の不純物をドーピングしたソース
／ドレイン拡散層、４６はゲート電極、４７は窒化シリ
コン層、４８はＮＳＧ層（窒素を添加したシリケートガ
ラス層）、４９はソース／ドレイン用のコンタクトホー
ル、５０はソース／ドレイン電極である。このように、
ゲート電極４６の周囲はフィールド絶縁層４３およびフ
ィールド拡散層４４で完全に包囲され、フィールド絶縁
層４３およびフィールド拡散層４４により素子分離を行
っている。
【０００４】
【発明が解決しようとする課題】抵抗値を大きくするた
めには、ＭＯＳトランジスタのチャネル幅Ｗをできるだ
け狭くする必要がある。しかしながら、上記従来の構成
では、チャネル幅ＷはＬＯＣＯＳ構造のフィールド絶縁
層４３どうしの間隔ｗ３で制限されるため、チャネル幅
Ｗを狭くすることができないという問題点があった。ま
た、フィールド絶縁層４３自体の幅ｗ４を狭くすること
も困難であるため、必然的に（ｗ３＋ｗ４）の値が大き
くなり、その結果抵抗形成領域の専有面積が大きくなる
という問題点があった。さらに、ＬＯＣＯＳ構造を形成
する際の加工精度のバラツキにより、ＭＯＳトランジス
タの特性精度が悪化するという問題点もあった。
めには、ＭＯＳトランジスタのチャネル幅Ｗをできるだ
け狭くする必要がある。しかしながら、上記従来の構成
では、チャネル幅ＷはＬＯＣＯＳ構造のフィールド絶縁
層４３どうしの間隔ｗ３で制限されるため、チャネル幅
Ｗを狭くすることができないという問題点があった。ま
た、フィールド絶縁層４３自体の幅ｗ４を狭くすること
も困難であるため、必然的に（ｗ３＋ｗ４）の値が大き
くなり、その結果抵抗形成領域の専有面積が大きくなる
という問題点があった。さらに、ＬＯＣＯＳ構造を形成
する際の加工精度のバラツキにより、ＭＯＳトランジス
タの特性精度が悪化するという問題点もあった。
【０００５】本発明の目的は、抵抗として機能するＭＯ
Ｓトランジスタのチャネル幅Ｗを狭くすることが可能
で、また抵抗形成領域の専有面積を小さくすることが可
能な集積回路装置を提供することである。
Ｓトランジスタのチャネル幅Ｗを狭くすることが可能
で、また抵抗形成領域の専有面積を小さくすることが可
能な集積回路装置を提供することである。
【０００６】
【課題を解決するための手段】本発明における集積回路
装置は、シリコン基板の主面側に形成された第１領域と
第２領域とを有し、上記第１領域はＭＯＳトランジスタ
のゲ―ト電極の中間部の領域に対応しており、上記ゲ―
ト電極の中間部は対向部とこの対向部どうしを連結する
連結部とからなり、上記第２領域は上記対向部に挟まれ
たゲ―ト電極が形成されていない領域に対応しており、
上記第１領域および上記第２領域は一定の厚さの絶縁層
を有し、上記第１領域における上記絶縁層は上記ＭＯＳ
トランジスタのゲ―ト絶縁層を構成するものであり、上
記第２領域における上記絶縁層の下には上記ＭＯＳトラ
ンジスタの導電型と反対の導電型の不純物をド―ピング
した拡散層が形成されたことを特徴とする。
装置は、シリコン基板の主面側に形成された第１領域と
第２領域とを有し、上記第１領域はＭＯＳトランジスタ
のゲ―ト電極の中間部の領域に対応しており、上記ゲ―
ト電極の中間部は対向部とこの対向部どうしを連結する
連結部とからなり、上記第２領域は上記対向部に挟まれ
たゲ―ト電極が形成されていない領域に対応しており、
上記第１領域および上記第２領域は一定の厚さの絶縁層
を有し、上記第１領域における上記絶縁層は上記ＭＯＳ
トランジスタのゲ―ト絶縁層を構成するものであり、上
記第２領域における上記絶縁層の下には上記ＭＯＳトラ
ンジスタの導電型と反対の導電型の不純物をド―ピング
した拡散層が形成されたことを特徴とする。
【０００７】
【実施例】図１は、本発明の実施例を示したものであ
り、シリコン集積回路の一部を示したものである。図１
（Ｂ）はその平面図であり、図１（Ａ）は図１（Ｂ）の
IＡ− IＡ線における断面図であり、図１（Ｃ）は図１
（Ｂ）の IＣ− IＣ線における断面図である。製造方法
としては、ＳＡＧ（セルフアラインゲート）プロセスが
採用されている。
り、シリコン集積回路の一部を示したものである。図１
（Ｂ）はその平面図であり、図１（Ａ）は図１（Ｂ）の
IＡ− IＡ線における断面図であり、図１（Ｃ）は図１
（Ｂ）の IＣ− IＣ線における断面図である。製造方法
としては、ＳＡＧ（セルフアラインゲート）プロセスが
採用されている。
【０００８】まず、図１（Ａ）、（Ｂ）および（Ｃ）に
示した各構成要素の説明をする。なお、以下の説明で
は、図１（Ｂ）の最外側の実線（長方形の枠）の内側の
領域をデバイス形成領域と呼ぶ。
示した各構成要素の説明をする。なお、以下の説明で
は、図１（Ｂ）の最外側の実線（長方形の枠）の内側の
領域をデバイス形成領域と呼ぶ。
【０００９】シリコン基板１１は、通常のシリコン集積
回路に用いるものと同様であり、Ｎ型の不純物がド―ピ
ングされている。薄い絶縁層１２は酸化シリコンを用い
て形成され、図１（Ｂ）のデバイス形成領域において
は、後述のフィ―ルド絶縁層１３が形成されている領域
およびコンタクトホ―ル１９が形成されている領域を除
いて、ほぼ全面に一定の（均一の）厚さで形成されてい
る。この薄い絶縁層１２は、後述のゲ―ト電極１６が形
成されている領域では、ゲ―ト絶縁層となるものであ
る。ＬＯＣＯＳ構造のフィ―ルド絶縁層１３は、図１
（Ｂ）の斜線で示した領域に形成されている。
回路に用いるものと同様であり、Ｎ型の不純物がド―ピ
ングされている。薄い絶縁層１２は酸化シリコンを用い
て形成され、図１（Ｂ）のデバイス形成領域において
は、後述のフィ―ルド絶縁層１３が形成されている領域
およびコンタクトホ―ル１９が形成されている領域を除
いて、ほぼ全面に一定の（均一の）厚さで形成されてい
る。この薄い絶縁層１２は、後述のゲ―ト電極１６が形
成されている領域では、ゲ―ト絶縁層となるものであ
る。ＬＯＣＯＳ構造のフィ―ルド絶縁層１３は、図１
（Ｂ）の斜線で示した領域に形成されている。
【００１０】Ｎ型の不純物をドーピングしたチャネルカ
ット拡散層１４は、粗ドットで示した領域に形成されて
いる。このチャネルカット拡散層１４は、後述のゲ―ト
電極１６をマスクとしてイオン注入法等により形成され
るため、ゲ―ト電極１６に自己整合して形成されること
になる。Ｐ型の不純物をドーピングしたソース／ドレイ
ン拡散層１５は、密ドットで示した領域に形成されてい
る。
ット拡散層１４は、粗ドットで示した領域に形成されて
いる。このチャネルカット拡散層１４は、後述のゲ―ト
電極１６をマスクとしてイオン注入法等により形成され
るため、ゲ―ト電極１６に自己整合して形成されること
になる。Ｐ型の不純物をドーピングしたソース／ドレイ
ン拡散層１５は、密ドットで示した領域に形成されてい
る。
【００１１】ゲート電極１６は、モリブデン等の高融点
金属やポリシリコンを用いて形成されている。このゲー
ト電極１６は、その中間部において平面形状が凸凹状と
なっている。これは、いうまでもなく、ＭＯＳトランジ
スタのチャネル長Ｌを長くするためである。このゲート
電極１６の中間部は、対向部１６ａとこの対向部１６ａ
どうしを連結する連結部１６ｂとからなる。なお、ゲー
ト電極１６の中間部に対応した領域を第１領域と呼び、
ゲート電極１６の対向部１６ａに挟まれたゲ―ト電極が
形成されていない部分に対応した領域を第２領域と呼
ぶ。図１（Ａ）および（Ｂ）並びに以上の説明から明ら
かなように、第１領域と第２領域とは自己整合的に配置
されている。
金属やポリシリコンを用いて形成されている。このゲー
ト電極１６は、その中間部において平面形状が凸凹状と
なっている。これは、いうまでもなく、ＭＯＳトランジ
スタのチャネル長Ｌを長くするためである。このゲート
電極１６の中間部は、対向部１６ａとこの対向部１６ａ
どうしを連結する連結部１６ｂとからなる。なお、ゲー
ト電極１６の中間部に対応した領域を第１領域と呼び、
ゲート電極１６の対向部１６ａに挟まれたゲ―ト電極が
形成されていない部分に対応した領域を第２領域と呼
ぶ。図１（Ａ）および（Ｂ）並びに以上の説明から明ら
かなように、第１領域と第２領域とは自己整合的に配置
されている。
【００１２】窒化シリコン層１７およびＮＳＧ層１８
（窒素を添加したシリケートガラス層）は、層間絶縁層
を構成するものである。１９はソース／ドレイン用のコ
ンタクトホールであり、２０はアルミニウムを用いて形
成されたソース／ドレイン電極である。
（窒素を添加したシリケートガラス層）は、層間絶縁層
を構成するものである。１９はソース／ドレイン用のコ
ンタクトホールであり、２０はアルミニウムを用いて形
成されたソース／ドレイン電極である。
【００１３】以上述べたように、本実施例の特徴の一つ
は、上記第１領域および第２領域にはＬＯＣＯＳ構造の
フィールド絶縁層が形成されていないことである。その
ため、第１領域の幅ｗ１および第２領域幅ｗ２を狭くす
ることが可能である。したがって、ＭＯＳトランジスタ
のチャネル幅Ｗ（第１領域の幅ｗ１に相当）を狭くする
ことができ、ＭＯＳトランジスタのオン抵抗を高くする
ことができる。また、当然ながら（ｗ１＋ｗ２）の値を
小さくすることができるので、抵抗形成領域の専有面積
を小さくすることができる。
は、上記第１領域および第２領域にはＬＯＣＯＳ構造の
フィールド絶縁層が形成されていないことである。その
ため、第１領域の幅ｗ１および第２領域幅ｗ２を狭くす
ることが可能である。したがって、ＭＯＳトランジスタ
のチャネル幅Ｗ（第１領域の幅ｗ１に相当）を狭くする
ことができ、ＭＯＳトランジスタのオン抵抗を高くする
ことができる。また、当然ながら（ｗ１＋ｗ２）の値を
小さくすることができるので、抵抗形成領域の専有面積
を小さくすることができる。
【００１４】また、本実施例の他の特徴は、上記第１領
域と第２領域とが自己整合的に形成されていることであ
る。この点からも第１領域の幅ｗ１および第２領域幅の
ｗ２を狭くすることが可能であり、上記の効果をさらに
エンハンスすることができる。また、自己整合的に形成
されているため、ＭＯＳトランジスタのチャネル幅Ｗ
（第１領域の幅ｗ１に相当）を精度よく形成でき、その
結果ＭＯＳトランジスタの特性精度が向上する。
域と第２領域とが自己整合的に形成されていることであ
る。この点からも第１領域の幅ｗ１および第２領域幅の
ｗ２を狭くすることが可能であり、上記の効果をさらに
エンハンスすることができる。また、自己整合的に形成
されているため、ＭＯＳトランジスタのチャネル幅Ｗ
（第１領域の幅ｗ１に相当）を精度よく形成でき、その
結果ＭＯＳトランジスタの特性精度が向上する。
【００１５】なお、ＭＯＳトランジスタのチャネル幅Ｗ
を狭チャネル効果が生じる程度まで狭くすれば、ＭＯＳ
トランジスタのスレッショルド電圧が高くなり、ＭＯＳ
トランジスタの高オン抵抗化に対してより有効となる。
を狭チャネル効果が生じる程度まで狭くすれば、ＭＯＳ
トランジスタのスレッショルド電圧が高くなり、ＭＯＳ
トランジスタの高オン抵抗化に対してより有効となる。
【００１６】なお、上記実施例ではＰチャネルトランジ
スタを例に説明したが、Ｎチャネルトランジスタにも同
様に適用可能である。また、ＣＭＯＳトランジスタのウ
エル内にも同様に適用可能である。
スタを例に説明したが、Ｎチャネルトランジスタにも同
様に適用可能である。また、ＣＭＯＳトランジスタのウ
エル内にも同様に適用可能である。
【００１７】
【発明の効果】本発明では、ＭＯＳトランジスタのチャ
ネル幅Ｗを狭くすることができ、ＭＯＳトランジスタの
オン抵抗を高くすることができる。また、抵抗形成領域
の専有面積を小さくすることができる。
ネル幅Ｗを狭くすることができ、ＭＯＳトランジスタの
オン抵抗を高くすることができる。また、抵抗形成領域
の専有面積を小さくすることができる。
【００１８】また、第１領域と第２領域とを自己整合的
に形成したものでは、ＭＯＳトランジスタのチャネル幅
Ｗを精度よく形成でき、ＭＯＳトランジスタの特性精度
の向上をはかることができる。
に形成したものでは、ＭＯＳトランジスタのチャネル幅
Ｗを精度よく形成でき、ＭＯＳトランジスタの特性精度
の向上をはかることができる。
【図１】本発明の実施例を示したものであり、シリコン
集積回路の一部を示したものである。
集積回路の一部を示したものである。
【図２】従来のシリコン集積回路の一部を示したもので
ある。
ある。
１１……シリコン基板 １２……薄い絶縁層 １４……チャネルカット拡散層 １６……ゲ―ト電極 １６ａ…対向部 １６ｂ…連結部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】 シリコン基板の主面側に形成された第１
領域と第２領域とを有し、 上記第１領域はＭＯＳトランジスタのゲ―ト電極の中間
部の領域に対応しており、 上記ゲ―ト電極の中間部は対向部とこの対向部どうしを
連結する連結部とからなり、 上記第２領域は上記対向部に挟まれたゲ―ト電極が形成
されていない領域に対応しており、 上記第１領域および上記第２領域は一定の厚さの絶縁層
を有し、 上記第１領域における上記絶縁層は上記ＭＯＳトランジ
スタのゲ―ト絶縁層を構成するものであり、 上記第２領域における上記絶縁層の下には上記ＭＯＳト
ランジスタの導電型と反対の導電型の不純物をド―ピン
グした拡散層が形成されたことを特徴とする集積回路装
置。 - 【請求項２】 上記第１領域と上記第２領域とは自己整
合的に形成されたものであることを特徴とする請求項１
に記載の集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063486A JP3052019B2 (ja) | 1992-03-19 | 1992-03-19 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4063486A JP3052019B2 (ja) | 1992-03-19 | 1992-03-19 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267340A JPH05267340A (ja) | 1993-10-15 |
| JP3052019B2 true JP3052019B2 (ja) | 2000-06-12 |
Family
ID=13230628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4063486A Expired - Fee Related JP3052019B2 (ja) | 1992-03-19 | 1992-03-19 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052019B2 (ja) |
-
1992
- 1992-03-19 JP JP4063486A patent/JP3052019B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267340A (ja) | 1993-10-15 |
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