JPH0225067A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0225067A JPH0225067A JP63173920A JP17392088A JPH0225067A JP H0225067 A JPH0225067 A JP H0225067A JP 63173920 A JP63173920 A JP 63173920A JP 17392088 A JP17392088 A JP 17392088A JP H0225067 A JPH0225067 A JP H0225067A
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- layer
- type region
- insulating film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D84/8311—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET] the IGFETs characterised by having different channel structures
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、半導体装置、特に微細かつ高性能なＣＭＯＳ
インバータに関する。
インバータに関する。
（従来の技術）
従来のＣＭＯＳインバータとしては第６図および第７図
に示す如き構造のものが知られている。
に示す如き構造のものが知られている。
第６図はその平面図、第７図は等価回路図である。これ
ら第６図及び第７図から明らかなように従来のＣＭＯＳ
インバータはＰチャネルＭＯ５ＦＥＴ（６０）とＮチャ
ネルＭＯ３ＦＥＴ（６１）とから構成され、前記２つの
トランジスタ（６０）、 （６１）は、同一基板上に並
列して設けられた構造となっている。
ら第６図及び第７図から明らかなように従来のＣＭＯＳ
インバータはＰチャネルＭＯ５ＦＥＴ（６０）とＮチャ
ネルＭＯ３ＦＥＴ（６１）とから構成され、前記２つの
トランジスタ（６０）、 （６１）は、同一基板上に並
列して設けられた構造となっている。
しかしながら素子の微細化には、このように２つのトラ
ンジスタを並列して設ける従来の構造では、限界がある
。そこで、上記微細化の問題を解決するインバータの構
造として第８図に示される構造のものが知られている。
ンジスタを並列して設ける従来の構造では、限界がある
。そこで、上記微細化の問題を解決するインバータの構
造として第８図に示される構造のものが知られている。
（例えば、特開昭６２−１１７８８号公報参照。）第８
図（ａ）は、その平面図、第８図（ｂ）は、第８図（ａ
）のＡ−Ａ断面図、第８図（Ｃ）は第８図（ａ）のＢ−
Ｂ断面図である。
図（ａ）は、その平面図、第８図（ｂ）は、第８図（ａ
）のＡ−Ａ断面図、第８図（Ｃ）は第８図（ａ）のＢ−
Ｂ断面図である。
すなわち、このＣＭＯＳインバータは、ゲート部（８０
）を介してＹ方向とＸ方向にそれぞれＮチャネルトラン
ジスタ（８１）とＰチャネルトランジスタ（８２）が形
成された構造のものとなっており、このようにゲート部
（８０）を挟んで対向する２つのトランジスタ（８１）
、 （８２）を設けることにより、前述したＣＭＯＳイ
ンバータよりも微細な構造を達成できるものである。こ
こで、前記ゲート部（８ｏ）はＮチャネルトランジスタ
（８１）およびＰチャネルトランジスタ（８２）のゲー
トを兼ねたものとなっている。
）を介してＹ方向とＸ方向にそれぞれＮチャネルトラン
ジスタ（８１）とＰチャネルトランジスタ（８２）が形
成された構造のものとなっており、このようにゲート部
（８０）を挟んで対向する２つのトランジスタ（８１）
、 （８２）を設けることにより、前述したＣＭＯＳイ
ンバータよりも微細な構造を達成できるものである。こ
こで、前記ゲート部（８ｏ）はＮチャネルトランジスタ
（８１）およびＰチャネルトランジスタ（８２）のゲー
トを兼ねたものとなっている。
（８３）、 （８４）はＮチャネルトランジスタ（８１
）の、（８５）、 （８６）はＰチャネルトランジスタ
（８２）のそれぞれソース、ドレインである。また、（
８０ａ） 。
）の、（８５）、 （８６）はＰチャネルトランジスタ
（８２）のそれぞれソース、ドレインである。また、（
８０ａ） 。
（８０ｂ）はゲート電極とゲート絶縁膜、（８７）は絶
縁領域、（８８）は低濃度のＰ型シリコン領域のＳＯＩ
膜である。
縁領域、（８８）は低濃度のＰ型シリコン領域のＳＯＩ
膜である。
しかしながら、このような構造のＣＭＯＳインバータは
、 ゲート（８０ａ）直下のＳＯ工膜（８８）に形成さ
れるＮチャネルトランジスタ（８１）の反転層、および
ゲート（８０ａ）と反対側（絶縁膜（８７）の直上付近
）のＳＯＩ膜（８８）に形成されるＰチャネルトランジ
スタ（８２）の導電層によりＣＭＯ５構造を実現したも
のである。すなわち、前記Ｐチャネルトランジスタ（８
２）においては、正孔はＳＯＩ膜（８８）表面のソース
（８５）から絶縁膜（８７）直上付近のＳＯＩ膜（８８
）を介してドレイン（８６）に至るバスを移動する。従
って、前記Ｐチャネルトランジスタ（８２）のコンダク
タンスとしきい値はＳＯＩ膜厚や空乏層の変動に大きく
左右されるという欠点を有する。
、 ゲート（８０ａ）直下のＳＯ工膜（８８）に形成さ
れるＮチャネルトランジスタ（８１）の反転層、および
ゲート（８０ａ）と反対側（絶縁膜（８７）の直上付近
）のＳＯＩ膜（８８）に形成されるＰチャネルトランジ
スタ（８２）の導電層によりＣＭＯ５構造を実現したも
のである。すなわち、前記Ｐチャネルトランジスタ（８
２）においては、正孔はＳＯＩ膜（８８）表面のソース
（８５）から絶縁膜（８７）直上付近のＳＯＩ膜（８８
）を介してドレイン（８６）に至るバスを移動する。従
って、前記Ｐチャネルトランジスタ（８２）のコンダク
タンスとしきい値はＳＯＩ膜厚や空乏層の変動に大きく
左右されるという欠点を有する。
ここで、第９図は第８図（ａ）の線Ａ−Ａの断面におけ
る空乏層の伸びを模式的に示した図であるが、例えばゲ
ート電圧Ｖｇ−ＯＣＶ ）の場合（同図（ａ））には、
ＰチャネルトランジスタのコンダクタンスＳＯＩ薄膜
（ＴＳＯ工とする。）と空乏層（Ｗ（０）とする、）の
差で示される中性領域（９ｏ）の厚みに比例する。
る空乏層の伸びを模式的に示した図であるが、例えばゲ
ート電圧Ｖｇ−ＯＣＶ ）の場合（同図（ａ））には、
ＰチャネルトランジスタのコンダクタンスＳＯＩ薄膜
（ＴＳＯ工とする。）と空乏層（Ｗ（０）とする、）の
差で示される中性領域（９ｏ）の厚みに比例する。
さらに、ゲート電圧に印加していくと、同図（ｂ）に示
すように空乏層の伸びが広がり、前記中性領域が存在し
なくなる。すなわちこれは、ゲート電圧Ｖにがしきい値
の電圧Ｖ 丁ＨＰの時であるが、この場合、空乏層の厚
みＷ （ＶＴＨＰ）はＳＯＩ膜厚（Ｔｓｏ工）と等しく
なり、前記ＳＯＩ膜の精度がしき値電圧に大きく影響を
与えることになる。
すように空乏層の伸びが広がり、前記中性領域が存在し
なくなる。すなわちこれは、ゲート電圧Ｖにがしきい値
の電圧Ｖ 丁ＨＰの時であるが、この場合、空乏層の厚
みＷ （ＶＴＨＰ）はＳＯＩ膜厚（Ｔｓｏ工）と等しく
なり、前記ＳＯＩ膜の精度がしき値電圧に大きく影響を
与えることになる。
このように、従来のＣＭＯＳインバータでは、Ｐチャネ
ルトランジスタのコンダクタンス、あるいはしきい値は
、Ｓ○工膜厚に依存して大きく変動を受けるが、前記膜
厚を高精度に制御することは、加工上難しく、従って、
前記コンダクタンス。
ルトランジスタのコンダクタンス、あるいはしきい値は
、Ｓ○工膜厚に依存して大きく変動を受けるが、前記膜
厚を高精度に制御することは、加工上難しく、従って、
前記コンダクタンス。
しきい値の制御性にも問題があった。
（発明が解決しようとするＩｌ！！！！り本発明は、上
記した従来のＮチャネルトランジスタとＰチャネルトラ
ンジスタを有するＣＭＯＳインバータ等の半導体装置の
問題点を解決するものであり、占有面積が小さく、かつ
コンダクタンス、しきい値の制御が容易な半導体装置を
提供することを目的とする。
記した従来のＮチャネルトランジスタとＰチャネルトラ
ンジスタを有するＣＭＯＳインバータ等の半導体装置の
問題点を解決するものであり、占有面積が小さく、かつ
コンダクタンス、しきい値の制御が容易な半導体装置を
提供することを目的とする。
すなわち、本発明は、占有面積が小さく、かつコンダク
タンス、しきい値の制御が容易なＮチャネルトランジス
タ、Ｐチャネルトランジスタともに表面導電型を示す半
導体装置を提供するものである。
タンス、しきい値の制御が容易なＮチャネルトランジス
タ、Ｐチャネルトランジスタともに表面導電型を示す半
導体装置を提供するものである。
（課題を解決するための手段）
本発明は、上記目的を達成するために、半導体基板上に
形成した第１の絶縁膜上に、低濃度の第１導電型領域と
、第２の絶縁膜が順次積層され。
形成した第１の絶縁膜上に、低濃度の第１導電型領域と
、第２の絶縁膜が順次積層され。
前記第２の絶縁膜を介してゲート電極が取り付けられ、
該ゲート電極を挟んで対向する１対の高濃度の第１導電
型領域および１対の高濃度の第２導電型領域が前記低濃
度の第１導電型領域に形成され、前記高濃度の導電型領
域は、前記ゲート電極と共に第１導電型の表面導電型の
ＭＩＳ）−ランジスタを、また前記高濃度の第２導電型
領域は、前記ゲート電極と共に第２導電型の表面導電型
のＭＩＳ）−ランジスタを構成することを特徴とする半
導体装置を提供する。
該ゲート電極を挟んで対向する１対の高濃度の第１導電
型領域および１対の高濃度の第２導電型領域が前記低濃
度の第１導電型領域に形成され、前記高濃度の導電型領
域は、前記ゲート電極と共に第１導電型の表面導電型の
ＭＩＳ）−ランジスタを、また前記高濃度の第２導電型
領域は、前記ゲート電極と共に第２導電型の表面導電型
のＭＩＳ）−ランジスタを構成することを特徴とする半
導体装置を提供する。
また本発明者らは、鋭意検討の結果、前記低濃度の第１
導電型領域の厚さＷを を越えない値に設定することにより、Ｐチャネルトラン
ジスタ、Ｎチャネルトランジスタともに良好な表面導電
型を示すＭＩＳ型トランジスタを実現できることを見出
した。
導電型領域の厚さＷを を越えない値に設定することにより、Ｐチャネルトラン
ジスタ、Ｎチャネルトランジスタともに良好な表面導電
型を示すＭＩＳ型トランジスタを実現できることを見出
した。
ここで、ＶＦＢは前記低濃度の第１導電型領域と前記半
導体基板のフェルミエネルギーの差、 εは前記低濃度
の第１導電型領域の誘電率を表わし、ｔ ＯＸ Ｆ Ｔ
ＢＯＸは前記第１の絶縁膜の誘電率および膜厚を表わ
し、 ｃｓｕａは前記低濃度の第１導電型領域の不純物
濃度、ｖｓｕａは基板電位で前記低濃度の第１導電型領
域の基板側表面が反転しない電位を表わす、 また、矛
は電子電荷であり１．６０Ｘ１０′″７〔Ｃ〕である。
導体基板のフェルミエネルギーの差、 εは前記低濃度
の第１導電型領域の誘電率を表わし、ｔ ＯＸ Ｆ Ｔ
ＢＯＸは前記第１の絶縁膜の誘電率および膜厚を表わ
し、 ｃｓｕａは前記低濃度の第１導電型領域の不純物
濃度、ｖｓｕａは基板電位で前記低濃度の第１導電型領
域の基板側表面が反転しない電位を表わす、 また、矛
は電子電荷であり１．６０Ｘ１０′″７〔Ｃ〕である。
また前記低濃度の第１導電型領域の厚さの上限は、膜厚
Ｗに関する二次方程式 ％式％ の解として与える。そして、基板電位ｖ３υＢ＝Ｑ〔ｖ
〕の場合においては、Ｗは ”” ”ｘ／ １Ｆ−ＣｓｕＢ−ＴＢＯＸ −
（Ｂ）を越えない値に設定すればよい。
Ｗに関する二次方程式 ％式％ の解として与える。そして、基板電位ｖ３υＢ＝Ｑ〔ｖ
〕の場合においては、Ｗは ”” ”ｘ／ １Ｆ−ＣｓｕＢ−ＴＢＯＸ −
（Ｂ）を越えない値に設定すればよい。
（作 用）
本発明によれば、前記高濃度の第１導電型領域、および
第２導電型領域は前記ゲート電極と共に、いずれも表面
導電型のＭＩＳトランジスタを構成するため、前述した
従来型素子の欠点であった。
第２導電型領域は前記ゲート電極と共に、いずれも表面
導電型のＭＩＳトランジスタを構成するため、前述した
従来型素子の欠点であった。
一方のトランジスタのしきい値、あるいはコンダクタン
スが低濃度の第１導電型領域（以下低濃度領域）の厚さ
に大きく依存するという問題を解決でき、かつ占有面積
の小さな半導体装置を実現できる。ここで、本発明によ
り、従来は不可能であった表面導電型のＭＩＳトランジ
スタを構成できることを説明する。前述の条件（Ａ）は
、フェルミエネルギーの差により、低濃度領域の裏側（
半導体基板側）から伸びる空乏層の厚みを表わし、該低
濃度領域の厚さが条件（Ａ）の値より小さいとき、低濃
度領域は、はぼ全域にわたって空乏化する。
スが低濃度の第１導電型領域（以下低濃度領域）の厚さ
に大きく依存するという問題を解決でき、かつ占有面積
の小さな半導体装置を実現できる。ここで、本発明によ
り、従来は不可能であった表面導電型のＭＩＳトランジ
スタを構成できることを説明する。前述の条件（Ａ）は
、フェルミエネルギーの差により、低濃度領域の裏側（
半導体基板側）から伸びる空乏層の厚みを表わし、該低
濃度領域の厚さが条件（Ａ）の値より小さいとき、低濃
度領域は、はぼ全域にわたって空乏化する。
このとき、膜厚の深さ方向のバンドダイアグラムは第５
図に示す如く、低濃度領域の電位はゲート電極側で低く
、半導体基板側で高くなる。その結果、ゲート電圧の印
加により、正孔はゲート電極側表面に蓄積し、従来とは
異なった表面導電型のＰ型ＭＩＳトランジスタを実現で
きる。このとき、Ｎ型トランジスタは、第５図破線の如
く、電子はやはり低濃度領域のゲート電極側表面に誘起
され。
図に示す如く、低濃度領域の電位はゲート電極側で低く
、半導体基板側で高くなる。その結果、ゲート電圧の印
加により、正孔はゲート電極側表面に蓄積し、従来とは
異なった表面導電型のＰ型ＭＩＳトランジスタを実現で
きる。このとき、Ｎ型トランジスタは、第５図破線の如
く、電子はやはり低濃度領域のゲート電極側表面に誘起
され。
表面導電型のＭＩＳトランジスタとなる。
（実施例）
本発明による一実施例の半導体装置を図面を用いて詳細
に説明する。
に説明する。
第１図は、その半導体装置の平面図、第２図（ａ）〜（
ｄ）は、第１図の線Ａ−Ａで切断したＰチャネル方向の
工程断面図、第３図は線Ｂ−Ｂで切断したＮチャネル方
向の最終工程断面図を示す。
ｄ）は、第１図の線Ａ−Ａで切断したＰチャネル方向の
工程断面図、第３図は線Ｂ−Ｂで切断したＮチャネル方
向の最終工程断面図を示す。
まず、最初に第２図の製造工程断面図について詳細に説
明する。第２図（ａ）に示すように半導体基板（２０）
上にスパッタ法またはＣＶＤ法により第１の絶縁膜とな
るシリコン酸化膜（２１）を全面に約１−の厚みで形成
し、次いで前記シリコン酸化膜（２１）上に多結晶シリ
コン膜を例えば６０００人の厚みで形成した。次いで、
ビームアニール法、あるいはヒータによるアニール法等
を用いて前記多結晶シリコン膜を単結晶化し、酸化雰囲
気中で酸化し、フッ化アンモニウム等の溶液で酸化膜を
除去、あるいはＰＩＦ等のドライエッチによるエッチバ
ック法により約５００人の膜厚の単結晶シリコン膜（２
２）を形成する。
明する。第２図（ａ）に示すように半導体基板（２０）
上にスパッタ法またはＣＶＤ法により第１の絶縁膜とな
るシリコン酸化膜（２１）を全面に約１−の厚みで形成
し、次いで前記シリコン酸化膜（２１）上に多結晶シリ
コン膜を例えば６０００人の厚みで形成した。次いで、
ビームアニール法、あるいはヒータによるアニール法等
を用いて前記多結晶シリコン膜を単結晶化し、酸化雰囲
気中で酸化し、フッ化アンモニウム等の溶液で酸化膜を
除去、あるいはＰＩＦ等のドライエッチによるエッチバ
ック法により約５００人の膜厚の単結晶シリコン膜（２
２）を形成する。
次いで、第２図（ｂ）に示すように前記単結晶シリコン
膜（２２）の一部を島状に残して、次いで前記単結晶シ
リコン膜に低濃度のホウ素等のＰ型不純物をイオン注入
し、さらに窒素雰囲気中での熱拡散を行い、低濃度のＰ
型シリコン領域（２２ａ）を形成する。ここで、前記シ
リコン領域（２２ａ）の濃度は１０”ｃｎ−″３以下が
望ましい。
膜（２２）の一部を島状に残して、次いで前記単結晶シ
リコン膜に低濃度のホウ素等のＰ型不純物をイオン注入
し、さらに窒素雰囲気中での熱拡散を行い、低濃度のＰ
型シリコン領域（２２ａ）を形成する。ここで、前記シ
リコン領域（２２ａ）の濃度は１０”ｃｎ−″３以下が
望ましい。
その後、第２図（Ｃ）に示すように前記低濃度のＰ型シ
リコン領域（２２ａ）上に熱酸化法等を用いて第２の＠
縁膜としてゲート絶縁膜（２３）を例えば２０００人形
成し、さらに前記ゲート絶縁膜（２３）上にＬＰＣＶＤ
法等によりゲート電極となる多結晶シリコン膜（２４）
を４０００人形成し、パターニングする。次にＰチャネ
ルトランジスタを形成するために第１図のＡ−Ａ方向の
前記ゲートの両側に自己整合的に例えば１０”ａｉ−３
程度の高濃度のボロン等のＰ型不純物をイオン注入して
ソース、ドレインとなるＰ＋層（２５）、 （２６）を
形成する。
リコン領域（２２ａ）上に熱酸化法等を用いて第２の＠
縁膜としてゲート絶縁膜（２３）を例えば２０００人形
成し、さらに前記ゲート絶縁膜（２３）上にＬＰＣＶＤ
法等によりゲート電極となる多結晶シリコン膜（２４）
を４０００人形成し、パターニングする。次にＰチャネ
ルトランジスタを形成するために第１図のＡ−Ａ方向の
前記ゲートの両側に自己整合的に例えば１０”ａｉ−３
程度の高濃度のボロン等のＰ型不純物をイオン注入して
ソース、ドレインとなるＰ＋層（２５）、 （２６）を
形成する。
さらに、Ｎチャネルトランジスタを形成するために第３
図に示すように第１図のＢ−Ｂ方向の前記ゲートの両側
に自己整合的にヒ素等のＮ型不純物をイオン注入した後
、拡散して、ＮチャネルＭＯ５ＦＥＴのソース、ドレイ
ンとなるＮ土層（２７） 。
図に示すように第１図のＢ−Ｂ方向の前記ゲートの両側
に自己整合的にヒ素等のＮ型不純物をイオン注入した後
、拡散して、ＮチャネルＭＯ５ＦＥＴのソース、ドレイ
ンとなるＮ土層（２７） 。
（２８）を形成する。
ここで、前記Ｐ＋層（２５）、 （２６）及びＮ土層（
２７） 。
２７） 。
（２８）は低濃度のＰ型シリコン領域（２２ａ）とシリ
コン酸化膜（２１）との界面付近に不純物のピーク濃度
が位置するようにイオン注入し、拡散するようにする。
コン酸化膜（２１）との界面付近に不純物のピーク濃度
が位置するようにイオン注入し、拡散するようにする。
その後、第２図（ｄ）に示すように全面にＣｖＤシリコ
ン酸化膜等の絶縁膜（２９）を形成した後、前記Ｐ＋層
とＮ土層のソース、ドレイン（２５）、 （２６）。
ン酸化膜等の絶縁膜（２９）を形成した後、前記Ｐ＋層
とＮ土層のソース、ドレイン（２５）、 （２６）。
（２７）、 （２８）に達するコンタクトホールをそれ
ぞれ前記絶縁膜（２９）に形成し、さらに、前記コンタ
クトホールに金属配線（３０）を埋め込み、本発明の一
実施例である半導体装置が形成される。この場合の前記
金属配線（３０）の材料としては、Ｎ型、Ｐ型の半導体
層とオーミンクなコンタクトがとれるものであれば何で
もよい。
ぞれ前記絶縁膜（２９）に形成し、さらに、前記コンタ
クトホールに金属配線（３０）を埋め込み、本発明の一
実施例である半導体装置が形成される。この場合の前記
金属配線（３０）の材料としては、Ｎ型、Ｐ型の半導体
層とオーミンクなコンタクトがとれるものであれば何で
もよい。
この実施例では、低濃度の第１導電型領域（２２ａ）の
厚さＷは次の様に設定される。この場合、ソースを基準
とした基板電位ＶｓｕＢ＝ＯＥＶ）として、ｖｒａは、
０．８０ ｅＶ （基板（２０）は、ｎ型で１０”Ｃａ
１−”の濃度）、ｃｏｘは、 ３．４５Ｘ１０−”Ｆ／
ａ＊、ｆは１．６０ＸＩＯ−” 〔Ｃ） 、 ＴＢＱＸ
は１μｓ、ｃ ｓｕａは１０”ａｍ−’であるので、Ｖ
ｌ’ａ・εｏｘ／ ＃ −Ｃ５ｕａ−Ｔａｏｘ＝１９０
０人であり、この値を越えない厚さＷとして、例えば５
００人に設定すればよい。
厚さＷは次の様に設定される。この場合、ソースを基準
とした基板電位ＶｓｕＢ＝ＯＥＶ）として、ｖｒａは、
０．８０ ｅＶ （基板（２０）は、ｎ型で１０”Ｃａ
１−”の濃度）、ｃｏｘは、 ３．４５Ｘ１０−”Ｆ／
ａ＊、ｆは１．６０ＸＩＯ−” 〔Ｃ） 、 ＴＢＱＸ
は１μｓ、ｃ ｓｕａは１０”ａｍ−’であるので、Ｖ
ｌ’ａ・εｏｘ／ ＃ −Ｃ５ｕａ−Ｔａｏｘ＝１９０
０人であり、この値を越えない厚さＷとして、例えば５
００人に設定すればよい。
このように低濃度の第１導電型領域の厚さＷが（Ａ）式
を越えない厚みに設定された本発明の一実施例による半
導体装置であれば、チャネル領域が形成される低濃度領
域（２２ａ）の表面反転層以外の領域はゲート電圧が変
化しても中性領域が生じることなくすべて空乏化され、
ゲート電極側界面付近にはゲート電圧の印加により正孔
が蓄積し、表面導電型のＰ型ＭＩＳトランジスタが実現
できるとともに、前記界面付近には、電子が誘起され。
を越えない厚みに設定された本発明の一実施例による半
導体装置であれば、チャネル領域が形成される低濃度領
域（２２ａ）の表面反転層以外の領域はゲート電圧が変
化しても中性領域が生じることなくすべて空乏化され、
ゲート電極側界面付近にはゲート電圧の印加により正孔
が蓄積し、表面導電型のＰ型ＭＩＳトランジスタが実現
できるとともに、前記界面付近には、電子が誘起され。
かなり表面導電型のＮ型ＭＩＳトランジスタが実現され
る。
る。
ここで、前記低濃度領域（２２ａ）の表面反転層以外の
領域がすべて空乏化されることにより、リーり電流の低
減が達成でき、従って消費電力の低減を図り得るという
効果も得られる。また、本発明による実施例では、Ｗと
ｃ ｓｕＢは上記条件（Ａ）を満たすものであれば、適
宜種々の値をとり得る。例えばＶ３ＵＢ＝Ｏ（Ｖ）でｃ
ｓｕａが５ Ｘ １０” ａｉ−”の条件では、Ｗを
９５０人とすることができる。また、Ｔ ＢＯＸについ
ても、同様に種々の値を取り得るが、５０００人〜１ｐ
程度が望ましい。
領域がすべて空乏化されることにより、リーり電流の低
減が達成でき、従って消費電力の低減を図り得るという
効果も得られる。また、本発明による実施例では、Ｗと
ｃ ｓｕＢは上記条件（Ａ）を満たすものであれば、適
宜種々の値をとり得る。例えばＶ３ＵＢ＝Ｏ（Ｖ）でｃ
ｓｕａが５ Ｘ １０” ａｉ−”の条件では、Ｗを
９５０人とすることができる。また、Ｔ ＢＯＸについ
ても、同様に種々の値を取り得るが、５０００人〜１ｐ
程度が望ましい。
また、前記実施例では、ゲート電極としてボロンドープ
多結晶シリコン膜（２４）を用いたが、Ｔｉ。
多結晶シリコン膜（２４）を用いたが、Ｔｉ。
Ｃｏ、 Ｎｉ、 Ｍｏ、 Ｒｈ、 Ｐｄ、 Ｔａ、 Ｖ
のシリサイド、あるいはＴｉ、 Ｖ、 Ｃｒ、 Ｃｏ、
Ｎｂ、 Ｎｏ、 Ｒｈ、 Ｔａ、 ＩＮのうち、いず
れかの材料を選択することにより、リンドープ多結晶シ
リコン膜をゲート電極材料として用いた半導体装置より
も良好な動作条件を得ることができる。
のシリサイド、あるいはＴｉ、 Ｖ、 Ｃｒ、 Ｃｏ、
Ｎｂ、 Ｎｏ、 Ｒｈ、 Ｔａ、 ＩＮのうち、いず
れかの材料を選択することにより、リンドープ多結晶シ
リコン膜をゲート電極材料として用いた半導体装置より
も良好な動作条件を得ることができる。
これは、第４図のゲート電圧に対するドレイン電流の特
性図により示される。すなわち、低濃度の第１導電型領
域の材料としては、ボロンドープ多結晶シリコンなど前
述した材料を選択すれば、図に示すようにリンドープ多
結晶シリコンに比べてしきい値を上げることができ、Ｎ
チャネルトランジスタ、Ｐチャネルトランジスタのいず
れをも正のゲート電圧領域で用いることができる。
性図により示される。すなわち、低濃度の第１導電型領
域の材料としては、ボロンドープ多結晶シリコンなど前
述した材料を選択すれば、図に示すようにリンドープ多
結晶シリコンに比べてしきい値を上げることができ、Ｎ
チャネルトランジスタ、Ｐチャネルトランジスタのいず
れをも正のゲート電圧領域で用いることができる。
さらに、また、ＰチャネルトランジスタとＮチャネルト
ランジスタの駆動力に大きな相違を生じないようにする
ために、Ｐ型領域のチャネル方向長さは、第１図に示す
ようにＮ型領域のチャネル方向長さよりも小とするのが
望しい。すなわち、Ｐチャネルトランジスタにおける正
孔の移動度は、Ｎチャネルトランジスタの電子の移動度
より小さいので、前述したチャネル長（チャネル幅）を
設定することにより、前記移動度の差を補正し、Ｐチャ
ネルトランジスタをＮチャネルトランジスタでほぼ等し
い駆動力を得るようにすることが可能となる。
ランジスタの駆動力に大きな相違を生じないようにする
ために、Ｐ型領域のチャネル方向長さは、第１図に示す
ようにＮ型領域のチャネル方向長さよりも小とするのが
望しい。すなわち、Ｐチャネルトランジスタにおける正
孔の移動度は、Ｎチャネルトランジスタの電子の移動度
より小さいので、前述したチャネル長（チャネル幅）を
設定することにより、前記移動度の差を補正し、Ｐチャ
ネルトランジスタをＮチャネルトランジスタでほぼ等し
い駆動力を得るようにすることが可能となる。
以上、述べたように本発明によれば、占有面積が小さく
、かつしきい値およびコンダクタンスの制御が容易なＰ
チャネルとＮチャネルトランジスタよりなる半導体装置
を得ることができる。
、かつしきい値およびコンダクタンスの制御が容易なＰ
チャネルとＮチャネルトランジスタよりなる半導体装置
を得ることができる。
第１図は本発明による一実施例を説明するための平面図
、第２図（ａ）〜（ｄ）は本発明による一実施例を説明
するためのＰチャネル方向の工程断面図。 第３図は本発明による一実施例のＮチャネル方向の断面
図、第４図は本発明による実施例の効果を説明するため
の特性図、第５図は本発明による一実施例のバンドダイ
アグラム、第６図乃至第８図は従来の技術を説明するた
めの図、第９図はＣＭＯＳインバータの等価回路である
。 ２１・・・第１の絶縁膜、 ２２ａ・・・低濃度領域
、２３・・・第２の絶縁膜、２４・・・ゲート電極。 ２５、２６．２７．２８・・・高濃度領域。 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第 図 第 図 第 図 第 図 ■ 正７し 第 図 第 図 ％Ｄ 第 図 第 図
、第２図（ａ）〜（ｄ）は本発明による一実施例を説明
するためのＰチャネル方向の工程断面図。 第３図は本発明による一実施例のＮチャネル方向の断面
図、第４図は本発明による実施例の効果を説明するため
の特性図、第５図は本発明による一実施例のバンドダイ
アグラム、第６図乃至第８図は従来の技術を説明するた
めの図、第９図はＣＭＯＳインバータの等価回路である
。 ２１・・・第１の絶縁膜、 ２２ａ・・・低濃度領域
、２３・・・第２の絶縁膜、２４・・・ゲート電極。 ２５、２６．２７．２８・・・高濃度領域。 代理人 弁理士 則 近 憲 佑 同 松山光之 第１図 第 図 第 図 第 図 第 図 ■ 正７し 第 図 第 図 ％Ｄ 第 図 第 図
Claims (4)
- （１）半導体基板上に形成された第１の絶縁膜上に、低
濃度の第１導電型領域と第２の絶縁膜とが順次積層され
、前記第２の絶縁膜上にゲート電極が設けられ、前記ゲ
ート電極を挟んで対向する一対の高濃度の第１導電型領
域および一対の高濃度の第２導電型領域が前記低濃度の
第１導電型領域に形成され、前記高濃度の第１および第
２導電型領域は、前記第２の絶縁膜上のゲート電極とと
もにそれぞれ表面導電型のＭＩＳトランジスタを構成す
ることを特徴とする半導体装置。 - （２）半導体基板上に形成した第１の絶縁膜上に低濃度
の第１導電型領域と、第２の絶縁膜が順次積層され、前
記第２の絶縁膜上にゲート電極が設けられ、前記ゲート
電極を挟んで対向する一対の高濃度の第１導電型領域お
よび一対の高濃度の第２導電型領域が前記低濃度の第１
導電型領域に形成され、前記低濃度の第１導電型領域の
厚さＷは、ε′／ｑ・Ｃ＿Ｓ＿Ｕ＿Ｂ［（ｑＴ＿Ｂ＿Ｏ
＿Ｘ・Ｃ＿Ｓ＿Ｕ＿Ｂ／ε＿Ｏ＿Ｘ）＾２−｛２ｑ・Ｃ
＿Ｓ＿Ｕ＿Ｂ／ε｝′（Ｖ＿Ｆ＿Ｂ−Ｖ＿Ｓ＿Ｕ＿Ｂ）
］＾１＾／＾２−｛Ｔ＿Ｂ＿Ｏ＿Ｘ・Ｃ＿Ｓ＿Ｕ＿Ｂ｝
／ε＿Ｏ＿Ｘ）＾２を越えない厚みであり、前記高濃度
の第１及び第２導電型領域はそれぞれ表面導電型のＭＩ
Ｓトランジスタを構成することを特徴とする請求項１記
載の半導体装置。 但し、Ｖ＿Ｆ＿Ｂは前記低濃度の第１導電型領域と前記
半導体基板のフェルミエネルギーの差、ε′は前記低濃
度の第１導電型領域の誘電率。 ε＿Ｏ＿Ｘ、Ｔ＿Ｂ＿Ｏ＿Ｘはそれぞれ前記第１の絶縁
膜の誘電率および膜厚、ｑは電子電荷、Ｃ＿Ｓ＿Ｕ＿Ｂ
は前記低濃度の第１導電型領域における不純物濃度、Ｖ
＿Ｓ＿Ｕ＿Ｂは基板電位で前記低濃度の第１導電型領域
の基板側表面が反転しない電位である。 - （３）前記第２の絶縁膜は、ゲート絶縁膜であり、この
ゲート絶縁膜上にゲート電極が形成され、かつ前記ゲー
ト電極の材料は、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｒｈ、Ｐｄ
、Ｔａ、Ｗのシリサイド、あるいはＴｉ、Ｖ、Ｃｒ、Ｃ
ｏ、Ｎｂ、Ｍｏ、Ｒｈ、Ｔａ、Ｖボロンドープ多結晶シ
リコンのいずれかより選ばれたものである請求項１記載
の半導体装置。 - （４）前記高濃度の第１導電型領域及び第２導電型領域
は、それぞれＰ型領域及びＮ型領域であり前記Ｐ型領域
のチャネル方向長さは前記Ｎ型領域のチャネル方向長さ
よりも小であることを特徴とする請求項１記載の半導体
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173920A JP2752991B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
| US07/375,772 US5097311A (en) | 1988-07-14 | 1989-07-05 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63173920A JP2752991B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225067A true JPH0225067A (ja) | 1990-01-26 |
| JP2752991B2 JP2752991B2 (ja) | 1998-05-18 |
Family
ID=15969527
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63173920A Expired - Fee Related JP2752991B2 (ja) | 1988-07-14 | 1988-07-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5097311A (ja) |
| JP (1) | JP2752991B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0492475A (ja) * | 1990-08-08 | 1992-03-25 | Nippon Telegr & Teleph Corp <Ntt> | 相補型薄膜トランジスタ |
| US5412240A (en) * | 1992-01-31 | 1995-05-02 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| US5434441A (en) * | 1992-01-31 | 1995-07-18 | Canon Kabushiki Kaisha | Silicon-on-insulator CMOS device and a liquid crystal display with controlled base insulator thickness |
| JP2006515714A (ja) * | 2003-07-08 | 2006-06-01 | セイコーエプソン株式会社 | 半導体装置 |
| JP2019503579A (ja) * | 2016-01-08 | 2019-02-07 | 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． | 薄膜トランジスタ、アレイ基板及び表示装置、並びに該薄膜トランジスタの製造方法、検査方法 |
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| JP2999271B2 (ja) * | 1990-12-10 | 2000-01-17 | 株式会社半導体エネルギー研究所 | 表示装置 |
| US6028333A (en) * | 1991-02-16 | 2000-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Electric device, matrix device, electro-optical display device, and semiconductor memory having thin-film transistors |
| US5289030A (en) | 1991-03-06 | 1994-02-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device with oxide layer |
| JP3556679B2 (ja) | 1992-05-29 | 2004-08-18 | 株式会社半導体エネルギー研究所 | 電気光学装置 |
| USRE36314E (en) * | 1991-03-06 | 1999-09-28 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate field effect semiconductor devices having a LDD region and an anodic oxide film of a gate electrode |
| JP2794678B2 (ja) * | 1991-08-26 | 1998-09-10 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP2794499B2 (ja) * | 1991-03-26 | 1998-09-03 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP2717237B2 (ja) * | 1991-05-16 | 1998-02-18 | 株式会社 半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
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| US6778231B1 (en) | 1991-06-14 | 2004-08-17 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical display device |
| US6975296B1 (en) | 1991-06-14 | 2005-12-13 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method of driving the same |
| US6624450B1 (en) | 1992-03-27 | 2003-09-23 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
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| JP3402400B2 (ja) | 1994-04-22 | 2003-05-06 | 株式会社半導体エネルギー研究所 | 半導体集積回路の作製方法 |
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| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
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| US10615176B2 (en) | 2017-11-22 | 2020-04-07 | International Business Machine Corporation | Ferro-electric complementary FET |
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| JPS63115361A (ja) * | 1986-11-04 | 1988-05-19 | Nissan Motor Co Ltd | 薄膜半導体装置 |
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| US4621276A (en) * | 1984-05-24 | 1986-11-04 | Texas Instruments Incorporated | Buried contacts for N and P channel devices in an SOI-CMOS process using a single N+polycrystalline silicon layer |
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-
1988
- 1988-07-14 JP JP63173920A patent/JP2752991B2/ja not_active Expired - Fee Related
-
1989
- 1989-07-05 US US07/375,772 patent/US5097311A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US5097311A (en) | 1992-03-17 |
| JP2752991B2 (ja) | 1998-05-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |